TW201824552A - 包含使用不同半導體材料的源極／汲極區的穿隧電晶體 - Google Patents

包含使用不同半導體材料的源極／汲極區的穿隧電晶體 Download PDF

Info

Publication number
TW201824552A
TW201824552A TW106127969A TW106127969A TW201824552A TW 201824552 A TW201824552 A TW 201824552A TW 106127969 A TW106127969 A TW 106127969A TW 106127969 A TW106127969 A TW 106127969A TW 201824552 A TW201824552 A TW 201824552A
Authority
TW
Taiwan
Prior art keywords
semiconductor material
layer
type
region
transistor
Prior art date
Application number
TW106127969A
Other languages
English (en)
Other versions
TWI761363B (zh
Inventor
艾恩 楊
安拿 莫希
葛蘭 葛雷斯
尤嘉 艾維可
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW201824552A publication Critical patent/TW201824552A/zh
Application granted granted Critical
Publication of TWI761363B publication Critical patent/TWI761363B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

揭示了用於形成穿隧電晶體的技術，其包含源極及汲極(S/D)區使用不同材料。使用材料帶隙工程，技術增強電晶體裝置的能力，其使用量子穿隧，例如穿隧場效電晶體(TFET)及費米濾波器FET(FFFET)，以阻擋從源極至汲極(經過通道)且從源極至接地/基板的關閉狀態漏電流。材料帶隙工程可合併基於材料的帶偏位組件以控制關閉狀態洩漏。此帶偏位可擴展使用傳統材料組態(例如，單成分材料組態)可達成的受限的能帶偏位，因為此傳統材料組態於超過臨界摻雜濃度時，對於給定的源極對汲極電壓於固定的尺度沒有額外的漏電流下降。例如，增加帶偏位可增加載子必須克服以達到通道區的阻障，因而降低關閉狀態洩漏。

Description

包含使用不同半導體材料的源極/汲極區的穿隧電晶體
本發明的實施方式係一般關於半導體。特別是，關於包含使用不同半導體材料的源極/汲極區的穿隧電晶體。
半導體裝置為利用半導體材料(例如矽(Si)、鍺(Ge)及砷化鎵(GaAS))的電子特性的電子組件。場效電晶體(FET)為包含三端部的半導體裝置：閘極、源極及汲極。FET使用由閘極施加的電場以控制電荷載子(例如，電子或電洞)經其從源極流動至汲極的通道的導電率。於電荷載子為電子的情況，FET稱為n通道裝置，且於電荷載子為電洞的情況，FET稱為p通道裝置。一些FET具有第四端部，稱為本體或基板，其可用以偏壓電晶體。此外，金屬氧化物半導體 FET(MOSFET)包含閘極介電質層於閘極及通道之間。MOSFET亦可更一般地被理解為，金屬絕緣體半導體FET(MISFET)或絕緣的閘極FET(IGFET)。互補MOS(CMOS)結構使用p通道MOSFET(p-MOS)與n通道MOSFET(n-MOS)的組合以實施邏輯閘極及其它數位電路。
FinFET為圍繞半導體材料的細條(一般稱為鰭部)建構的MOSFET電晶體。FinFET裝置的導電通道位於在相鄰於閘極介電質的鰭部的外部分上。特別是，電流沿著/於鰭部的兩側壁(垂直於基板表面的側)皆有流動，且沿著鰭部的頂部(平行於基板表面的側)流動。因為此組態的導電通道主要位於沿著鰭部的三不同的外側平面區域，此FinFET設計有時稱為三閘極電晶體。其它類型的FinFET組態亦是可得的，例如稱為雙閘極FinFET，其中導電通道主要位於僅沿著鰭部的二側壁(且不沿著鰭部的頂部)。奈米線電晶體(有時稱為閘極全環繞(GAA)或奈米帶電晶體)組態為與基於鰭部的電晶體相似，但取代閘極於三部分上的鰭部的通道區(且因此，有三個有效閘極)，一或更多奈米線用於通道區且閘極材料整體地圍繞各奈米線。
200‧‧‧基板
202‧‧‧鰭部
203‧‧‧部分
204‧‧‧部分
206‧‧‧通道區
208‧‧‧奈米線通道區
210‧‧‧硬遮罩
215‧‧‧溝槽
220‧‧‧STI層
230‧‧‧垂直隔離結構
242‧‧‧假閘極介電質
244‧‧‧假閘極電極
250‧‧‧間隔物
261‧‧‧源極區
261’‧‧‧源極區
262‧‧‧第一層
262’‧‧‧第一層
264‧‧‧第二層
264’‧‧‧第二層
265‧‧‧汲極區
265’‧‧‧汲極區
270‧‧‧ILD層
282‧‧‧閘極介電質層
284‧‧‧閘極
290‧‧‧S/D接觸物
400‧‧‧關閉狀態
401‧‧‧開啟狀態
406‧‧‧通道區
461‧‧‧源極區
462‧‧‧第一層
464‧‧‧第二層
465‧‧‧汲極區
490‧‧‧S/D接觸物
500‧‧‧關閉狀態
501‧‧‧開啟狀態
506‧‧‧通道區
561‧‧‧源極區
562‧‧‧第一層
564‧‧‧第二層
565‧‧‧汲極區
590‧‧‧S/D接觸物
1000‧‧‧計算裝置
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1描述形成積體電路(IC)的方法，此積體電路包含至少一穿隧電晶體，其包含使用不同材料的源 極/汲極(S/D)區，根據本發明的一些實施方式。
圖2A至H描述範例積體電路結構，其當實施圖1的方法時形成，根據多樣的實施方式。
圖2D’描述圖2D的範例結構，包含垂直隔離結構，根據實施方式。
圖2H’描述圖2H的範例結構，包含圖2D’的垂直隔離結構，根據實施方式。
圖3描述沿著圖2H的IC結構的一鰭部的範例截面圖，特別是沿著A-A平面，根據本發明的一些實施方式。
圖3’描述圖3的IC結構，包含陰影及圖案以幫助視覺化S/D區的材料及摻雜機制，根據本發明的一些實施方式。
圖4及5分別描述範例p型及n型費米濾波器場效電晶體(FFFET)能帶圖，對於包含使用不同半導體材料的S/D區的FFFET裝置，根據一些實施方式。
圖6描述以使用此處揭示的技術形成的積體電路結構及/或電晶體裝置實施的計算系統，根據本發明的一些實施方式。
由閱讀以下的詳細敘述及於此敘述的伴隨的圖式，本發明的實施方式的這些及其它特徵可更易地被理解。於圖式中，於多樣的圖中描述的各相同或接近相同的元件可以相似的標號表示。為了清楚的目的，不是每一元件都標示於每一圖。此外，可理解的，圖式不需要為實際 尺寸或有意的限制所述的實施方式為所示的特定組態。例如，雖然一些圖式一般地示出直線、直角及平滑表面，揭示的技術的實際實施例可具有不是完美直線、直角，且一些特徵可具有表面拓樸或為非平滑，因為真實世界的製造製程的限制。此外，圖式中的一些特徵可包含圖案的及/或陰影的填充，其主要提供幫助視覺上的分辨不同特徵。簡而言之，提供的圖式僅用以顯示範例結構。
【發明內容】及【實施方式】
不同電晶體類型使用不同源極/汲極(S/D)摻雜機制，如於半導體技術領域中可知的。例如，金屬氧化物半導體場效電晶體(MOSFET)可使用p-n-p或n-p-n的源極-通道-汲極區摻雜機制，其中‘p’代表對於給定的半導體材料的適合的p型摻雜，且‘n’代表對於給定的半導體材料的適合的n型摻雜。因此，此MOSFET使用相似類型的摻雜於此裝置的S/D區的兩者。唯，其它電晶體類型使用包含源極區有相對於此電晶體的汲極區不相似的類型的摻雜的摻雜機制。例如，穿隧場效電晶體(TFET)一般包含相似於MOSFET的結構(因為TFET亦包含源極、通道及汲極區)，除了TFET可使用p-i-n或n-i-p的源極-通道-汲極摻雜機制，其中i代表本質或標稱(nominal)的未摻雜半導體材料(例如，其中標稱的未摻雜包含少於1E16、1E17或1E18個原子每立方公分的雜質摻雜物濃度)。因此，此TFET使用不相似類型摻雜 於一此裝置的S/D區中。此外，費米濾波器FET(FFFET)，亦可稱為穿隧-源極MOSFET，一般包含與MOSFET相似的結構(因為FFFET亦包含源極、通道及汲極區)，除了FFFET包含相對類型的摻雜的雙層源極區，使得FFFET可使用np-i-p(或np-n-p)或pn-i-n(或pn-p-n)的源極-通道-汲極摻雜機制。對於包含使用不同摻雜物類型的源極及汲極區的TFET、FFFET及其它電晶體類型(例如，相對於MOSFET的S/D區一般僅包含相同摻雜物類型)及/或利用穿隧機制，可以是想要的是從傳統單半導體材料設計改變S/D材料組態以改進電晶體表現。
因此且根據本發明的一或更多實施方式，提供了用於形成穿隧電晶體的技術，其包含源極及汲極(S/D)區使用不同材料。TFET及FFFET為穿隧電晶體裝置的二個類型，其具有相較於傳統的p-n-p及n-p-nMOSFET裝置而言的較陡的開啟電流(例如，對於閘極電壓)，因為基礎開關機制相對地不同。例如，此MOSFET裝置一般地由調變熱離子發射於阻障之上而開關，而TFET及FFFET裝置由調變穿越阻障的量子穿隧而開關。因此，於一些實施方式，藉由材料帶隙工程，此處揭示的技術增強此相對較陡的開啟電流裝置(例如，TFET及FFFET)的能力，以阻擋從源極至汲極(經過通道)且從源極至接地/基板的關閉狀態漏電流。材料帶隙工程可合併基於材料的帶偏位組件以控制關閉狀態洩漏。此帶偏位 可擴展使用傳統材料組態(例如，單成分材料組態)可達成的受限的帶偏位，因為此傳統材料組態於超過臨界摻雜濃度時，對於給定的源極對汲極電壓於固定的尺度沒有額外的漏電流下降。例如，於傳統矽(Si)材料組態的情況(例如，其中S/D區兩者皆僅包含Si及適合的摻雜物)，由矽鍺(SiGe)或鍺(Ge)取代S/D區之一者中的Si材料，導帶的能量可下降，因而增加電荷載子(例如，電子)必須克服以跨越至通道區的阻障高度(例如，於TFET及FFFET裝置)。
如根據本發明會顯明的，技術可使用IV族半導體材料、III-V族半導體材料、及/或任意其它適合的半導體材料實施。「IV族半導體材料」(或「IV族材料」或更一般地「IV」)於此的使用包含至少一IV族元素(例如，矽、鍺、碳、錫)，例如Si、Ge、SiGe等。「III-V族半導體材料」(或「III-V族材料」或更一般地「III-V」)於此的使用包含至少一III族元素(例如，鋁、鎵、銦)及至少一V族元素(例如，氮、磷、砷、銻)，例如砷化鎵(GaAs)、砷化銦鎵(InGaAs)、磷化鎵(GaP)、銻化鎵(GaSb)及磷化銦(InP)等。於一些實施方式，帶隙材料工程可僅執行於裝置的源極側，使得汲極側可包含傳統地使用於汲極區的材料，如根據本發明會顯明的。僅管於一些此實施方式，S/D區仍會包含彼此相對的不相似的材料，而源極區會包含與包含於汲極區中的材料不同的材料。注意此處所述的對於電晶體的 S/D區的材料的差異為參照包含於S/D區中的塊狀半導體材料，且不對於添加至塊狀半導體材料的雜質摻雜物而言。例如，包含p-i-n或n-i-p摻雜機制的傳統TFET裝置包含不同雜質摻雜物類型於源極及汲極區之間(例如，一者為n型摻雜且另一者為p型摻雜)；唯，於此傳統TFET裝置的S/D區的塊狀半導體材料為相同。例如，TFET裝置為傳統地使用Si的塊狀半導體材料於S/D區的兩者而形成，其中S/D區之一者以適合的n型摻雜物摻雜(例如，磷)且S/D區的另一者以適合的p型摻雜物摻雜(例如，硼)。
為了幫助描述此處所述的技術的利益，於範例FFFET裝置，源極對汲極材料及摻雜機制可包含n型摻雜Si且接著p型摻雜SiGe於源極區中，本質Si於通道區中，且p型摻雜Si於汲極區中，根據使用p型FFFET裝置的實施方式。於此範例實施方式，可以理解的是，基於本發明，由使用p型摻雜SiGe於此異質接面源極堆疊中作為與p型摻雜Si相對(於會為同質接面源極堆疊者中)，對於這個p型摻雜源極層的價帶邊緣(Ev)相對地較高，因而增加帶偏位以幫助降低關閉狀態洩漏。於另一範例FFFET裝置，特定用於使用n型FFFET裝置的實施方式，源極對汲極的材料及摻雜機制例如可包含p型摻雜的GaAs且接著n型摻雜InGaAs於源極區中，本質GaAs於通道區中，及n型摻雜GaAs於汲極區中。於此範例實施方式，可以理解基於本發明，由使用n型摻雜 InGaAs於此異質接面源極堆疊中作為與n型摻雜GaAs相對(於會為同質接面源極堆疊者中)，對於n型摻雜源極層的導帶邊緣(Ec)相對地較低，因而增加帶偏位以幫助降低關閉狀態洩漏。根據本發明許多材料及摻雜機制組態會顯明。
本文所述技術及結構的使用可使用工具而被偵測到，例如：電子顯微鏡包含掃描/穿透電子顯微鏡(SEM/TEM)、掃描穿透電子顯微鏡(STEM)、奈米束電子繞射(NBD或NBED)及折射電子顯微鏡(REM)；組成映射；X光結晶學或繞射(XRD)；能量分散x光顯微鏡(EDS)；二次離子質譜法(SIMS)；飛行時間SIMS(ToF-SIMS)；原子探針成像或拓樸；區域電極原子探針(LEAP)技術；3D拓樸；或高解析度物理或化學分析，在此僅提出一些適合的範例分析工具。特別是，於一些實施方式，此工具可指出積體電路(IC)包含，包含使用不同半導體材料的S/D區的穿隧電晶體。例如，於TFET裝置的情況，p/n型摻雜源極區可包含第一半導體材料(例如，Si或GaAs)且n/p型摻雜汲極區可包含與第一不同的第二半導體材料(例如，SiGe或InGaAs)。此外，於一些實施方式，源極區可包含，包含第一層及第二層的雙層結構，其中層之一者為p型摻雜且另一者為n型摻雜。於一些此實施方式，第一及第二層可包含不同的半導體材料。於任意此實施方式，於此所述的材料工程，包含使用不相似的半導體材料於源極及汲極區之間，可利用 不同帶隙及帶偏位的使用而可達成減少電晶體裝置的關閉狀態的漏電流，其可利用量子穿隧及/或帶對帶穿隧(BTBT)，例如TFET及FFFET。因此，技術可藉由截面及材料/化學分析而偵測到。於一些實施方式，此處揭示的技術及結構可基於從其衍生的利益偵測到，例如其可達成的相對降低的關閉狀態洩漏。根據本發明許多組態及變化會顯明。
架構及方法
圖1描述形成積體電路(IC)的方法100，此積體電路包含至少一穿隧電晶體，其包含使用不同材料的源極/汲極(S/D)區，根據本發明的一些實施方式。圖2A至H描述範例積體電路結構，其當實施圖1的方法100時形成，根據本發明的一些實施方式。包含不同材料於單電晶體的S/D區中提供利益，如基於本發明可理解的，例如降低以經由通道的源極至汲極洩漏及源極至接地/基板洩漏的形式的關閉狀態洩漏。圖1的方法100包含主垂直流程，其描述閘極最後電晶體製造製程流程，根據一些實施方式。唯，於其它實施方式，可使用閘極第一製程流程，如會於此所述的(且其以替代的閘極第一流程100’指示描述於圖1)。圖2A至H的結構主要描述且敘述於此，且其脈絡為形成費米濾波器場效電晶體(FFFET)，其具有鰭部的組態(例如，FinFET或三閘極)，為了方便說明及敘述。唯，技術可用以形成任意 適合類型及任意適合構型或組態的電晶體，如基於本發明可理解的。例如，圖2G描述範例積體電路結構，其包含具有奈米線組態的電晶體，如於下更詳細敘述的。此外，對於用以形成穿隧FET(TFET)裝置的技術的變化於此敘述，且主要關於S/D製程(方法100的方塊114)。
因此，此處所述的技術可有利於多樣的不同電晶體類型，例如許多場效電晶體(FET)(例如，TFET、FFFET)，及例如以調變量子穿隧穿過阻障而操作的任意其它電晶體。其它適合的電晶體類型可有利於於此敘述的技術，其中不同的材料形成於源極及汲極區中。此外，可有利於形成於此所述的技術的多樣的範例電晶體組態，包含但不限於，平面的、鰭部的(例如，FinFET、三閘極、雙閘極)及奈米線(或奈米帶或閘極全環繞)。又此外，技術可用於有利的p型裝置(例如，p型FFFET及p型TFET)及/或n型裝置(例如，n型FFFET及n型TFET)。再另外，技術可用以形成互補MOS(CMOS)裝置/電路，其中所包含的p型及n型電晶體的任一或兩者使用此處所敘述的技術形成，使得包含的p型及n型電晶體的任一或兩者包含具有不相似的材料的S/D區。其它範例電晶體裝置例如可包含一些至單電子量子電晶體裝置且裝置例如可使用三維晶體半導體材料以及二維晶體或奈米管。於一些實施方式，技術用於可有利多樣的尺寸的裝置，例如具有微米(micron)範圍及/或奈米(nm)範圍 (例如，形成於22、14、10、7、5或3nm製程節點或尤勝者)的臨界尺寸的IC裝置。
圖1的方法100包含圖案化102硬遮罩210於基板200上以形成圖2A所示的範例所成結構，根據實施方式。硬遮罩210可使用任意適合的技術形成於或沉積於基板200上，如根據本發明會顯明的。例如，硬遮罩210可為覆層沉積或是使用如下生長於基板200上：化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、旋塗製程、及/或任意其它適合的製程以形成硬遮罩210於基板200上。於一些例子，硬遮罩210要沉積的基板200的頂表面可在硬遮罩210材料的沉積之前被處理(例如，化學處理、熱處理等)。硬遮罩210可使用任意適合的技術圖案化102，例如一或更多微影及蝕刻製程。硬遮罩210可包含任意適合的材料，例如多樣的氧化物或氮化物材料。特定的氧化物及氮化物材料可包含氧化矽、氧化鈦、氧化鉿、氧化鋁、氮化矽或氮化鈦，僅舉出一些。於一些例子，例如，硬遮罩210材料可基於基板200的材料選擇。
基板200，於一些實施方式，可包含：包含IV族半導體材料的塊狀基板，例如，矽(Si)、鍺(Ge)或矽鍺(SiGe)及/或至少一III-V族半導體材料及/或任意其它適合的材料，如根據本發明會顯明的；絕緣覆X(XOI)結構，其中X為前述的材料之一者(例如，IV族及/或III-V族半導體材料)，且絕緣材料係氧 化物材料或介電質材料或一些其它電絕緣材料；或一些其它適合的多層結構，其中頂層包含前述材料之一者(例如，IV族及/或III-V族材料)。回顧，「IV族半導體材料」(或「IV族材料」或更一般地「IV」)於此的使用包含至少一IV族元素(例如，矽、鍺、碳、錫)，例如Si、Ge、SiGe等。亦回顧，「III-V族半導體材料」(「III-V族材料」或更一般地「III-V」)於此的使用包含至少一III族元素(例如，鋁、鎵、銦)及至少一V族元素(例如，氮、磷、砷、銻)，例如砷化鎵(GaAs)、砷化銦鎵(InGaAs)、磷化鎵(GaP)、銻化鎵(GaSb)及磷化銦(InP)等。注意，例如，III族亦可被認為是硼族或IUPAC的13族，IV族亦可被認為是碳族或IUPAC的14族，且V族亦可被認為是氮家族或IUPAC的15族。
於一些實施方式，基板200基板110可包含以{001}、{011}或{111}米勒指標平面敘述的表面結晶定向，如根據本發明會顯明的。雖然於此範例實施方式中，為了方便描述，基板200顯示為具有與其它層相似的厚度(於Z軸方向的尺度)，於一些例子，例如，基板200可為比其它層厚得多，例如具有在50至950微米的範圍中的厚度，或任意其它適合的厚度，如根據本發明會顯明的。於一些實施方式，基板200可用於一或更多其它IC裝置，例如多樣的二極體(例如，發光二極體(LED)或雷射二極體)、多樣的電晶體(例如，MOSFET或 TFET)、多樣的電容器(例如，MOSCAP)、多樣的微電機械系統(MEMS)、多樣的奈米電機械系統(NEMS)、多樣的射頻(RF)裝置、多樣的感測器、或任意其它適合的半導體或IC裝置，依其後端使用或目標應用而定。據此，於一些實施方式，此處所述的結構可包含於系統單晶片(SoC)應用中，如根據本發明會顯明的。
圖1的方法100繼續，執行淺溝槽凹陷(STR)蝕刻104以從基板200形成鰭部202，因而形成圖2B所示的所成範例結構，根據實施方式。例如，用以形成溝槽215及鰭部202的STR蝕刻104可包含任意適合的技術，例如多樣的遮罩製程及濕及/或乾蝕刻製程。於一些例子，STR蝕刻104可以原位(in-situ)/無空氣中斷的方式執行，而於其它例子，例如，STR蝕刻104可以異位(ex-situ)的方式執行。溝槽215可以任意的寬度(於X軸方向的尺度)及深度(於Z軸方向的尺度)形成，如根據本發明可理解的。例如，複數硬遮罩圖案化102及STR蝕刻104製程可被執行以達成變化的深度於鰭部202之間的溝槽215中。鰭部202可形成為具有變化的寬度Fw(於X軸方向的尺度)及高度Fh(於Z軸方向的尺度)。例如，於高寬比捕捉(ART)整合機制，鰭部可被形成以具有特定的高度對寬度的比例，使得當它們之後被移除或凹陷時，形成的所成的溝槽允許當材料垂直生長時，於沉積的替代材料中的缺陷於側表面上終結，例如非結晶/介電質側壁，其中側壁相對於生長區域的尺寸足夠 高以捕捉大部分(若非全部)的缺陷，若使用此ART機制。
於一些實施方式，例如，鰭部寬度Fw可於5至400nm的範圍，或任意其它適合的值，如根據本發明會顯明的。於一些實施方式，例如，鰭部高度Fh可於10至800nm的範圍，或任意其它適合的值，如根據本發明會顯明的。於使用高寬比捕捉(ART)機制的實施方式，鰭部可被形成以具有特定的高度對寬度的比例，使得當它們之後被凹陷及/或移除時，形成的所成的鰭部溝槽允許當材料垂直生長時，於沉積的替代材料中的缺陷於側表面上終結，例如非結晶/介電質側壁，其中側壁相對於生長區域的尺寸足夠高以捕捉大部分(若非全部)的缺陷。於此範例情況，鰭部的高度對寬度的比(Fh：Fw)可為大於1，例如大於1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9或10，或任意其它適合的臨界比，如根據本發明會顯明的。注意，於此範例結構，為了易於描述，溝槽215及鰭部202各顯示為具有相同的寬度及深度/高度；唯，本發明無意如此受限。例如，於一些實施方式，鰭部202可被形成以具有變化的高度Fh及/或變化的寬度Fw。另外，注意，雖然於圖2B的範例結構中顯示四鰭部202，可形成任意數量的鰭部，例如一、二、十、數百、數千、數百萬等，如基於本發明可理解的。
圖1的方法100繼續，沉積106淺溝槽隔離(STI)層220及平面化以形成圖2C所示的所成的範例結 構，根據實施方式。於一些實施方式，STI層220的沉積106可包含此處所述的任意沉積製程(例如，CVD、ALD、PVD)，或任意其它適合的沉積製程。STI層220的材料可包含任意適合的絕緣材料，例如一或更多介電質、氧化物(例如，二氧化矽)或氮化物(例如，氮化矽)材料。於一些實施方式，STI層220的材料可基於基板200的材料選擇。例如，於Si基板的情況，STI材料可為二氧化矽或氮化矽，提供作為例子。
圖1的方法100繼續，凹陷108 STI材料220以造成至少一鰭部202的部分204從STI平面露出，因而形成圖2D所示的所成的範例結構，根據實施方式。如圖2D所示，露出於STI層220的頂平面之上的鰭部202的部分204(表示為204)具有主動鰭部高度表示為Fah，例如，其可於10至750nm的範圍，或任意其它適合的值，如根據本發明會顯明的。如亦顯示的，於STI層220的頂平面下的鰭部202的部分203為子鰭部部分(表示為203)。注意，於此範例實施方式，鰭部202(包含部分203及204)為原生於基板200。換句話說，於此範例實施方式中，鰭部202從基板200形成且包含與圖2D的結構相同的材料，例如鰭部202(包含部分203及204)及基板200為一均質結構。唯，於其它實施方式，例如，鰭部202的一些或全部以替代鰭部移除且取代。於一些此實施方式，製程可從圖2C的結構繼續且可包含蝕刻鰭部202(例如，使用任意適合的濕及/或乾蝕刻製程)以形成 鰭部溝槽於STI層220之間，其中蝕刻為完全或是部分移除鰭部202(例如，分別為整路往至/經過STI層220的底平面或是沒有)。於此實施方式，鰭部溝槽可用於替代材料的沉積，且繼續凹陷製程108會造成圖2D的鰭部為替代鰭部(其可包含與基板200中所包含的材料不同的材料)。於一些此實施方式，替代材料可包含IV族半導體材料及/或III-V族半導體材料，及/或任意其它適合的材料，如根據本發明會顯明的。例如，包含SiGe的替代鰭部可由在此製程中移除原生Si鰭部且以SiGe材料取代而形成，提供一例。注意，於一些此實施方式，對於鰭部被移除且取代(且因此，不是原生鰭部)，ART製程機制可被使用，其中鰭部溝槽具有高寬比捕捉(例如，高度：寬度的比為大於1、1.5、2、3、4、5或更高的值)。可使用此ART製程機制，例如捕捉差排，因而避免差排到達磊晶膜表面且大幅地減少溝槽中的表面差排密度。
不論主動鰭部部分204為原生於基板200與否，圖1的方法100可選擇性地繼續，形成110垂直隔離結構230，如圖2D’所示，根據實施方式。如基於本發明可理解的，圖2D’描述圖2D的範例結構，包含垂直隔離結構230。因此，對於圖2D的範例結構的先前的相關的敘述同等地可應用於圖2D’的範例結構。於一些實施方式，垂直隔離結構230可形成以，例如，進一步隔離(或電絕緣)單鰭部或鰭部的群組。例如，於圖2D’的範例結 構，此垂直隔離結構存在且可被包含以防止一電晶體裝置的最終的S/D區避免與另一(例如，相鄰的)電晶體裝置的S/D短路，由確保分別的S/D區維持分開。據此，此垂直隔離結構230可使用任意適合的技術形成，且當存在，例如，結構230可包含任意適合的電絕緣材料，例如介電質、氧化物、氮化物及/或碳化物材料。注意，雖然垂直隔離結構230高於鰭部204(於Z軸方向的尺度)，本發明無意如此受限。又，因為垂直隔離結構230於一些例子中不需要存在，因為它們為選擇性的，方法100會繼續，使用無垂直隔離結構230的IC結構敘述，為了方便敘述。
回顧方法100於此主要敘述為閘極最後電晶體製造製程流程的脈絡，其中製程包含形成假(dummy)閘極堆疊，形成S/D製程，且之後，在S/D區已接受製程後形成最終閘極堆疊。唯，於其它實施方式，技術可使用閘極第一製程流程執行。於此範例情況，形成假閘極堆疊的製程112不會被執行，且因此製程112為選擇性的，於一些實施方式(例如使用閘極第一製程流程的那些)。這反映於圖1的製程流程的右側，其中，例如，執行最後閘極堆製程116可在執行S/D製程114之前。唯，方法100的敘述會繼續使用閘極最後製程流程，以允許此流程(其可包含額外的製程)適當地被敘述。
圖1的方法100繼續，形成112假閘極堆疊，包含假閘極介電質242及假閘極電極244，因而形成 圖2E的範例所成的結構，根據實施方式。如上所述，製程112為選擇性的，因為它不需要於所有實施方式中執行(例如使用閘極第一製程流程的那些)。於此範例實施方式，假閘極介電質242(例如，假氧化物材料)及假閘極或假閘極電極244(例如，假多晶矽材料)可用於替代閘極製程。注意，側壁間隔物250(一般稱為閘極間隔物(或更簡單地，間隔物))亦被形成在假閘極堆疊的任一側上，且例如此間隔物250可幫助決定通道長度且可幫助替代閘極製程。如基於本發明可理解的，假閘極堆疊(及間隔物250)可幫助定義各鰭部的通道區及源極/汲極(S/D)區，其中通道區於假閘極堆疊之下(如它會位於最終閘極堆疊之下)，且S/D區於假閘極堆疊的任一側上。注意，因為IC結構敘述為形成鰭部電晶體的脈絡，最終閘極堆疊亦會相鄰於鰭部的任一側，如閘極堆疊會位於沿著鰭部的通道區的三壁，於一些實施方式。假閘極堆疊的形成例如可包含沉積假閘極介電質材料242及假閘極電極材料244，圖案化假閘極堆疊，沉積閘極間隔物材料250，及執行間隔物蝕刻以形成圖2E所示的結構。間隔物250可包含任意適合的材料，例如任意適合的電絕緣體、介電質、氧化物(例如，二氧化矽)、及/或氮化物(例如，氮化矽)材料，如根據本發明會顯明的。注意，於一些實施方式，此處所述的技術不需要包含形成假閘極堆疊，使得最終閘極堆疊可最先形成。無論如何，最後的結構會包含最後的閘極堆疊，如根據本發明會顯明的。亦注 意，於一些實施方式，例如硬遮罩(未顯示)可形成於假閘極堆疊上方(其亦可形成於間隔物250上方)以於後續製程中保護假閘極堆疊。
圖1的方法100繼續，執行源極/汲極(S/D)製程114以形成圖2F的範例所成結構，根據實施方式。如圖2F所示，結構包含源極區261，其各包含雙層堆疊結構，此雙層堆疊結構包含第一層262及第二層264。注意，雖然源極區第二層264可在源極區第一層262之前形成，於一些實施方式，層264、262被如此稱呼，因為經過源極區261的電流流動(例如，電流可從源極接觸物流至源極區的第一層262且之後至源極區的第二層264)。於此範例實施方式，第二層264於第一層262之下，且因此，第一層262於第二層264之上；唯，本發明不需如此受限，除非特別申明。例如，於一些實施方式，源極區261可為單層結構，例如於形成TFET裝置的例子，提出作為例子。唯，繼續圖2F的範例實施方式，於一些實施方式，源極區第二層264可於源極區第一層262與通道區和基板200的至少一者之間，如基於本發明可理解的。例如，第二層264的存在可幫助防止從第一層262至通道區及/或基板200的洩漏，根據本發明的一些此實施方式。如亦於圖2F所示的，結構包含汲極區265在閘極堆疊的從各對應的源極區261的相對側上(且因此在通道區的相對側上)。因此，當討論此處的電晶體的S/D區，為了方便描述，會令單電晶體會使用單鰭部結構形 成，使得一源極區261及它對應的汲極區265(例如，對齊於Y軸方向)會被認為是對於此單電晶體的S/D區。注意，S/D區的結構亦顯示於圖3，其描述沿著圖2H的IC結構的一鰭部的範例截面圖，且特別是沿著A-A平面，其會於下更詳細地敘述。因此，圖3的截面圖例如可幫助一般地描述S/D區及電晶體結構。
S/D區，於一些實施方式，可使用任意適合的技術形成，例如遮罩要被處理的S/D區外的區，蝕刻從圖2E的結構的鰭部的部分(於此例子，主動部分204被蝕刻且移除，僅留下子鰭部部分203，如所示)，且例如形成/沉積/生長S/D區(例如，使用任意適合的技術，例如CVD、ALD、PVD)。於一些實施方式，源極區261可與汲極區265分開地被製造，因為它們可包含不同材料及不同摻雜類型，如基於本發明可理解的。於一些此實施方式，在對S/D區的其它組的製程發生時，S/D區的一組(源極區261或汲極區265的任一)可被遮罩住，且之後遮罩及製程可被切換。唯，製程可同時發生於S/D區261及265的兩者的組，例如同時形成摻雜物於源極層264及汲極265中，因為此特徵可包含相同摻雜物類型，根據一些實施方式。於一些實施方式，原生鰭部204材料(即，原生於基板200)可留下於S/D區的一或兩者中，其中此原生材料可被摻雜以形成最終S/D區材料。因此，S/D區的材料可包含原生及/或替代材料，使得可有或沒有顯著的介面於子鰭部部分203及S/D區之間(例如，層264及 265)。於此範例實施方式，當S/D區的材料為替代材料，有顯著的介面於特徵264及203之間且於特徵265及203之間，如於圖2F及3所示。注意，即使於原生於基板200的材料用於S/D區的實施方式，仍可有顯著的介面於S/D區及子鰭部203之間，例如因為雜質摻雜物導入S/D區中。用於製造S/D區的許多不同的技術根據本發明會顯明。
於一些實施方式，S/D區可包含任意適合的材料，例如IV族半導體材料(例如，Si、SiGe、Ge)，III-V族半導體材料(例如，GaAs、InGaAs、InAs)，及/或任意其它適合的半導體材料，且亦可包含任意適合的摻雜機制，如根據本發明會顯明的。當雜質摻雜物包含於層/區/特徵的半導體材料中，雜質摻雜物可轉換半導體材料為外質半導體材料(與本質半導體材料相對)，如基於本發明可理解的。此摻雜有意地導入雜質於半導體材料中，以例如調變半導體材料的電特性。因此，例如此雜質摻雜可用以改變包含的IV族及/或III-V族半導體材料的電特性。於一些實施方式，摻雜半導體材料可使用任意適合的技術達成，例如藉由擴散、離子植入、沉積/生長摻雜物與主半導體材料、及/或任意其它適合的技術，如根據本發明會顯明的。於一些實施方式，例如摻雜物可導入於原生半導體材料中(原生於基板)及/或替代半導體材料(例如，磊晶形成的)。此外，於使用植入的實施方式中，例如雜質摻雜物可以有或沒有預非晶化處理而植入。 任意數量的摻雜製程可被執行，只要對於導入適合的n型及/或p型摻雜物至源極、汲極、及/或通道區的半導體材料中是想要的，如根據本發明會顯明的。
唯，於一些實施方式，包含於至少一層/區/特徵中的半導體材料(例如，於通道區中)可無有意的摻雜，使得半導體材料為本質或標稱地未摻雜。例如此標稱摻雜可因為不想要的擴散而發生，且因此「標稱的摻雜」的使用表示半導體材料或包含半導體材料的層/區/特徵包含具有雜質摻雜物濃度小於1E15、1E16、1E17或1E18個原子每立方公分(cm)，或小於一些其它適合的臨界數量，如根據本發明會顯明的。注意，當摻雜物存在電晶體裝置的任意層/區、特徵的半導體材料中，摻雜物可以任意適合的濃度存在，例如以在1E15至5E22個原子每立方公分(cm)的範圍的濃度，或任意其它適合的濃度，如根據本發明會顯明的。相對高的摻雜物濃度(例如，大於1E19、1E20或1E21)可考慮為變質摻雜，其中半導體材料開始表現得更像導體(或實際上展現與導體相似的電特性)，如所屬技術領域中可知的。傳統對於IV族半導體材料(例如，Si、SiGe、Ge)的摻雜物包含磷(P)及/或砷(As)用於n型摻雜物(施體)及硼(B)用於p型摻雜物(受體)，在此提供一些例子。此外，傳統對於III-V族半導體材料(例如，GaAs、InGaAs、InAs)的摻雜物包含Si用於n型摻雜物(施體)及鈹(Be)、鋅(Zn)及/或鎂(Mg)用於p型摻雜 物，在此提供一些例子。
於於通道區的任一側上的對應的S/D區(例如，於閘極堆疊的任一側上)用於FFFET裝置的實施方式，源極區261可包含雙層結構，例如圖2F及3所示的，其中雙層源極區包含第一層262及第二層264。因此，於形成的電晶體為FFFET裝置的於實施方式，用於特徵262/262-206-265(雙層源極-通道-汲極)的摻雜機制可為np-i-p(或np-n-p)或pn-i-n(或pn-p-n)，其中例如‘n’代表n型摻雜半導體材料，‘p’代表p型摻雜半導體材料，且‘i’代表本質或標稱未摻雜半導體材料。於一些此實施方式，可以理解的是源極區第一層262可包含n型及p型摻雜物之一者且源極區第二層264包含相對於第一層262的n型及p型摻雜物的另一者。此外，於一些此實施方式，汲極區265可包含相同於源極區第二層264的摻雜物類型，例如使得它們皆包含n型或p型摻雜物。因此，於一些此實施方式，例如汲極區265可包含相對於源極區第一層262的n型及p型摻雜物的另一者。亦注意，對於FFFET裝置的通道區206或可使用此處所述的技術形成的任意其它電晶體的通道區可為本質或標稱未摻雜(例如，有雜質摻雜物濃度為小於1E16、1E17或1E18原子每立方cm)或通道區206可以適合的n型或p型摻雜物摻雜，如根據本發明會顯明的。
於通道區的任一側上的對應的S/D區(例如，閘極堆疊的任一側上)用於TFET裝置的實施方式 中，回顧，源極不需要具有雙層結構，例如使得源極區261僅為一層。於一些此實施方式，例如S/D區可包含摻雜物的相對類型於p-i-n(例如，對於p-TFET)或n-i-p(例如，對於n-TFET)的任一的源極-通道-汲極架構。於一些實施方式中，於通道區的任一側上的對應的S/D區(例如，閘極堆疊的任一側上)用於MOSFET裝置中，例如S/D區可各包含相同類型的摻雜物於p-n-p(例如，對於p-MOS)或n-p-n(例如，對於n-MOS)的任一的源極-通道-汲極摻雜架構。例如，於一些此實施方式，傳統的MOSFET裝置可包含有穿隧電晶體裝置(例如，FFFET及/或TFET)於相同電路(例如，用於形成CMOS裝置)。於一些實施方式，例如S/D區261及265的一或兩者可包含二或更多材料層的多層結構，例如源極區261包含雙層結構於圖2F及3的範例實施方式的情況。於一些實施方式，S/D區261及265的一或兩者可包含漸變(例如，增加及/或減少)於區的至少部分的一或更多材料的含量/濃度，於此區中漸變的材料例如可關於所包含的半導體材料的濃度(例如，經過SiGe材料的Ge的濃度)及/或所包含的摻雜物。因此，根據多樣的實施方式，許多電晶體類型，且因此，多個S/D組態及摻雜機制可被使用，如基於本發明可理解的。此外，此處所述的IC結構的至少二層/區/特徵的組態及/或特性(例如，所包含的半導體材料、摻雜、帶隙特性、相對位置等)可以任意適合的相關的方式定義，如根據本發明會顯明的。
回顧，於一些實施方式，源極區261可包含相對於汲極區265的不同半導體材料，例如區的一者中的Si及其它區中的SiGe或Ge。例如，於圖2F及3的雙層源極區的例子(例如，其可形成用於FFFET裝置)，層262及264的一者或兩者可包含相對於包含於汲極區265中的半導體材料的不同半導體材料，根據一些實施方式。此外，於一些實施方式，層262及264可包含相同或不同半導體材料(例如，兩者皆包含Si或一者包含Si且另一者包含SiGe)。於S/D區中的不同半導體材料的使用可允許帶隙工程以得到想要的效應，例如增加的帶偏位以降低於電晶體關閉狀態中的漏電流，如會參照圖4及5更詳細地敘述的。例如，於一些實施方式，半導體材料可基於相對的帶隙、相對的價帶邊緣(Ev)特性，及/或基於相對的導帶邊緣(Ec)特性選擇。於使用圖2F及3的雙層源極區261的實施方式，源極區第二層264可被考慮為濾波器元件，例如於FFFET裝置中，其中濾波器元件相對地薄，具有厚度(例如，於Z軸方向的尺度及/或於262及206之間的於Y軸方向的尺度)於5至50nm的範圍(例如，10至25nm)，或一些其它適合的厚度，如根據本發明會顯明的。一般而言，S/D區的整個厚度/高度(例如，於Z軸方向的尺度)可為任意適合的厚度/高度，例如其可基於主動通道區高度。額外材料及摻雜範例組態會於此參照圖3’、4及5敘述。許多電晶體S/D組態及變化根據本發明會顯明。
圖1的方法100繼續，執行閘極堆疊製程116以形成圖2G的範例所成的結構。如於圖2G所示，此範例實施方式中的製程包含沉積層間介電質(ILD)層270於圖2F的結構上，接著選擇性的平面化及/或研磨以暴露假閘極堆疊。注意，於圖2G的範例結構中ILD層270顯示為透明以允許下伏的特徵被看見；唯，本發明無意如此受限。於一些實施方式，ILD層270可包含任意適合的電絕緣體、介電質、氧化物(例如，氧化矽)、及/或氮化物(例如，氮化矽)材料，如根據本發明會顯明的。閘極堆疊製程，於此範例實施方式中繼續，移除假閘極堆疊(包含假閘極244及假閘極介電質242)以允許形成最終閘極堆疊。回顧，於一些實施方式，最終閘極堆疊的形成，其包含閘極介電質層282及閘極(或閘極電極)284，可使用閘極第一流程執行(亦稱為上前(up-front)高介電常數(hi-k)閘極)。於此實施方式，在製程108之後或在選擇性製程110(於執行製程110的實施方式)之後，閘極製程可已被執行且在S/D製程114之前。唯，於範例實施方式，閘極堆疊使用閘極最後流程形成(亦稱為替代閘極或替代金屬閘極(RMG)製程)。於此閘極最後製程，製程可包含假閘極氧化物沉積、假閘極電極(例如，多晶Si)沉積、及選擇性的圖案化硬遮罩沉積，如於前所述的。無論使用閘極第一或閘極最後製程，最終閘極堆疊可包含閘極介電質層282及閘極284，如圖2G所示。
注意，當假閘極被移除，鰭部204的通道區(其由假閘極覆蓋)被暴露以允許鰭部的通道區的任意想要的製程。通道區的此製程可包含多樣不同的技術，例如移除及以替代材料取代通道區、摻雜鰭部的通道區如想要的、形成鰭部為一或更多奈米線(或奈米帶)用於閘極全環繞(GAA)電晶體組態、清潔/研磨通道區、及/或任意其它適合的製程，如根據本發明會顯明的。例如，描述鰭部的通道區206(其為鰭部結構的最右的通道區)，其例如可已由以想要的適合的n型或p型摻雜物摻雜原生鰭部204而形成。為了提供另一例子，奈米線通道區208(其為鰭部結構的最左的通道區)可在假閘極被移除且鰭部的通道區被暴露之後形成，例如由使用任意適合的技術轉換鰭部結構於該位置。如所示，奈米線通道區208包含2奈米線(或奈米帶)。唯，使用此處所揭示技術形成的奈米線(或奈米帶或GAA)電晶體可包含任意數量的奈米線(或奈米帶)，例如1至10或更多，依想要的組態而定。
如基於本發明可理解的，於此範例實施方式，通道區至少於閘極堆疊之下。例如，於鰭部電晶體組態的例子，通道區可於閘極堆疊之下及之間，若堆疊形成於三側上，如於所屬技術領域中可知的。唯，若電晶體裝置被反轉且接合至會成為最後基板的，則通道區可在閘極之上。因此，一般而言，閘極及通道的關係可包含緊鄰關係(其可有或沒有包含中介閘極介電質層及/或其它適合 的層)，其中閘極接近通道區，使得它可以一些方式行使對通道區的控制(例如，以電的方式)，根據一些實施方式。此外，於奈米線(或奈米帶或GAA)電晶體組態的情況，閘極堆疊可實質(或完全)環繞各奈米線/奈米帶於通道區中。又另外，於平面的電晶體組態的情況，閘極堆疊可簡單地於通道區之上。於一些實施方式，通道區可包含IV族半導體材料(例如，Si、SiGe、Ge)、III-V族半導體材料(例如、GaAs、InGaAs、InAs)、及/或任意其它適合的材料，如根據本發明會顯明的。於一些實施方式，包含於通道區中的半導體材料可原生於基板200及/或包含於通道區中的半導體材料可不原生於基板200(例如，使得為替代材料或形成於基板200之上的材料)。回顧，於一些實施方式，通道區可被摻雜(例如，以任意適合的n型及/或p型摻雜物)或本質/標稱未摻雜，依特定的組態而定。
注意，S/D區相鄰於通道區的任一側，例如可見於圖2G及3。更特定的是，S/D區直接相鄰通道區，使得沒有中介層於S/D區的任一與通道區之間，於範例實施方式。唯，本發明無意如此受限。又，注意，例如，使用此處所述的技術形成的電晶體的組態/構形可主要基於此電晶體的各通道區的形狀/組態敘述。例如，奈米線(或奈米帶或GAA)電晶體可被如此稱呼，因為它包含一或更多奈米線(或奈米帶)於此電晶體的通道區中。唯，電晶體類型(例如，MOSFET、FFFET、TFET或其它 適合的類型)可基於源極、汲極及通道區的摻雜及/或操作機制敘述，且因此例如這些各區可用以決定給定電晶體的類型或分類。這對於MOSFET相對於TFET電晶體特別是如此，因為它們可在結構上十分相似(或相同)，但包含不同摻雜機制(例如，p-n-p或n-p-n對於MOSFET，而p-i-n或n-i-p對於TFET)。
繼續執行116閘極堆疊製程，在假閘極已被移除且任意想要的通道區製程已被執行後，最終閘極堆疊可被形成，根據實施方式。於此範例實施方式，最終閘極堆疊包含閘極介電質層282及閘極284，如圖2G所示。閘極介電質層282可包含，例如，任意適合的氧化物(例如二氧化矽)，高介電常數(high-k)閘極介電質材料，及/或任意其它適合的材料如根據本發明會顯明的。high-k閘極介電質材料的例子包含，例如，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鈦酸鍶鋇、氧化鈦鋇、氧化鈦鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物及鈮酸鉛鋅，提供作為例子。於一些實施方式，當使用high-k材料時，可實施退火製程於閘極介電質層282以改進它的品質。閘極284(或閘極電極)例如可包含廣泛範圍的材料，例如多晶矽、氮化矽、碳化矽、或多樣的適合的金屬或金屬合金，例如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)或氮化鉭(TaN)。於一些實施方式，閘極介電質層282及/或閘極284例如可包含二或更多材料層的多 層結構。於一些實施方式，閘極介電質層282及/或閘極284可包含漸變(例如，增加及/或減少)於特徵的至少部分的一或更多材料的含量/濃度。額外的層可存在於最終閘極堆疊中，於一些實施方式，例如一或更多功函數層或其它適合的層。注意，雖然於圖2G的範例實施方式，閘極介電質層282僅顯示於閘極284之下，於其它實施方式，閘極介電質層282亦可存在於閘極284的一或兩側上，例如使得閘極介電質層282於閘極284及間隔物250之間。
圖1的方法100繼續，執行118 S/D接觸物製程以形成圖2H的範例所成的結構，根據實施方式。如圖2H所示，形成S/D接觸物290以作成對各S/D區的接觸，於此範例實施方式中。於一些實施方式，S/D接觸物290可使用任意適合的技術形成，例如分別在S/D區上方的ILD層270中形成接觸物溝槽且沉積金屬或金屬合金(或其它適合的導電材料)於溝槽中。於一些實施方式，S/D接觸物290的形成例如可包含矽化、鍺化及/或退火製程。於一些實施方式，S/D接觸物290可包含鋁或鎢，雖然例如可使用任意適合的導電金屬或合金，例如銀、鎳鉑或鎳鋁。於一些實施方式，S/D接觸物290的一或多者例如可包含電阻降低金屬及接觸插塞金屬或僅接觸插塞。範例接觸電阻降低金屬包含，例如，鎳、鋁、鈦、金、金鍺、鎳鉑、或鎳鋁、及/或其它此電阻降低金屬或合金。範例接觸插塞金屬可包含，例如，鋁、銅、鎳、鉑、鈦或 鎢，或其合金，雖然可使用任意適合的導電接觸物金屬或合金。於一些實施方式，額外層可存在於S/D接觸物290區，例如黏著層(例如，氮化鈦)及/或襯層或阻障層(例如，氮化鉭)，若是想要的話。
圖2H’描述圖2H的範例結構，包含圖2D’的垂直隔離結構230，根據實施方式。回顧，製程110為選擇性的，使得垂直隔離結構230非必需包含於IC結構中。唯，於圖2H’的範例結構，二此結構230存在。垂直隔離結構230可為對於在IC製程中的蝕刻製程的蝕刻阻抗(例如，由包含蝕刻阻抗材料，例如碳)，且因此它們可進一步隔離單鰭部或鰭部的群組。例如，如圖2H’所示，垂直隔離結構230隔離三最右S/D區與IC結構的其它部分(例如最左S/D區)。此組態可為想要的，其中，例如這些三最右S/D區全部為相同極性(例如，全部為n型或全部為p型)，因而允許該些相同極性的S/D區與其它極性的S/D區隔離(例如若最左S/D區為n型及p型的另一極性)。垂直隔離結構230亦可允許相鄰S/D區及/或S/D接觸物的材料合併在一起，因而提供阻障，其對於防止該S/D區及/或S/D接觸物材料合併或接觸不想要的材料(例如S/D區或另一極性的接觸物)而言是想要的。垂直隔離結構230的許多利益根據本發明會顯明，且若想要，此垂直隔離結構230(若存在)可形成且包含於IC結構中。
圖1的方法100繼續，完成積體電路(IC) 製程120，如想要的，根據一些實施方式。用以完成IC的此額外製程可包含後端或後端產線(BEOL)製程，例如以形成一或更多金屬化層及/或以互連形成的電晶體裝置。可執行任意其它適合的製程，如根據本發明會顯明的。注意，方法100的製程102至120於圖1以特定次序顯示，為了方便敘述。唯，製程102至120的一或多者可以不同的次序執行，或可完全不執行。例如，方塊110為選擇性製程，若蝕刻阻抗垂直結構為不想要的，其不需要執行。此外，方塊112為選擇性製程，例如於使用閘極第一製程流程的實施方式中，其不需要執行。此外，當執行製程116時此閘極第一製程流程改變，如使用替代及選擇性的閘極第一流程100’所示的，由此執行最終閘極堆疊製程116在執行S/D製程114之前。方法100的許多變化及此處所述的技術根據本發明會顯明。回顧，技術可用以形成一或更多電晶體裝置，包含以下的任意者：場效電晶體(FET)、費米濾波器FET(FFFET)、穿隧FET(TFET)、平面組態、鰭部組態(例如，鰭部FET、三閘極、雙閘極)、及/或奈米線(或奈米帶或閘極全環繞)組態(具有任意數量的奈米線)。此外，形成的裝置可包含p型電晶體裝置(例如，p-FFFET或p-TFET)及/或n型電晶體裝置(例如，n-FFFET或n-TFET)。此外，裝置可包含互補MOS(CMOS)裝置或量子裝置(少至單電子)，在此提供作為額外的例子。
圖3描述沿著圖2H的IC結構的一鰭部的範 例截面圖，特別是沿著A-A平面，根據本發明的一些實施方式。提供圖3以幫助圖2H的結構的不同組件的描述。因此，對於各相似標號的特徵的於前的相關敘述可等同地應用於圖3。唯，注意，圖2H及3所示的特徵的尺度可不同，為了方便描述。亦注意，結構之間的一些變化發生，例如間隔物250的形狀及例如S/D接觸物290一路延伸至間隔物250，如於圖3所示。圖3’描述圖3的IC結構，包含陰影及圖案以幫助視覺化S/D區的材料及摻雜機制，根據本發明的一些實施方式。對於各相似標號的特徵的於前的相關敘述可等同地應用於圖3’。唯，注意，於圖3’的範例結構，包含第一層262’及第二層264’的雙層源極區261’以及汲極區265’，各具有陰影及圖案以幫助視覺化相關的所包含的材料及摻雜機制，根據一些實施方式。
例如，於圖3’，源極區第一層262’包含有正斜率的斜線圖案(即，沿從左下至右上方向)以視覺地表示它包含不同類型摻雜物，相對於源極區第二層264’及汲極區265’的兩者而言，其皆包含有負斜率的斜線圖案(即，沿從左上至右下方向)，根據一些實施方式。於一些此實施方式，第一層262’包含p型及n型摻雜物的一者，而第二層264’及汲極區265’包含相對於第一層262’而言的p型及n型摻雜物的另一者，使得262’及264’/265’的一者包含p型摻雜物且另一者包含n型摻雜物。此外，第二層264’包含陰影以表示它包含相對於第一 層262’及汲極區265’的不同的半導體材料，根據一些實施方式。於一些此實施方式，第一層262’及汲極區265’可因此包含相同半導體材料；唯，本發明不需如此受限，它們於其它實施方式可包含不同半導體材料。範例材料組態及摻雜機制會於此參照圖4及5敘述。回顧，對於TFET裝置，源極區261’可僅包含與對於汲極區265’的組態相似的一個主部分(且非圖3’所示的雙層結構)，其中源極區261’包含相對於汲極區的不同的半導體材料，且包含不同的摻雜物類型。亦注意，技術可應用於其它適合的電晶體類型。例如，傳統MOSFET裝置可受益於包含不同半導體材料於S/D區，如根據本發明會顯明的。許多變化及組態根據本發明會顯明。
範例FFFET能帶圖
圖4及5分別描述範例p型及n型FFFET能帶圖，對於包含使用不同半導體材料的S/D區的FFFET裝置，根據一些實施方式。注意，圖2H及3的結構的特徵包含於能帶圖之下以示意的結構以顯示能帶圖的不同部分及描述電流如何可以流動經過FFFET裝置。唯，對於各特徵的相關標號的第一數字被改變以配合對應圖式的數字，因為於圖4及5的特徵以如所示的特定材料及摻雜組態敘述。因此，對於那些特徵的於前的相關敘述可等同地應用於於圖4及5底部所示的示意的結構。如亦可理解的，圖4及5包含圖3’的陰影及圖案以幫助視覺地辨識材 料及摻雜的差異於S/D區之間。為了幫助敘述，圖4的範例p型FFFET示意的結構包含，從左至右(沿所包含的材料)，S/D接觸物490(金屬或金屬合金)、源極區第一層462(n型Si)、源極區第二層464(p型SiGe)、通道區406(i型Si)、汲極區465(p型Si)及S/D接觸物490(金屬或金屬合金)。如可理解的，第一S/D接觸物490特定地為源極區261接觸物且第二S/D接觸物490特定地為汲極區265接觸物，於此範例實施方式。此外，圖5的範例n型FFFET示意的結構包含，從左至右(沿所包含的材料)，S/D接觸物590(金屬或金屬合金)、源極區第一層562(p型GaAs)、源極區第二層564(n型InGaAs)、通道區506(i型GaAs)、汲極區565(n型GaAs)、及S/D接觸物590(金屬或金屬合金)。
於圖4及5的範例實施方式，源極區461及561包含異質接面結構，因為源極區第一層462/562包含相對於源極區第二層464/564而言的不同半導體材料(例如，分別的Si相較於SiGe及GaAs相較於InGaAs)。此外，源極區461/561分別包含相對於汲極區465/565而言的不同半導體材料，於範例實施方式。例如，使用圖4的範例p型FFFET裝置，SiGe包含於源極區461(特別是，於源極區的第二層464)，而Si為汲極區中的唯一半導體材料，於範例實施方式。因此，它們包含不同半導體材料。此外，源極區461及561包含雙層結構，其包含p-n或n-p二極體組態，如基於本發明可理解的。注意，因 為源極區中的二極體，FFFET裝置有時稱為穿隧源極MOSFET。此外，如參照圖3’說明的，於圖4及5的範例FFFET裝置，源極區第二層464/564包含與它們分別的汲極區465/565相同的摻雜類型(例如，分別皆為p型及皆為n型)，其為相對於分別的源極區第一層462/562而言的n型及p型的另一者，使得圖4的範例p型FFFET結構包含np-i-p摻雜機制且圖5的範例n型FFFET結構包含pn-i-n摻雜機制。唯，回顧，通道區可被摻雜，使得p型FFFET裝置可包含np-n-p摻雜機制且n型FFFET裝置可包含pn-p-n摻雜機制，根據一些實施方式。
繼續圖4及5的示意的FFFET結構的能帶圖，如於圖中所示的，它們各分別包含對於裝置的關閉狀態400/500及開啟狀態401/501的能帶圖。此外，能量(E)增加於所有圖的向上方向，如由各圖的左側的箭頭所示。此外，導帶邊緣(Ec)及價帶邊緣(Ev)皆被描述，因為它們對於描繪關鍵電子能階是普遍的。如亦可理解的，帶隙為Ec及Ev之間的能差(於電子伏特)，如於所屬技術領域中可知的。對應的S/D及通道區與所示的能帶圖對齊以描述從於此所述的技術及結構衍生的利益。注意，未提供精確的帶圖及值；唯，從於此所述的技術及結構衍生的利益可使用這些能帶圖理解，如會顯明的。
參照圖4的範例p型FFFET裝置，可以理解的是，由包含SiGe於異質接面組態的源極區第二層464中(即，不相似結晶半導體材料組態)，因為第一層462 包含Si，可得到相對於同質接面組態(例如，若464包含Si取代SiGe，使得此層包含相同或相似的半導體材料)而言的對於此層464的Ev的增加。相對於此假設的同質接面Ev(以虛線表示)的Ev的增加由△Ev表示，且對於於462/464層介面的載子提供增加阻障高度的利益，因而降低關閉狀態洩漏(特別對於這些FFFET裝置，其包含載子穿隧經過雙層源極穿隧二極體於所有條件或藉由帶對帶穿隧操作的其它裝置)。於一些此實施方式，包含於第二層464中的SiGe材料中的Ge濃度可於10至50百分比的範圍，以提供此帶隙工程利益，或任意其它適合的Ge濃度，如根據本發明會顯明的。此外，對於敘述的完成，在關閉狀態400期間，通道區位勢可阻擋低能量載子，如可理解的。此外，p-FFFET裝置仍可有效地於開啟狀態401操作，如亦可理解的。
圖5的範例n-FFFET裝置包含相似的原理，除了由包含InGaAs於異質接面組態中的源極區第二層564中(如相對於包含GaAs於同質接面組態中的層564)，可得到相對於同質接面組態而言的對於此層564的Ec的下降，其有利於n型裝置。相對於此假設的同質接面Ec(以虛線表示)的Ec的下降由△Ec表示，且對於562/564層介面提供增加阻障高度的利益(僅管，以與圖4的方式相反的方式)，因而減少關閉狀態洩漏(再次，特別是對於穿隧裝置，例如FFFET裝置，其包含載子穿隧於所有條件)。於一些此實施方式，包含於第二層564 中的InGaAs材料中的In濃度可為於5至70百分比的範圍，以提供此帶隙工程利益，或任意其它適合的In濃度，如根據本發明會顯明的。此外，再次，在關閉狀態500期間，通道區位勢可阻擋低能載子，如可理解的。此外，n-FFFET裝置仍可有效地操作於開啟狀態501，如亦可理解的。注意，於圖4及5的條件的兩者，產生異質接面源極區結構的不同材料具有小於包含於源極區中的其它半導體材料的帶隙(例如，SiGe具有小於Si的帶隙且InGaAs具有小於GaAs的帶隙)。因此，於一些實施方式，使用於此所述的技術形成的包含於電晶體的源極區中的半導體材料，可具有較小的帶隙、較高的價帶邊緣(Ev)、及/或較低的導帶邊緣(Ec)，相對於包含於源極區中的其它半導體材料(例如，雙層結構中的另一層的材料)及包含於汲極區中的半導體材料的一或兩者而言。許多變化及組態根據本發明會顯明。
範例系統
圖6描述計算系統1000，其以使用此處揭示的技術形成的積體電路結構及/或電晶體裝置實施，根據一些實施方式。如可見，計算系統1000裝載主機板1002。主機板1002可包含一些組件，包含但不限於，處理器1004以及至少一通訊晶片1006，各可實體及電耦合至主機板1002或整合於其中。如可理解的，主機板1002可為，例如任意印刷電路板，不論主板、設置於主板的子 板或僅為系統1000的板等。
依其應用，計算系統1000可包含可能有或可能沒有與主機板1002實體及電耦接的一或更多其它組件。這些其它組件，可包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位訊號處理、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制、電池、音訊編解碼器、影片編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機及大量儲存裝置(例如硬碟、光碟(CD)、數位多用碟片(DVD)等)。包含於計算系統1000中的任意組件可包含使用根據範例實施方式的揭示的技術形成的一或更多積體電路結構或裝置。於一些實施方式，多功能可被整合至一或更多晶片中(例如，注意，通訊晶片1006可為處理器1004的部分或整合於處理器1004中)。
通訊晶片1006致能用於從且至計算系統1000的資料的傳輸的無線通訊。單詞「無線」及其所衍生的可用於敘述電路、裝置、系統、方法、技術、通訊頻道等，經由非固態介質，可藉由調整的電磁輻射的使用而通訊資料。此單詞並非暗示相關裝置沒有包含任何線，雖然於一些實施方式中它們可能沒有線。通訊晶片1006可實現任意一些的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、 HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽(Bluetooth)、其衍生物，以及任何指定用於3G、4G、5G以及更多的其它無線協定。計算系統1000可包含複數通訊晶片1006。例如，第一通訊晶片1006可用於較短範圍的無線通訊，例如Wi-Fi及Bluetooth，且第二通訊晶片1006可用於較長的範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
計算系統1000的處理器1004包含封裝於處理器1004中的積體電路晶粒。於一些實施方式，處理器的積體電路晶粒包含板上電路，其以使用如於此多樣地敘述的揭示的技術形成的一或更多積體電路結構或裝置實施。單詞「處理器」可表示，例如，從暫存器及/或記憶體處理電資料以將電資料轉換成可儲存於暫存器及/或記憶體中的其它電資料的任意裝置的裝置或裝置的部分。
通訊晶片1006亦可包含積體電路晶粒，封裝在通訊晶片1006中。根據本發明的一些此範例實施方式，通訊晶片的積體電路晶粒包含以使用如於此多樣地敘述的揭示的技術形成的一或更多積體電路結構或裝置實施。如根據本發明可理解的，注意，多標準無線能力可被直接整合於處理器1004中(例如，任意晶片1006的功能整合於處理器1004，而不是具有分別的通訊晶片)。此外，注意處理器1004可為具有此無線能力的晶片組。簡而言之，任意數量的處理器1004及/或通訊晶片1006可 被使用。同樣地，任意一晶片或晶片組可具有複數功能整合於其中。
於多樣的實施方式中，計算系統1000可為膝上電腦、小筆電、筆記型電腦、智慧手機、平板電腦、個人數位助理(PDA)、超極移動個人電腦、行動電話、桌上電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位影片錄影機、或處理資料或設有使用如於此多樣地敘述的揭示的技術形成的一或更多積體電路結構或裝置的任意其它電子裝置或系統。注意，對於計算系統的參照有意包含計算裝置、設備及組態用於計算或處理資訊的其它結構。
更多範例實施方式
以下的例子關於更多實施方式，許多的排列及組態會從其顯明。
例子1為一種積體電路(IC)，包含：基板；及電晶體，於該基板之上及於該基板中之至少一者，該電晶體包含：閘極，通道區，緊鄰該閘極，及源極及汲極(S/D)區，相鄰於該通道區，其中該源極區包含第一半導體材料，該第一半導體材料包含n型及p型摻雜物之一者，且其中該汲極區包含與該第一半導體材料不同的第二半導體材料，該第二半導體材料包含n型及p型摻雜物之一者。
例子2包含例子1的標的，其中該第一半導 體材料為矽鍺(SiGe)且該第二半導體材料為矽(Si)。
例子3包含例子1的標的，其中該第一半導體材料為砷化銦鎵(InGaAs)且該第二半導體材料為砷化鎵(GaAs)。
例子4包含例子1至3中之任一者的標的，其中該第一半導體材料具有小於該第二半導體材料的能帶隙。
例子5包含例子1至4中之任一者的標的，其中該第二半導體材料包含相對於該第一半導體材料的n型及p型摻雜物的另一者。
例子6包含例子1至4中之任一者的標的，其中該第二半導體材料包含，包含於該第一半導體材料中的n型及p型摻雜物之該一者。
例子7包含例子1至6中之任一者的標的，其中該源極區包含雙層組態，使得第三半導體材料包含於該源極區中的第一層中且該第一半導體材料包含於該源極區中的第二層中，其中該第二層於該第一層及該通道區之間。
例子8包含例子7的標的，其中該第一層包含相對於該第一半導體材料的n型及p型摻雜物的另一者。
例子9包含例子7或8的標的，其中該第三半導體材料與該第二半導體材料相同。
例子10包含例子7至9中之任一者的標的， 其中該第二層於該第一層及該基板之間。
例子11包含例子1至10中之任一者的標的，其中該第一半導體材料及該第二半導體材料各包含IV族半導體材料。
例子12包含例子1至10中之任一者的標的，其中該第一半導體材料及該第二半導體材料各包含III-V族半導體材料。
例子13包含例子1至12中之任一者的標的，其中該通道區包含平面的、鰭部的、雙閘極、三閘極、鰭部場效電晶體(FinFET)、奈米線、奈米帶、及閘極全環繞(GAA)的至少一者的組態。
例子14包含例子1至13中之任一者的標的，其中該電晶體為費米濾波器場效電晶體(FFFET)。
例子15包含例子1至13中之任一者的標的，其中該電晶體為穿隧場效電晶體(TFET)。
例子16為一種互補金屬氧化物半導體(CMOS)裝置，包含例子1至15中之任一者的標的。
例子17為一種電腦系統，包含例子1至16中之任一者的標的。
例子18為一種積體電路(IC)，包含：基板；及電晶體，於該基板之上及於該基板中之至少一者，該電晶體包含：閘極，通道區，緊鄰該閘極，源極區，相鄰於該通道區，該源極區包含第一層及於該第一層及該通道區之間的第二層，該第一層包含第一半導體材料且包含 n型及p型摻雜物之一者，該第二層包含與該第一半導體材料不同的第二半導體材料，其中該第二層更包含相對於該第一層的n型及p型摻雜物的另一者，及汲極區，相鄰於該通道區，該汲極區包含第三半導體材料且包含相對於該第一層的n型及p型摻雜物的另一者。
例子19包含例子18的標的，其中該第一半導體材料為矽(Si)且該第二半導體材料為矽鍺(SiGe)。
例子20包含例子18或19的標的，其中該第三半導體材料為矽(Si)。
例子21包含例子18的標的，其中該第一半導體材料為砷化鎵(GaAs)且該第二半導體材料為砷化銦鎵(InGaAs)。
例子22包含例子18或21的標的，其中該第三半導體材料為砷化鎵(GaAs)。
例子23包含例子18至22中之任一者的標的，其中該第二半導體材料具有小於該第一半導體材料的帶隙。
例子24包含例子18至23中之任一者的標的，其中該第二半導體材料具有相對於該第一半導體材料的較高的價帶邊緣(Ev)。
例子25包含例子18至23中之任一者的標的，其中該第二半導體材料具有相對於該第一半導體材料的較低的導帶邊緣(Ec)。
例子26包含例子18至25中之任一者的標的，其中該第三半導體材料與該第一半導體材料相同。
例子27包含例子18至25中之任一者的標的，其中該第三半導體材料與該第一半導體材料不同。
例子28包含例子18至26中之任一者的標的，其中該第一層包含n型摻雜物，該第二層包含p型摻雜物，且該汲極區包含p型摻雜物。
例子29包含例子18至26中之任一者的標的，其中該第一層包含p型摻雜物，該第二層包含n型摻雜物，且該汲極區包含n型摻雜物。
例子30包含例子18至29中之任一者的標的，其中通道區包含本質或標稱未摻雜半導體材料。
例子31包含例子18至29中之任一者的標的，其中該通道區包含n型及p型摻雜物之一者。
例子32包含例子18至31中之任一者的標的，其中該通道區包含平面的、鰭部的、雙閘極、三閘極、鰭部場效電晶體(FinFET)、奈米線、奈米帶、及閘極全環繞(GAA)的至少一者的組態。
例子33包含例子18至32中之任一者的標的，其中該電晶體為費米濾波器場效電晶體(FFFET)。
例子34為一種互補金屬氧化物半導體(CMOS)裝置，包含例子18至33中之任一者的標的。
例子35為一種電腦系統，包含例子18至34中之任一者的標的。
例子36為一種形成積體電路(IC)的方法，該方法包含：形成相鄰於電晶體的通道區的源極區，其中該源極區包含第一半導體材料，該第一半導體材料包含n型及p型摻雜物之一者；及形成相鄰於該電晶體的該通道區的汲極區，其中該汲極區包含與該第一半導體材料不同的第二半導體材料，該第二半導體材料包含n型及p型摻雜物之一者。
例子37包含例子36的標的，其中該第一半導體材料為矽鍺(SiGe)且該第二半導體材料為矽(Si)。
例子38包含例子36的標的，其中該第一半導體材料為砷化銦鎵(InGaAs)且該第二半導體材料為砷化鎵(GaAs)。
例子39包含例子36至38中之任一者的標的，其中該第一半導體材料具有小於該第二半導體材料的能帶隙。
例子40包含例子36至39中之任一者的標的，其中該第二半導體材料包含相對於該第一半導體材料的n型及p型摻雜物的另一者。
例子41包含例子36至39中之任一者的標的，其中該第二半導體材料包含，包含於該第一半導體材料中的n型及p型摻雜物之該一者。
例子42包含例子36至41中之任一者的標的，其中該源極區包含雙層組態，使得第三半導體材料包 含於該源極區中的第一層中且該第一半導體材料包含於該源極區中的第二層中，其中該第二層於該第一層及該通道區之間。
例子43包含例子42的標的，其中該第一層包含相對於該第一半導體材料的n型及p型摻雜物的另一者。
例子44包含例子42或43的標的，其中該第三半導體材料與該第二半導體材料相同。
例子45包含例子42至44中之任一者的標的，其中該第二層於該第一層及該基板之間。
例子46包含例子36至45中之任一者的標的，其中該第一半導體材料及該第二半導體材料各包含IV族半導體材料。
例子47包含例子36至45中之任一者的標的，其中該第一半導體材料及該第二半導體材料各包含III-V族半導體材料。
例子48包含例子36至47中之任一者的標的，其中該通道區包含平面的、鰭部的、雙閘極、三閘極、鰭部場效電晶體(FinFET)、奈米線、奈米帶、及閘極全環繞(GAA)的至少一者的組態。
例子49包含例子36至48中之任一者的標的，其中該電晶體為費米濾波器場效電晶體(FFFET)。
例子50包含例子36至48中之任一者的標的，其中該電晶體為穿隧場效電晶體(TFET)。
上述範例實施例已為了說明及敘述的目地展現。無意窮盡或限制本發明至所揭示的精確的形式。根據本發明的許多修改及變化是可能的。有意的是，本發明的範圍不由此詳細敘述限定，而是由所附於此的申請專利範圍。未來提出的主張本申請案的優先權的申請案可以不同的方式主張所揭示的標的，且可一般地包含一或更多限制的任意組，如於此的多樣的揭示或展示的。

Claims (25)

  1. 一種積體電路(IC)，包含：基板；及電晶體，於該基板之上及於該基板中之至少一者，該電晶體包含：閘極，通道區，緊鄰該閘極，及源極及汲極(S/D)區，相鄰於該通道區，其中該源極區包含第一半導體材料，該第一半導體材料包含n型及p型摻雜物之一者，且其中該汲極區包含與該第一半導體材料不同的第二半導體材料，該第二半導體材料包含n型及p型摻雜物之一者。
  2. 如請求項第1項的IC，其中該第一半導體材料為矽鍺(SiGe)且該第二半導體材料為矽(Si)。
  3. 如請求項第1項的IC，其中該第一半導體材料為砷化銦鎵(InGaAs)且該第二半導體材料為砷化鎵(GaAs)。
  4. 如請求項第1項的IC，其中該第一半導體材料具有小於該第二半導體材料的能帶隙。
  5. 如請求項第1項的IC，其中該第二半導體材料包含相對於該第一半導體材料的n型及p型摻雜物的另一者。
  6. 如請求項第1項的IC，其中該第二半導體材料包含，包含於該第一半導體材料中的n型及p型摻雜物之該一者。
  7. 如請求項第1項的IC，其中該源極區包含雙層組態，使得第三半導體材料包含於該源極區中的第一層中且該第一半導體材料包含於該源極區中的第二層中，其中該第二層於該第一層及該通道區之間。
  8. 如請求項第7項的IC，其中該第一層包含相對於該第一半導體材料的n型及p型摻雜物的另一者。
  9. 如請求項第7項的IC，其中該第三半導體材料與該第二半導體材料相同。
  10. 如請求項第7項的IC，其中該第二層於該第一層及該基板之間。
  11. 如請求項第1項的IC，其中該第一半導體材料及該第二半導體材料各包含IV族半導體材料。
  12. 如請求項第1項的IC，其中該第一半導體材料及該第 二半導體材料各包含III-V族半導體材料。
  13. 如請求項第1項的IC，其中該通道區包含平面的、鰭部的、雙閘極、三閘極、鰭部場效電晶體(FinFET)、奈米線、奈米帶、及閘極全環繞(GAA)的至少一者的組態。
  14. 如請求項第1項的IC，其中該電晶體為費米濾波器場效電晶體(FFFET)。
  15. 如請求項第1項的IC，其中該電晶體為穿隧場效電晶體(TFET)。
  16. 一種互補金屬氧化物半導體(CMOS)裝置，包含請求項第1至15項中之任一項的IC。
  17. 一種電腦系統，包含請求項第1至15項中之任一項的IC。
  18. 一種積體電路(IC)，包含：基板；及電晶體，於該基板之上及於該基板中之至少一者，該電晶體包含：閘極， 通道區，緊鄰該閘極，源極區，相鄰於該通道區，其中該源極區包含第一層及於該第一層及該通道區之間的第二層，該第一層包含第一半導體材料且包含n型及p型摻雜物之一者，該第二層包含與該第一半導體材料不同的第二半導體材料，其中該第二層更包含相對於該第一層的n型及p型摻雜物的另一者，及汲極區，相鄰於該通道區，該汲極區包含第三半導體材料且包含相對於該第一層的n型及p型摻雜物的另一者。
  19. 如請求項第18項的IC，其中該第二半導體材料具有小於該第一半導體材料的帶隙。
  20. 如請求項第18項的IC，其中該第二半導體材料具有相對於該第一半導體材料的較高的價帶邊緣(Ev)。
  21. 如請求項第18項的IC，其中該第二半導體材料具有相對於該第一半導體材料的較低的導帶邊緣(Ec)。
  22. 如請求項第18至21項中之任一項的IC，其中該第三半導體材料與該第一半導體材料相同。
  23. 如請求項第18至21項中之任一項的IC，其中該第三半 導體材料與該第一半導體材料不同。
  24. 一種形成積體電路(IC)的方法，該方法包含：形成相鄰於電晶體的通道區的源極區，其中該源極區包含第一半導體材料，該第一半導體材料包含n型及p型摻雜物之一者；及形成相鄰於該電晶體的該通道區的汲極區，其中該汲極區包含與該第一半導體材料不同的第二半導體材料，該第二半導體材料包含n型及p型摻雜物之一者。
  25. 如請求項第24項的方法，其中該源極區包含雙層組態，使得第三半導體材料包含於該源極區中的第一層中且該第一半導體材料包含於該源極區中的第二層中，其中該第二層於該第一層及該通道區之間。
TW106127969A 2016-09-30 2017-08-17 積體電路、ｃｍｏｓ裝置、電腦系統及形成積體電路的方法 TWI761363B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
??PCT/US16/54724 2016-09-30
PCT/US2016/054724 WO2018063310A1 (en) 2016-09-30 2016-09-30 Tunneling transistors including source/drain regions employing different semiconductor material
WOPCT/US16/54724 2016-09-30

Publications (2)

Publication Number Publication Date
TW201824552A true TW201824552A (zh) 2018-07-01
TWI761363B TWI761363B (zh) 2022-04-21

Family

ID=61760955

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106127969A TWI761363B (zh) 2016-09-30 2017-08-17 積體電路、ｃｍｏｓ裝置、電腦系統及形成積體電路的方法

Country Status (2)

Country Link
TW (1) TWI761363B (zh)
WO (1) WO2018063310A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7166897B2 (en) * 2004-08-24 2007-01-23 Freescale Semiconductor, Inc. Method and apparatus for performance enhancement in an asymmetrical semiconductor device
US7465976B2 (en) * 2005-05-13 2008-12-16 Intel Corporation Tunneling field effect transistor using angled implants for forming asymmetric source/drain regions
US8405121B2 (en) * 2009-02-12 2013-03-26 Infineon Technologies Ag Semiconductor devices
US8368127B2 (en) * 2009-10-08 2013-02-05 Globalfoundries Singapore Pte., Ltd. Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current
US8890120B2 (en) * 2012-11-16 2014-11-18 Intel Corporation Tunneling field effect transistors (TFETs) for CMOS approaches to fabricating N-type and P-type TFETs
EP3087611A4 (en) * 2013-12-26 2017-05-17 Intel Corporation Complementary tunneling fet devices and method for forming the same
US9728639B2 (en) * 2015-01-02 2017-08-08 Samsung Electronics Co., Ltd. Tunnel field effect transistors having low turn-on voltage

Also Published As

Publication number Publication date
WO2018063310A1 (en) 2018-04-05
TWI761363B (zh) 2022-04-21

Similar Documents

Publication Publication Date Title
TWI771213B (zh) 用於兩側金屬化之半導體裝置的背側源極／汲極替換
US11588052B2 (en) Sub-Fin isolation schemes for gate-all-around transistor devices
TWI789352B (zh) 積體電路及形成其之方法
TWI811363B (zh) 使用犧牲源極／汲極層增加的電晶體源極／汲極接觸面積
US11164974B2 (en) Channel layer formed in an art trench
TWI770052B (zh) 包括採用雙電荷摻雜劑之源極／汲極的電晶體
TW202205682A (zh) 用以降低電容及電阻之電晶體閘極溝槽工程(二)
US10886408B2 (en) Group III-V material transistors employing nitride-based dopant diffusion barrier layer
TW201834184A (zh) 用於ｉｖ族源極／汲極區域的局部互連
TW201737349A (zh) 具有熱效能提升之電晶體
TWI781952B (zh) 積體電路及形成其之方法和互補金氧半導體裝置
CN111052391A (zh) 用于减少锗nmos晶体管的源极/漏极扩散的掺杂绝缘体帽盖
TW201814901A (zh) 具晶格匹配閘極結構之電晶體
WO2018125081A1 (en) Transistors employing blanket-grown metamorphic buffer layer
WO2018125082A1 (en) Ge-rich transistors employing si-rich source/drain contact resistance reducing layer
TW201924065A (zh) 用於應變電晶體的磊晶氧化物插塞
TW201824553A (zh) 包含經接觸溝渠處理之源極／汲極區域的穿隧電晶體
TWI761363B (zh) 積體電路、ｃｍｏｓ裝置、電腦系統及形成積體電路的方法
TW201828476A (zh) 包括利用接觸電阻減少層的源極／汲極區之穿隧電晶體
TW201824554A (zh) 包括使用碳基蝕刻停止層之源極／汲極區的穿隧式電晶體
US20200279910A1 (en) Reducing off-state leakage in semiconductor devices
CN116314194A (zh) 使用沟道高度和间隔调制的高电压（hv）和低电压（lv）晶体管结构的共同集成
WO2018125035A1 (en) Transistors including final source/drain material processed after replacement gate processing
TW201924054A (zh) 用於鍺ｎｍｏｓ電晶體的源極／汲極擴散障壁