TW201810573A - 扇出型半導體封裝 - Google Patents

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Abstract

一種扇出型半導體封裝，包括一半導體晶片的多個連接墊，半導體晶片的連接墊藉由一互連構件進行重佈線並電性連接至多個連接端子。在扇出型半導體封裝中，互連構件中的通孔及接墊的配置形式被設計成使得應力可得以減小，進而使得可靠性提高。

Description

扇出型半導體封裝
本發明是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可在其中配置有半導體晶片的區域的外側延伸的扇出型半導體封裝。
與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的尺寸。因此，在封裝技術的情形中，隨著對小尺寸半導體晶片的需求的快速增加下，已經需要在包括多個引腳的同時具有緊湊尺寸的半導體封裝。
為滿足上述技術要求所建議的一種封裝技術是扇出型封裝。此種扇出型封裝具有緊湊的尺寸，且藉由在其中配置有半導體晶片的區域的外部對連接端子進行重佈線來實現多個引腳。
本發明的態樣可提供一種扇出型半導體封裝，其中可以提高通孔的可靠性。
本發明所提出的若干解決方式中的一者是將通孔與接墊放置在重新分配半導體晶片的連接墊的互連構件中，並將半導體晶片的連接墊連接至連接端子，以使得應力可得以減小。
根據本發明的態樣，一種扇出型半導體封裝可包括：一第一互連構件，具有一貫穿孔；一半導體晶片，配置於第一互連構件的貫穿孔中且具有彼此相對的一主動表面與一被動表面，主動表面上配置有一連接墊；一密封體，密封第一互連構件的至少某些部分及半導體晶片的被動表面的至少某些部分；一第二互連構件，配置於第一互連構件上及半導體晶片的主動表面上；以及一連接端子，配置於第二互連構件上。第一互連構件及第二互連構件分別包括一重佈線層，重佈線層電性連接至半導體晶片的連接墊，且連接墊與連接端子藉由第二互連構件中的一電性路徑而進行電性連接，電性路徑包括一第一通孔及一第二通孔，第一通孔連接至連接墊且第一通孔的一中心軸線配置於連接至連接端子的一連接端子墊的內側區中，第二通孔連接至在其上配置有連接端子墊的層上形成的一通孔墊且第二通孔的一中心軸線配置於連接端子墊的外側區中。
在下文中，將參照附圖闡述本發明中的各示例性實施例。在附圖中，為清晰起見，可誇大或省略各組件的形狀、尺寸等。
本文中所使用的用語「示例性實施例」並不指代同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，然而除非在本文中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一示例性實施例相關的說明。
在說明中一組件與另一組件的「連接（connection）」的意義包括藉由第三組件的間接連接以及兩個組件之間的直接連接。另外，「電性連接（electrically connected）」意為包括實體連接及實體斷開（disconnection）的概念。應理解，當以「第一（first）」及「第二（second）」來指代元件時，該元件並非由此受到限制。使用「第一」及「第二」可能僅用於將該元件與其他元件區分開的目的，且可不限制該元件的順序或重要性。在某些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
在本文中，上部部分、下部部分、上側、下側、上表面、下表面等是如在附圖中所判定的一般。舉例而言，第一互連構件配置於高於第二互連構件的水平高度處。然而，本申請專利範圍並非僅限於此。在本發明中，垂直方向指代上述向上方向及向下方向，且水平方向指代與上述向上方向及向下方向垂直的方向。在此種情形中，垂直橫截面指代沿垂直方向上的平面截取的情形，且垂直橫截面的實例可為圖式中所示的剖面示意圖。另外，水平橫截面指代沿水平方向上的平面截取的情形，且水平橫截面的實例可為圖式中所示的平面示意圖。
使用本文中所使用的用語僅為了闡述示例性實施例而非限制本發明。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。 電子裝置
圖1是說明一電子裝置系統的一實例的方塊示意圖。
參照圖1，電子裝置1000中可容置有母板1010。母板1010可包括實體地連接至或電性地連接至母板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位（analog-to-digital，ADC）轉換器、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可與例如以下協定相容：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取（high speed packet access +，HSPA+）、高速下行封包存取（high speed downlink packet access +，HSDPA+）、高速上行封包存取（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動式（passive）組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的一種類型，電子裝置1000可包括可實體地連接至或電性地連接至母板1010或可不實體地連接至或不電性地連接至母板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器、視訊編解碼器、功率放大器、羅盤、加速度計、陀螺儀、揚聲器、大容量儲存單元（例如，硬碟驅動機）、光碟（compact disk，CD）驅動機、數位多功能光碟（digital versatile disk，DVD）驅動機等。然而，這些其他組件並非僅限於此，而是亦可端視電子裝置1000等的一種類型包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是可為用於處理資料的任何其他電子裝置。
圖2是說明一電子裝置的一實例的立體示意圖。
參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置1000中使用。舉例而言，主板1110可容置於智慧型電話1100的主體1101中，且各種電子組件1120可實體地連接至或電性地連接至主板1110。另外，可實體地連接至或電性地連接至主板1110或可不實體地連接至或不電性地連接至主板1110的其他組件，例如，照相機模組1130，可容置於主體1101中。電子組件1120中的某些電子組件可為晶片相關組件，且半導體封裝100可為例如晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。 半導體封裝
一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片本身無法用作成品的半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片無法單獨使用，而是在封裝狀態下封裝且使用於電子裝置等。
此處，由於在電性連接方面，半導體晶片與電子裝置的主板之間存在電路寬度差（a difference in circuit widths），因此需要進行半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的各連接墊之間的各個間隔是非常精細的，但在電子裝置中使用的主板的組件配置墊的尺寸及主板的各組件配置墊之間的各個間隔顯著地大於半導體晶片的連接墊的尺寸及各連接墊之間的間隔。因此，可能難以將半導體晶片直接配置於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
端視半導體封裝的結構及目的，利用封裝技術製造的半導體封裝可被劃分成扇入型半導體封裝及扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。 扇入型 半導體封裝
圖3A及圖3B是說明一扇入型半導體封裝在被封裝之前及被封裝之後的狀態的剖面示意圖。
圖4是說明一扇入型半導體封裝的一封裝製程的剖面示意圖。
參照所述圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：主體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於主體2221的一個表面上且包含例如鋁（Al）等導電材料；以及例如氧化物膜、氮化物膜等保護層2223，形成於主體2221的一個表面上且覆蓋連接墊2222的至少某些部分。此處，由於連接墊2222非常小，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板上等。
因此，可端視半導體晶片2220的尺寸而在半導體晶片2220上形成互連構件2240以對連接墊2222進行重佈線。可藉由以下步驟來形成互連構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成使連接墊2222打開的開孔2243h；且接著形成配線圖案2242及通孔2243。接著，可形成保護互連構件2240的保護層2250、可形成開口2251、及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、互連構件2240、保護層2250、及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可以具有封裝形式，其中半導體晶片的所有連接墊，例如輸入/輸出（input/output，I/O）端子等，均配置於半導體晶片的內部，可具有極佳的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出配置於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以使得能夠在具有緊湊尺寸的同時實現快速的訊號傳送。
然而，由於所有的輸入/輸出端子均需要配置於扇入型半導體封裝中的半導體晶片的內部，所以扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法直接配置於在電子裝置的主板上。此處，即使藉由重佈線製程增大了半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍不足以將扇入型半導體封裝直接配置於電子裝置的主板上。
圖5是說明一扇入型半導體封裝配裝於一中介基板上且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。
圖6是說明一扇入型半導體封裝嵌於一中介基板中且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。
參照所述圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由中介基板2301進行重佈線，且扇入型半導體封裝2200可在被配置於中介基板2301上的狀態下最終配置於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外表面可被覆蓋以模製材料2290等。作為另外一種選擇，扇入型半導體封裝2200可內埋於單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在其中扇入型半導體封裝2200內埋於中介基板2302中的狀態下藉由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終配置於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接配置並使用扇入型半導體封裝。因此，扇入型半導體封裝可配置於單獨的中介基板上且接著藉由封裝製程配置於電子裝置的主板上，或者可在其中扇入型半導體封裝內埋於中介基板中的狀態下在電子裝置的主板上配置及使用。 扇出型 半導體封裝
圖7是說明一扇出型半導體封裝的剖面示意圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可被密封體2130保護，且半導體晶片2120的連接墊2122可藉由互連構件2140而在半導體晶片2120之外進行重佈線。在此種情形中，在互連構件2140上可進一步形成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊料球2170。半導體晶片2120可為包括主體2121、連接墊2122、保護層等的積體電路（IC）。互連構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142、及將連接墊2122與重佈線層2142電性連接至彼此的通孔2143。
如上所述，扇出型半導體封裝可具有半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的互連構件而在半導體晶片之外進行重佈線並配置於半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片的內部。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及間距，以使得可能無法在扇入型半導體封裝中使用標準化球佈局。另一方面，扇出型半導體封裝具有半導體晶片的輸入/輸出端子如上所述藉由形成於半導體晶片上的互連構件而在半導體晶片之外進行重佈線並配置於半導體晶片之外的形式。因此，即使在其中半導體晶片的尺寸減小的情形中，實際上仍可在扇出型半導體封裝中使用標準化球佈局，以使得扇出型半導體封裝可在不使用單獨的中介基板的條件下配裝於電子裝置的主板上，如以下所闡述。
圖8是說明一扇出型半導體封裝配置於一電子裝置的一主板上的一情形的剖面示意圖。
參照所述圖式，扇出型半導體封裝2100可藉由焊料球2170等配置於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括互連構件2140，互連構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的區域外部的扇出區，以使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下配置於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝可在不使用單獨的中介基板的條件下配置於電子裝置的主板上，因此扇出型半導體封裝可被實現為具有比使用中介基板的扇入型半導體封裝的厚度較小的厚度。因此，扇出型半導體封裝可被微型化及薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，以使得所述扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實現為較使用印刷電路板（PCB）的通用堆疊封裝（package-on-package，POP）型半導體封裝的形式更為緊湊的形式，且可解決因出現翹曲現象而出現的問題。
同時，扇出型半導體封裝指如上所述將半導體晶片配置於電子裝置等的主板上且保護半導體晶片不受外部衝擊的封裝技術，且扇出型半導體封裝在概念上不同於具有與扇出型半導體封裝的規模、目的等不同的規模、目的等的印刷電路板（PCB），例如中介基板等，且印刷電路板中內埋有扇入型半導體封裝。
在下文中將參照圖式闡述通孔的可靠性可得以提高的扇出型半導體封裝。
圖9是說明一扇出型半導體封裝的一實例的剖面示意圖。
圖10是沿圖9所示的扇出型半導體封裝的線I-I'截取的平面示意圖。
圖11A是根據圖9所示扇出型半導體封裝的A的一實例的放大示意圖。
圖11B是根據圖9所示扇出型半導體封裝的A的另一實例的放大示意圖。
圖12是根據圖9所示扇出型半導體封裝的B的一實例的放大示意圖。
參照所述圖式，根據本發明中的示例性實施例的扇出型半導體封裝100A可包括：第一互連構件110，具有貫穿孔110H；半導體晶片120，配置於貫穿孔110H中且在半導體晶片120的一個表面上配置有連接墊122；密封體130，密封第一互連構件110的至少某些部分及半導體晶片120的至少某些部分；第二互連構件140，配置於第一互連構件110上及半導體晶片120的一個表面上並將連接墊122重佈線至扇出區；保護層150，配置於第二互連構件140的一個表面上且具有開口151，開口151暴露出第二互連構件140的連接端子墊的至少某些部分；凸塊下金屬層160，配置於保護層150的開口151上；以及連接端子170，配置於凸塊下金屬層160上並經由第二互連構件140而電性連接至連接墊122。
在此種情形中，連接墊122與連接端子170中的至少一對連接墊122-1與連接端子170-1可藉由第二互連構件140中的第一電性路徑P-1而連接至彼此，第二互連構件140中的第一電性路徑P-1包括：第一通孔143a-1，連接至連接墊122-1；第一通孔墊142a-1a，連接至第一通孔143a-1；第二通孔墊142a-1b，配置於與其上配置有第一通孔墊142a-1a的層相同的層上並直接連接至第一通孔墊142a-1a或經由配線142a-1c連接至第一通孔墊142a-1a；第二通孔143b-1，連接至第二通孔墊142a-1b；第三通孔墊142b-1a，連接至第二通孔143b-1；以及連接端子墊142b-1b，配置於與其上配置有第三通孔墊142b-1a的層相同的層上並直接連接至第三通孔墊142b-1a。第一通孔墊142a-1a及第二通孔墊142a-1b可配置於與其上配置有連接端子墊142b-1b的層不同的層上，且第三通孔墊142b-1a可配置於與其上配置有連接端子墊142b-1b的層相同的層上。第一通孔143a-1及第二通孔143b-1可配置於彼此不同的層上。
第一電性路徑P-1的第一通孔143a-1可被配置成使得第一通孔143a-1的中心軸線配置於連接端子墊142b-1b的或開口151-1的內側區中。如上所述，第一通孔143a-1的中心軸線與連接端子墊142b-1b的中心軸線之間的距離可處於開口151-1的半徑的1/3以內。第二通孔143b-1可被配置成使得第二通孔143b-1的中心軸線配置於連接端子墊142b-1b的或開口151-1的外側區中。連接至第二通孔143b-1的第二通孔墊142a-1b及第三通孔墊142b-1a可配置於開口151-1的外側區中。如下所述，應力可藉由第一電性路徑P-1而減小。因此，可於如下所述其中應力強烈的區，例如配置有半導體晶片120的區域的角落，中形成第一電性路徑P-1。
連接端子墊142b-1b可具有比直接連接至連接端子墊142b-1b的第三通孔墊142b-1a的水平橫截面面積寬的水平橫截面面積。結果，直接連接至彼此的連接端子墊142b-1b與第三通孔墊142b-1a的水平橫截面可具有例如雪人形狀。水平橫截面是指附圖中在與扇出型半導體封裝100A的每一組件的垂直方向垂直的方向上的平面中的橫截面。在此種情形中，可靠性可得到進一步提高。在其中第一通孔墊141a-1a與第二通孔墊142a-1b彼此直接連接的情形中，第一通孔墊141a-1a及第二通孔墊142a-1b的水平橫截面可具有例如雪人形狀。作為另外一種選擇，在第一通孔墊141a-1a與第二通孔墊142a-1b藉由配線142a-1c而彼此連接的情形中，第一通孔墊141a-1a及第二通孔墊142a-1b的水平橫截面可具有例如啞鈴（dumbbell）形狀。
另外，連接墊122與連接端子170中的至少另一對連接墊122-2與連接端子170-2可藉由第二互連構件140中的第二電性路徑P-2而彼此連接，第二互連構件140中的第二電性路徑P-2包括：第三通孔143a-2，連接至連接墊122-2；通孔墊142a-2，連接至第三通孔143a-2；第四通孔143b-2，連接至通孔墊142a-2；以及連接端子墊142b-2，連接至第四通孔143b-2。通孔墊142a-2可配置於與其上配置有連接端子墊142b-2的層不同的層上。第三通孔143a-2及第四通孔143b-2可配置於彼此不同的層上。
第二電性路徑P-2的第三通孔143a-2及第四通孔143b-2可被配置成使得第三通孔143a-2的中心軸線及第四通孔143b-2的中心軸線配置於連接端子墊142b-2或開口151-2的內側區中。第三通孔143a-2的中心軸線及第四通孔143b-2的中心軸線可被配置成與開口151-2的中心軸線實質上重合。此處，‘實質上’的含義包含製程中的誤差。第二電性路徑P-2可能不會減小應力，但可顯著地減小配線距離。因此，可於除如下所述應力強烈的區域之外的應力不強烈的區域，例如半導體晶片120的內部區等，中形成第二電性路徑P-2。
一般而言，在將扇出型半導體封裝直接配置於電子裝置的主板上的情形中，將扇出型半導體封裝與板連接至彼此的連接端子以及連接至連接端子的第二互連構件中的通孔的可靠性可因由於各種原因產生的應力而降低。舉例而言，在扇出型半導體封裝與板中可能會因半導體晶片與主板之間的熱膨脹係數（coefficient of thermal expansion，CTE）差異而產生翹曲。在此種情形中，在扇出型半導體封裝中產生的翹曲與在板中產生的翹曲會在相反的方向上起作用，進而使得應力可集中於將扇出型半導體封裝與板連接至彼此的連接端子（例如，焊料球）上。此種應力可在焊料球中造成裂紋，且可能會被轉移至互連構件中，從而在連接至半導體晶片的連接墊的互連構件中的通孔中產生分層或裂紋。另外，亦可能因在半導體晶片接通或斷開時產生的熱量及在半導體晶片冷卻時產生的應力而在互連構件中產生通孔的分層。如上所述，溫度循環可靠性（temperature cycling reliability）成問題。
另一方面，在根據示例性實施例的扇出型半導體封裝100A中一般將第二互連構件140的通孔143a-1及通孔143b-1以及墊142a-1a、墊142a-1b、墊142b-1a、及墊142b-1b配置成使得在應力所集中的區域中應力可得以減小的情況下，可靠性問題可得以改善。另外，通孔143a-2及通孔143b-2可以與上述形式不同的形式（例如，堆疊通孔形式）配置於集中有較少應力的區域中，且可因此達成例如可靠性改善、快速訊號傳遞等效果。
以下，在下文中將更詳細地闡述包含於根據示例性實施例的扇出型半導體封裝100A中的相應組件。
第一互連構件110可支撐扇出型半導體封裝100A。另外，第一互連構件110可使得能夠易於確保密封體130的厚度均勻性。另外，第一互連構件110可提供路由區域以形成重佈線層，藉此減少第二互連構件140的層的數目。結果，在形成第二互連構件140的製程中出現的缺陷可得以解決。第一互連構件110可具有貫穿孔110H。貫穿孔110H中可配置有半導體晶片120以與第一互連構件110間隔開預定距離。亦即，半導體晶片120的側表面可被第一互連構件110環繞。然而，第一互連構件110的形式並非僅限於此，而是可以各種方式修改成其他形式。
第一互連構件110可包括：第一絕緣層111a，接觸第二互連構件140；第一重佈線層112a，接觸第二互連構件140且內埋於第一絕緣層111a中；第二重佈線層112b，配置於第一絕緣層111a的另一表面上，此另一表面相對於嵌有第一重佈線層112a的第一絕緣層111a的一表面；第二絕緣層111b，配置於第一絕緣層111a上並覆蓋第二重佈線層112b；以及第三重佈線層112c，配置於第二絕緣層111b上。由於第一互連構件110可包括大量的重佈線層112a、重佈線層112b、及重佈線層112c，因此可進一步簡化第二互連構件140。因此，因在形成第二互連構件140的製程中出現的缺陷而造成的良率下降可得以改善。由於第一絕緣層111a中內埋有第一重佈線層112a，因此第二互連構件140的絕緣層141a的絕緣距離可為相對恆定的。第一重佈線層112a可凹陷於第一絕緣層111a中，進而使得第一絕緣層111a的下表面可具有相對於第一重佈線層112a的下表面的台階。因此，可防止出現密封體130的材料滲出至第一重佈線層112a的現象。第一重佈線層112a、第二重佈線層112b及第三重佈線層112c可藉由穿透過第一絕緣層111a及第二絕緣層111b的第一通孔層（圖中未示出）及第二通孔層113b而彼此電性連接。
第一絕緣層111a及第二絕緣層111b的材料並無特別限制，只要第一絕緣層111a及第二絕緣層111b可支撐扇出型半導體封裝即可。舉例而言，可使用絕緣材料作為第一絕緣層111a及第二絕緣層111b的材料。在此種情形中，可使用以下材料作為絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有例如浸漬於熱固性樹脂及熱塑性樹脂中的玻璃布或無機填料等加強材料的樹脂，例如預浸體、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。作為另外一種選擇，亦可使用感光成像介電（photoimagable dielectric，PID）樹脂作為絕緣材料。
重佈線層112a、重佈線層112b及重佈線層112c可用於對半導體晶片120的連接墊122進行重佈線，且可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料作為重佈線層112a、重佈線層112b及重佈線層112c中的每一者的材料。重佈線層112a、重佈線層112b及重佈線層112c可端視與其對應的層的設計而具有各種功能。舉例而言，重佈線層112a、重佈線層112b及重佈線層112c可包括接地（ground，GND）圖案、功率（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、功率（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a、重佈線層112b及重佈線層112c可包括通孔墊、連接端子墊等。若需要，則在經由在密封體130中形成的開口而自重佈線層112a、重佈線層112b及重佈線層112c暴露出的重佈線層112c的某些部分上可進一步形成表面處理層。所述表面處理層並並無特別限制，只要所述表面處理層在相關技術中是習知的即可，但所述表面處理層可藉由例如電解鍍金、無電鍍金、有機可焊性保護（organic solderability preservative，OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等形成。
第一通孔層（圖中未示出）與第二通孔層113b可將在不同層上形成的重佈線層112a與重佈線層112b電性連接至彼此，從而在第一互連構件110中形成電性路徑。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料作為第一通孔層（圖中未示出）及第二通孔層113b中的每一者的材料。第一通孔層（圖中未示出）及第二通孔層113b中的每一者可被導電材料完全填充，或所述導電材料亦可沿相應的開孔的壁形成。另外，第一通孔層（圖中未示出）及第二通孔層113b中的每一者可具有相關技術中習知的所有形狀，例如錐形形狀、柱形形狀等。
半導體晶片120可為被設置成將數量為數百個至數百萬個的元件或更多元件整合於單個晶片中的積體電路（IC）。所述積體電路可為例如以下習知半導體晶片：應用處理器（application processor，AP），例如，中央處理器（例如，中央處理單元）、圖形處理器（例如，圖形處理單元）、數位訊號處理器、密碼處理器、微處理器、微控制器等。作為另外一種選擇，積體電路可為電源管理積體電路（power management IC，PMIC）。作為半導體晶片120的應用處理器與電源管理積體電路可彼此一起配置於第一互連構件110的貫穿孔110H中。作為另外一種選擇，應用處理器與電源管理積體電路可彼此整合為單個晶片並配置於第一互連構件110的貫穿孔110H中。
半導體晶片120可包括主體121、形成於主體121的一個表面上的連接墊122、以及形成於主體121上並覆蓋連接墊122的某些部分的保護層123。主體121可基於例如主動晶圓而形成。在此種情形中，可使用矽（Si）、鍺（Ge）、砷化鎵（GaAs）等作為主體121的基材（base material）。連接墊122可將半導體晶片120電性連接至其他組件，且可使用例如鋁（Al）等導電材料作為連接墊122中的每一者的材料。連接墊122可藉由第二互連構件140、第一互連構件110等進行重佈線。半導體晶片120的其上形成有連接墊122的表面可為主動表面，且半導體晶片120與主動表面相對的表面可為被動表面。保護層123可用於保護主體121不受外部影響，且可由例如由SiO等形成的氧化物膜、由SiN等形成的氮化物膜等形成，或由包括氧化物膜及氮化物膜的雙層形成。另外，可在主體121與連接墊122之間或主體121與保護層123之間進一步配置由SiO等形成的絕緣層等。
第一互連構件110的第一重佈線層112a的下表面可配置於高於半導體晶片120的連接墊122的下表面的水平高度上。另外，第二互連構件140的重佈線層142a與第一互連構件110的第一重佈線層112a之間的距離可大於第二互連構件140的重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可凹陷於第一絕緣層111a中。第一互連構件110的第二重佈線層112b可配置於半導體晶片120的主動表面與被動表面之間的水平高度上。第一互連構件110可被形成為與半導體晶片120的厚度對應的厚度。因此，在第一互連構件110中形成的第二重佈線層112b可配置於半導體晶片120的主動表面與被動表面之間的水平高度上。
密封體130可被配置成保護第一互連構件110或半導體晶片120。密封體130的密封形式並無特別限制，但可為其中密封體130環繞第一互連構件110的至少某些部分或半導體晶片120的至少某些部分的形式。舉例而言，密封體130可填充第一互連構件110、半導體晶片120的另一表面，及貫穿孔110H內的第一互連構件110與半導體晶片120之間的空間。另外，密封體130亦可填充半導體晶片120的保護層123與第二互連構件140之間的空間的至少一部分。同時，密封體130可填充貫穿孔110H，以因此充當黏合劑並端視密封體130的材料而減少半導體晶片120的彎曲。在密封體130中可形成使在第一互連構件110的另一表面上形成的第二重佈線層112b的至少某些部分開口的開口。可利用第二重佈線層112b的開口部分作為標記圖案。作為另外一種選擇，可將單獨的連接端子等連接至第二重佈線層112b的開口部分以因此而被應用於堆疊封裝結構，且表面安裝技術（surface mount technology，SMT）組件可配置於第二重佈線層112b的開口部分上。
密封體130的材料並無特別限制，而是可為例如絕緣材料。更詳言之，可使用例如包含無機填料及絕緣樹脂但不包含玻璃布（glass cloth）的ABF膜等可用作為密封體130的材料。在此種情形中，空隙問題或分層問題可得以解決。同時，無機填料可為習知無機填料，且絕緣樹脂可為習知環氧樹脂等。然而，無機填料及絕緣樹脂並非僅限於此。
第二互連構件140可被配置成對半導體晶片120的連接墊122進行重佈線。具有各種功能的數十至數百個連接墊122可藉由第二互連構件140而進行重佈線，且可經由以下將端視所述功能所闡述的連接端子170而實體地連接至或電性地連接至外源。第二互連構件140可包括：絕緣層141a及絕緣層141b；重佈線層142a及重佈線層142b；以及通孔層143a及通孔層143b。
可使用絕緣材料作為絕緣層141a及絕緣層141b中的每一者的材料。在此種情形中，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為所述絕緣材料。在此種情形中，絕緣層141a及絕緣層141b中的每一者可被形成為具有較小的厚度，且可更容易地達成第一通孔層143a的通孔及第二通孔層143b的通孔中的每一者的精細節距。若需要，則絕緣層141a及絕緣層141b的材料可彼此相同或可彼此不同。絕緣層141a及絕緣層141b可端視製程而彼此整合，進而使得絕緣層141a與絕緣層141b之間的邊界可不輕易為明顯的。
重佈線層142a及重佈線層142b可實質上用於對連接墊122進行重佈線，且可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料作為重佈線層142a及重佈線層142b中的每一者的材料。重佈線層142a及重佈線層142b可端視與其對應的層的設計而具有各種功能。舉例而言，重佈線層142a及重佈線層142b可包括接地（GND）圖案、功率（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、功率（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142a及重佈線層142b可包括通孔墊、連接端子墊等。若需要，則在自重佈線層142a及重佈線層142b暴露出的重佈線層的某些部分上可進一步形成表面處理層（圖中未示出）。所述表面處理層並並無特別限制，只要所述表面處理層在相關技術中是習知的即可，且所述表面處理層可藉由例如電解鍍金、無電鍍金、有機可焊性保護、或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金鍍覆、熱空氣焊料均塗等來形成。
通孔層143a及通孔層143b可將在不同的層上形成的重佈線層142a及重佈線層142b、連接墊122等電性連接至彼此，從而在扇出型半導體封裝100A中產生電性路徑。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料作為通孔層143a及通孔層143b中的每一者的材料。通孔層143a及通孔層143b中的每一者可被所述導電材料完全填充，或所述導電材料亦可不同於圖式中所示、而是沿通孔中的每一者的壁形成。另外，通孔層143a及通孔層143b中的每一者可具有相關技術中的習知所有形狀，例如錐形形狀、柱形形狀等。
第一互連構件110的重佈線層112a、重佈線層112b及重佈線層112c的厚度可較第二互連構件140的重佈線層142a及重佈線層142b的厚度大。由於第一互連構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此端視第一互連構件110的規模而定，重佈線層112a、重佈線層112b及重佈線層112c可被形成為大的。另一方面，第二互連構件140的重佈線層142a及重佈線層142b可被形成為相對小的以達成薄化。
保護層150可被另外地配置成保護第二互連構件140不受外部物理損壞或化學損壞。保護層150可具有暴露出第二互連構件140的重佈線層142a及重佈線層142b中的任一者的至少某些部分的開口151。開口151可暴露出重佈線層142b的整個表面或重佈線層142b的表面的僅一部分，且在某些情形中，亦可暴露出重佈線層142b的側表面。在其中未形成保護層150且第二互連構件140具有多個絕緣層的情形中，開口151可形成於所述多個絕緣層中的最外絕緣層中。在某些情形中，各別開口151亦可由多個通孔形成。
保護層150的材料並無特別限制，而是可為例如感光成像介電樹脂等感光性絕緣材料。作為另外一種選擇，亦可使用阻焊劑作為保護層150的材料。作為另外一種選擇，可使用不包含玻璃布而是其中浸漬有填料的絕緣樹脂（例如，包含無機填料及環氧樹脂的ABF膜等）來作為保護層150的材料。在使用ABF膜等作為保護層150的材料時，可容易地選擇滿足方程式1至方程式4的材料。在此種情形中，電子組件封裝的板級可靠性可得以提高。 方程式1：彈性模數´熱膨脹係數 £ 230 GPa·ppm/℃ 方程式2：厚度 ³ 10微米 方程式3：表面粗糙度 ³ 1奈米 方程式4：吸濕率 £ 1.5%
凸塊下金屬層160可另外地被配置成提高以下將闡述的連接端子170的連接可靠性並提高扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可配置於保護層150的開口151中的壁上及第二互連構件140的暴露的重佈線層142b上。凸塊下金屬層160可藉由使用習知金屬的金屬化方法而形成。
連接端子170可被配置成在外部實體地或電性地對扇出型半導體封裝100A進行連接。舉例而言，扇出型半導體封裝100A可經由連接端子170而配置於電子裝置的主板上。連接端子170中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且連接端子170中的每一者的材料並非僅限於此。連接端子170中的每一者可為焊盤（land）、球、引腳等。連接端子170可由多個層或單個層形成。當連接端子170由多個層形成時，連接端子170可包含銅柱及焊料。當連接端子170由單層形成時，連接端子170可包含錫-銀焊料或銅。然而，此僅為實例，且連接端子170並非僅限於此。連接端子170的數目、間隔、配置形式等並無特別限制，而是可由熟習此項技術者端視設計詳情而進行充分地修改。舉例而言，根據半導體晶片120的連接墊122的數目，連接端子170可被設置成數十至數千的數量，但並非僅限於此，且亦可被設置成數十至數千或更多的數量或者數十至數千或更少的數量。
連接端子170中的至少一者可配置於扇出區中。所述扇出區為除配置有半導體晶片120的區域之外的區。亦即，根據示例性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，扇出型封裝可具有極佳的可靠性，扇出型封裝可實作多個輸入/輸出（I/O）端子，且可有利於3D互連。另外，相較於球柵陣列（ball grid array，BGA）封裝、焊盤柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可在無需單獨的板的條件下配置於電子裝置上。因此，扇出型封裝可被製造成具有減小的厚度，且可具有價格競爭力。
儘管圖式中未示出，然而若需要，則在第一互連構件110的貫穿孔110H的內壁上可進一步配置有金屬層。亦即，半導體晶片120的側表面亦可被金屬層環繞。自半導體晶片120產生的熱量可經由金屬層而在扇出型半導體封裝100A的向上方向或向下方向上有效地輻射，且金屬層可有效地阻擋電磁波。若需要，則可在第一互連構件110的貫穿孔110H中配置多個半導體晶片，且第一互連構件110的貫穿孔110H的數目可為多個，且半導體晶片可分別配置於所述貫穿孔中。另外，例如電容器（condenser）、電感器等單獨的被動組件可與半導體晶片一起配置於貫穿孔110H中。另外，表面安裝技術（SMT）組件可配置於保護層150上。
圖13是說明扇出型半導體封裝的另一實例的剖面示意圖。
參照所述圖式，在根據本發明中的另一示例性實施例的扇出型半導體封裝100B中，第一互連構件110可包括：第一絕緣層111a；第一重佈線層112a及第二重佈線層112b，分別配置於第一絕緣層111a的兩個表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第一重佈線層112a；第三重佈線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第四重佈線層112d，配置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、及第四重佈線層112d可藉由穿透過第一絕緣層111a、第二絕緣層111b、及第三絕緣層111c的第一通孔層至第三通孔層（圖中未示出）而彼此電性連接。
第一絕緣層111a的厚度大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a可基本上為相對厚的以維持剛性，且可配置第二絕緣層111b及第三絕緣層111c以形成較大數目的重佈線層112c及重佈線層112d。第一絕緣層111a可包括與第二絕緣層111b及第三絕緣層111c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層111a可為例如包含玻璃布、無機填料、及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含無機填料及絕緣樹脂的ABF膜或感光性絕緣膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。
可在低於半導體晶片120的連接墊122的下表面的水平高度上配置第一互連構件110的第三重佈線層112c的下表面。另外，第二互連構件140的重佈線層142a與第一互連構件110的第三重佈線層112c之間的距離可小於第二互連構件140的重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第三重佈線層112c可以突出的形式配置於第二絕緣層111b上，從而接觸第二互連構件140。
可在半導體晶片120的主動表面與被動表面之間的水平高度上配置第一互連構件110的第一重佈線層112a及第二重佈線層112b。第一互連構件110可被形成為與半導體晶片120的厚度對應的厚度。因此，可在半導體晶片120的主動表面與被動表面之間的水平高度上配置形成於第一互連構件110中的第一重佈線層112a及第二重佈線層112b。
第一互連構件110的重佈線層112a、重佈線層112b、重佈線層112c、及重佈線層112d的厚度可大於第二互連構件140的重佈線層142a及重佈線層142b的厚度。由於第一互連構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c、及重佈線層112d亦可被形成為大的。另一方面，第二互連構件140的重佈線層142a及重佈線層142b可被形成為相對小的以達成薄化。
對除上述配置之外的配置的說明等（例如，對第一電性路徑P-1及第二電性路徑P-2的說明、對區A及區B的說明等）可與以上提供的說明重複，且因此不再對其予以贅述。
圖14是說明在一通孔的一中心軸線配置於一連接端子墊或一開口的一外側區中的情況下的應力減小效果的示意圖。
參照所述圖式，使在其中第二互連構件140中的通孔143b-1被配置成使得通孔143b-1的中心軸線形成於連接端子墊142b-1b或開口151-1的外側區中的情形中（如在根據示例性實施例的扇出型半導體封裝100A中一般）的應力減小效果顯著大於在其中通孔143b-2被配置成使得通孔143b-2的中心軸線與連接端子墊142b-1b或開口151-1的中心軸線實質上重合的情形中的應力減小效果可為適宜的。
圖15A及圖15B是說明施加至在處於一扇出型半導體封裝內的位置處的通孔的應力的相對量值的示意圖。
參照所述圖式，第二互連構件140可包括與其中配置有半導體晶片120的區對應的扇入區R1以及環繞扇入區R1的扇出區R2。在此種情形中，可以理解的是，在扇入區R1中的向外方向上，施加至第二互連構件中的通孔的應力會顯著增大。舉例而言，在扇入區R1的四個角落部分中，應力可尤其強烈。因此，在扇入區R1的至少角落部分中可設計如上所述可減小應力的第一電性路徑P-1。相似地，在扇出區R2中的向外方向上，施加至第二互連構件中的通孔的應力可顯著增大。因此，亦可在扇出區R2的至少角落部分中設計如上所述可減小應力的電性路徑，但並非僅限於此。在應力不強烈的區（例如，扇入區R1的內部區等）中可設計可顯著減小配線距離的第二電性路徑P-2。
圖16是說明應力相對於連接至一半導體晶片的一連接墊的一通孔的一中心軸線與一連接端子墊的一中心軸線或一開口之間的一距離的關係的示意圖。
參照所述圖式，可理解，在第一通孔143a-1及第二通孔143b-1被配置成使得第一通孔143a-1的中心軸線與第二通孔143b-1的中心軸線彼此不對齊的情況下，如根據示例性實施例的扇出型半導體封裝100A，應力減小效果可隨著位於圖中上部的第一通孔143a-1的中心軸線與連接端子墊142b-1b的中心軸線或開口151-1之間的未對齊程度的減小而增強。舉例而言，可以理解的是，在第一通孔143a-1的中心軸線與連接端子墊142b-1b的中心軸線或開口151-1之間的距離處於開口151-1的半徑的1/3以內的情形中，可維持為120%或小於120%的應力水準。
如上所述，根據本發明中的示例性實施例，可提供通孔的可靠性可得以提高的扇出型半導體封裝。
儘管以上已示出並闡述了各示例性實施例，然而對於熟習此項技術者而言將顯而易見，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100‧‧‧半導體封裝
100A、100B、2100‧‧‧扇出型半導體封裝
110‧‧‧第一互連構件
110H‧‧‧貫穿孔
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113b‧‧‧第二通孔層
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧主體
122、122-1、122-2、2122、2222‧‧‧連接墊
123、150、2150、2223、2250‧‧‧保護層
130、2130‧‧‧密封體
140‧‧‧第二互連構件
141a、141b、2141、2241‧‧‧絕緣層
142a、142b、2142‧‧‧重佈線層
142a-1a‧‧‧第一通孔墊
142a-1b‧‧‧第二通孔墊
142a-1c‧‧‧配線
142a-2‧‧‧通孔墊
142b-1a‧‧‧第三通孔墊
142b-1b‧‧‧連接端子墊
142b-2‧‧‧連接端子墊
143a‧‧‧通孔層
143b‧‧‧通孔層
143a-1‧‧‧第一通孔
143a-2‧‧‧第三通孔
143b-1‧‧‧第二通孔
143b-2‧‧‧第四通孔
151、151-1、151-2、2251‧‧‧開口
160、2160、2260‧‧‧凸塊下金屬層
170、170-1、170-2‧‧‧連接端子
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110、2500‧‧‧主板
1120‧‧‧電子組件
2140、2240‧‧‧互連構件
2143、2243‧‧‧通孔
2170、2270‧‧‧焊料球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧開孔
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
A、B‧‧‧區
P-1‧‧‧第一電性路徑
P-2‧‧‧第二電性路徑
R1‧‧‧扇入區
R2‧‧‧扇出
藉由結合附圖閱讀以下詳細說明，將更清晰地理解本發明的以上及其他態樣、特徵、及優點，在附圖中： 圖1是說明一電子裝置系統的一實例的方塊示意圖。 圖2是說明一電子裝置的實例的立體示意圖。 圖3A及圖3B是說明一扇入型半導體封裝在被封裝之前及被封裝之後的狀態的剖面示意圖。 圖4是說明一扇入型半導體封裝的一封裝製程的剖面示意圖。 圖5是說明一扇入型半導體封裝配置於一中介基板上且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。 圖6是說明一扇入型半導體封裝嵌於一中介基板中且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。 圖7是說明一扇出型半導體封裝的剖面示意圖。 圖8是說明一扇出型半導體封裝配置於一電子裝置的一主板上的情形的剖面示意圖。 圖9是說明一扇出型半導體封裝的一實例的剖面示意圖。 圖10是沿圖9所示的扇出型半導體封裝的線I-I'截取的平面示意圖。 圖11A是根據圖9所示扇出型半導體封裝的A的一實例的示放大示意圖。 圖11B是根據圖9所示扇出型半導體封裝的A的另一實例的放大示意圖。 圖12是根據圖9所示扇出型半導體封裝的B的一實例的示放大示意圖。 圖13是說明扇出型半導體封裝的另一實例的剖面示意圖。 圖14是說明在一通孔的一中心軸線配置於一連接端子墊或一開口的一外側區中的情況下的應力減小效果的示意圖。 圖15A及圖15B是說明施加至處於一扇出型半導體封裝內的位置處的通孔的應力的相對量值的示意圖。 圖16是說明應力相對於連接至一半導體晶片的一連接墊的一通孔的一中心軸線與一連接端子墊的一中心軸線或一開口之間的一距離的關係的示意圖。

Claims (23)

  1. 一種扇出型半導體封裝，包括： 一第一互連構件，具有一貫穿孔； 一半導體晶片，配置於該第一互連構件的該貫穿孔中且具有彼此相對的一主動表面與一被動表面，該主動表面上配置有一連接墊； 一密封體，密封該第一互連構件的至少某些部分及該半導體晶片的該被動表面的至少某些部分； 一第二互連構件，配置於該第一互連構件上及該半導體晶片的該主動表面上；以及 一連接端子，配置於該第二互連構件上， 其中該第一互連構件及該第二互連構件分別包括一重佈線層，該些重佈線層電性連接至該半導體晶片的該連接墊，且 該連接墊與該連接端子藉由該第二互連構件中的一電性路徑而電性連接，該電性路徑包括一第一通孔及一第二通孔，該第一通孔連接至該連接墊且該第一通孔的一中心軸線配置於連接至該連接端子的一連接端子墊的內側區中，該第二通孔連接至在其上配置有該連接端子墊的層上形成的一通孔墊且該第二通孔的一中心軸線配置於該連接端子墊的外側區中。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該第二互連構件包括與其中配置有該半導體晶片的區對應的一扇入區以及環繞該扇入區的一扇出區，且 該電性路徑配置於該扇入區中。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中該電性路徑形成於該扇入區的至少一個角落。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該通孔墊直接連接至該連接端子墊。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中該通孔墊與該連接端子墊彼此連接以形成呈一雪人形狀的一水平橫截面形式。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該電性路徑更包括一第一通孔墊及一第二通孔墊，該第一通孔墊配置於與其上配置有該連接端子墊的層不同的一層上且連接至該第一通孔，該第二通孔墊配置於其上配置有該第一通孔墊的層上並連接至該第二通孔，且 該第一通孔墊與該第二通孔墊彼此直接連接或藉由一配線而彼此連接。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括配置於該第二互連構件與該連接端子之間且具有一開口的一保護層，該開口暴露出該連接端子墊的至少一部分， 其中該第一通孔的該中心軸線配置於該開口的內側區中，且 該第二通孔的該中心軸線配置於該開口的外側區中。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中該連接端子墊的一中心軸線與該第一通孔的該中心軸線之間的一距離處於該開口的半徑的1/3以內。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該第一互連構件包括一第一絕緣層、一第一重佈線層、以及一第二重佈線層，該第一重佈線層與該第二互連構件接觸並內埋於該第一絕緣層中，該第二重佈線層配置於該第一絕緣層的一另一表面上，該另一表面相對於該第一絕緣層內埋有該第一重佈線層的一表面。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，其中該第一互連構件更包括一第二絕緣層及一第三重佈線層，該第二絕緣層配置於該第一絕緣層上且覆蓋該第二重佈線層，該第三重佈線層配置於該第二絕緣層上。
  11. 如申請專利範圍第9項所述的扇出型半導體封裝，其中該第二互連構件的該重佈線層與該第一重佈線層之間的距離大於該第二互連構件的該重佈線層與該連接墊之間的距離。
  12. 如申請專利範圍第9項所述的扇出型半導體封裝，其中該第一重佈線層的厚度大於該第二互連構件的該重佈線層的厚度。
  13. 如申請專利範圍第9項所述的扇出型半導體封裝，其中該第一重佈線層的一下表面配置於高於該連接墊的一下表面的一水平高度上。
  14. 如申請專利範圍第10項所述的扇出型半導體封裝，其中該第二重佈線層配置於該半導體晶片的該主動表面與該被動表面之間的一水平高度上。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該第一互連構件包括一第一絕緣層、分別配置於該第一絕緣層的兩個表面上的一第一重佈線層及一第二重佈線層、配置於該第一絕緣層上並覆蓋該第一重佈線層的一第二絕緣層、以及配置於該第二絕緣層上的一第三重佈線層。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中該第一互連構件更包括配置於該第一絕緣層上並覆蓋該第二重佈線層的一第三絕緣層以及配置於該第三絕緣層上的一第四重佈線層。
  17. 如申請專利範圍第15項所述的扇出型半導體封裝，其中該第一絕緣層的厚度大於該第二絕緣層的厚度大。
  18. 如申請專利範圍第15項所述的扇出型半導體封裝，其中該第三重佈線層的厚度大於該第二互連構件的該重佈線層的厚度。
  19. 如申請專利範圍第15項所述的扇出型半導體封裝，其中該第一重佈線層配置於該半導體晶片的該主動表面與該被動表面之間的一水平高度上。
  20. 如申請專利範圍第15項所述的扇出型半導體封裝，其中該第三重佈線層的一下表面配置於低於該連接墊的一下表面的一水平高度上。
  21. 一種扇出型半導體封裝，包括： 一第一互連構件，具有一貫穿孔； 一半導體晶片，配置於該第一互連構件的該貫穿孔中且具有彼此相對的一主動表面與一被動表面，該主動表面上配置有一連接墊； 一密封體，密封該第一互連構件的至少某些部分及該半導體晶片的該被動表面的至少某些部分； 一第二互連構件，配置於該第一互連構件上及該半導體晶片的該主動表面上；以及 一連接端子，配置於該第二互連構件上， 其中該第一互連構件及該第二互連構件分別包括一重佈線層，該些重佈線層電性連接至該半導體晶片的該連接墊，且 該連接墊與該連接端子藉由該第二互連構件中的一電性路徑而電性連接，該電性路徑包括一第一通孔與一第二通孔，該第一通孔連接至該連接墊，而該第二通孔連接至在其上配置有一連接端子墊的層上形成的一通孔墊，該第一通孔的一中心軸線從該第二通孔的一中心軸線側向位移。
  22. 如申請專利範圍第21項所述的扇出型半導體封裝，其中該電性路徑更包括一第一通孔墊及一第二通孔墊，該第一通孔墊配置於與其上配置有該連接端子墊的層不同的一層上且連接至該第一通孔，該第二通孔墊配置於其上配置有該第一通孔墊的層上並連接至該第二通孔，且 該第一通孔墊與該第二通孔墊彼此直接連接或藉由一配線而彼此連接。
  23. 如申請專利範圍第21項所述的扇出型半導體封裝，其中該電性路徑配置於該半導體晶片的一角落的下方。
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