TW201810059A - 主控元件以及資料傳輸方法 - Google Patents

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Abstract

一種主控元件，透過匯流排介面與從屬元件耦接，包括頻率檢測器、時序抖動檢測器以及訊號處理電路。頻率檢測器接收第一工作頻率，並判斷第一工作頻率是否與對應於從屬元件之第二工作頻率相同。時序抖動檢測器接收第一時脈訊號，並判斷對應於第一時脈訊號之抖動誤差值是否超過既定範圍。訊號處理電路具有時脈輸入接腳、資料輸入接腳以及輸出接腳。當第一工作頻率與第二工作頻率相同，且抖動誤差值位於既定範圍內時，訊號處理電路根據第一時脈訊號、資料以及類系統管理匯流排通訊協定透過匯流排介面輸出資料訊號至從屬元件。

Description

主控元件以及資料傳輸方法
本發明係有關於一種主控元件以及資料傳輸方法，特別係有關於一種透過僅具有一接腳之匯流排介面進行通訊之主控元件以及資料傳輸方法。
於習知技術中，當電子裝置或者系統中之主控元件與從屬元件欲進行溝通或者資料傳輸時，通常係透過系統管理匯流排(System Management Bus,SMBus)、內部整合電路(Inter-Integrated Circuit,I2C)或者HDQ通訊協定進行通訊。然而，由於上述之通訊協定平台通常係為兩線式的接腳，且具有不同之工作頻率，故無法有效地進行管理以及判斷傳輸訊號中之錯誤，且兩個接腳將佔據積體電路中一定之體積。因此，如何快速地檢視傳輸訊號中之錯誤以及減少通訊協定平台之接腳數量為目前所需解決之問題。
為解決上述問題，本發明一實施例提供一種主控元件，透過一匯流排介面與一從屬元件耦接，包括一頻率檢測器、一時序抖動檢測器以及一訊號處理電路。頻率檢測器接收 一第一工作頻率，並判斷第一工作頻率是否與對應於從屬元件之一第二工作頻率相同。時序抖動檢測器接收一第一時脈訊號，並判斷對應於第一時脈訊號之一抖動誤差值是否超過一既定範圍。訊號處理電路具有用以接收第一時脈訊號之一時脈輸入接腳、用以接收資料之一資料輸入接腳以及用以輸出一資料訊號之一輸出接腳。當第一工作頻率與第二工作頻率相同，且抖動誤差值位於既定範圍內時，訊號處理電路根據第一時脈訊號、資料以及一類系統管理匯流排通訊協定透過匯流排介面輸出資料訊號至從屬元件。其中，匯流排介面僅具有一通訊接腳。
本發明另一實施例提供一種資料傳輸方法，步驟包括：透過一主控元件之一頻率檢測器接收對應於主控元件之一第一工作頻率；透過主控元件之一時序抖動檢測器接收對應於第一工作頻率之一第一時脈訊號；判斷第一工作頻率是否與對應於一從屬元件之一第二工作頻率相同；以及判斷對應於第一時脈訊號之一抖動誤差值是否超過一既定範圍。當第一工作頻率與第二工作頻率相同，且抖動誤差值位於既定範圍內時，透過主控元件之一訊號處理電路根據第一時脈訊號、資料以及一類系統管理匯流排通訊協定透過一匯流排介面輸出資料訊號至從屬元件。其中，訊號處理電路具有用以接收第一時脈訊號之一時脈輸入接腳、用以接收資料之一資料輸入接腳以及用以輸出一資料訊號之一輸出接腳。匯流排介面僅具有一通訊接腳。
100‧‧‧主控元件
110‧‧‧處理器
120‧‧‧頻率產生器
130‧‧‧頻率檢測器
140‧‧‧時序抖動檢測器
150‧‧‧訊號處理電路
160‧‧‧匯流排介面
200‧‧‧從屬元件
250‧‧‧訊號處理電路
260‧‧‧匯流排介面
301‧‧‧第一及閘
302‧‧‧第二及閘
303‧‧‧反閘
304‧‧‧或閘
A‧‧‧應答訊號
Data Byte‧‧‧資料封包
P‧‧‧結束訊號
PEC‧‧‧封包確認碼
Rd‧‧‧讀取指令
S‧‧‧起始訊號
SCL‧‧‧第一時脈訊號
SD1‧‧‧資料
SD2‧‧‧資料訊號
Slave Address‧‧‧欲傳輸資料之晶片位址
Wr‧‧‧寫入指令
第1圖係顯示根據本發明一實施例所述之主控元件之示意圖；第2A圖係顯示根據本發明一實施例所述之理想時序之示意圖；第2B圖係顯示根據本發明一實施例所述之實際時序之示意圖；第3圖係顯示根據本發明一實施例所述之訊號處理電路之電路圖；第4A圖係顯示根據本發明一實施例所述之完整發送流程之示意圖；第4B圖係顯示根據本發明一實施例所述之完整接送流程之示意圖；第4C圖係顯示根據本發明一實施例所述之完整寫入流程之示意圖；第4D圖係顯示根據本發明一實施例所述之完整讀取流程之示意圖；第5圖係顯示根據本發明一實施例所述之資料傳輸方法之流程圖。
有關本發明之資料傳輸系統以及數據傳輸控制方法適用之其他範圍將於接下來所提供之詳述中清楚易見。必須了解的是下列之詳述以及具體之實施例，當提出有關主控元件 以及資料傳輸方法之示範實施例時，僅作為描述之目的以及並非用以限制本發明之範圍。
第1圖係顯示根據本發明一實施例所述之主控元件之示意圖。如第1圖所示，主控元件100至少包括一處理器110、一頻率產生器120、一頻率檢測器130、一時序抖動檢測器140、一訊號處理電路150以及一匯流排介面160，以及從屬元件200至少包括一訊號處理電路250以及匯流排介面260。其中，主控元件100係透過匯流排介面160以及匯流排介面260與從屬元件200耦接。處理器100可為中央處理器或者微處理器等，具有一第一工作頻率，用以提供欲傳輸之資料，或者自從屬元件接收資料訊號並執行對應於資料訊號之處理程序。頻率產生器120可根據處理器100之第一工作頻率輸出第一時脈訊號。頻率檢測器130用以檢測第一工作頻率以及第二工作頻率是否相同。時序抖動檢測器140用以檢測第一時脈訊號與一理想時脈訊號之抖動誤差值是否位於既定範圍內。訊號處理電路150以及訊號處理電路160用以分別接收主控元件100以及從屬元件200所欲輸出之資料，以及接收第一時脈訊號與對應於從屬元件200之第二時脈訊號，並分別產生資料訊號。匯流排介面160以及匯流排介面260皆僅具有一接腳，用以於主控元件100與從屬元件200之間進行雙向通訊。
根據本發明一實施例，為了避免主控元件100與從屬元件200進行通訊時因工作頻率不一致或者時序抖動所引起之雜訊過大，進而導致訊號之傳遞錯誤，故當主控元件100以及從屬元件200連接時，主控元件100先檢測主控元件100與從 屬元件200是否匹配。舉例來說，當匯流排介面160以及匯流排介面260連接時，從屬元件200首先輸出對應之第二工作頻率至主控元件100之頻率檢測器130。接著，頻率檢測器130判斷對應於主控元件100之第一工作頻率是否與對應於從屬元件200之第二工作頻率是否相同。其中，當頻率檢測器130執行判斷程序時，可重複執行兩次判斷程序以避免產生誤判之情形。當第一工作頻率與第二工作頻率相同時，則頻率檢測器130通知時序抖動檢測器140執行下一階段之判斷。反之，當第一工作頻率與第二工作頻率不相同時，則頻率檢測器130輸出警示訊號至處理器110以停止後續之程序。
當頻率檢測器130判斷第一工作頻率與第二工作頻率相同後，時序抖動檢測器140接著檢測第一時脈訊號之抖動。抖動係指時脈訊號中每個時序之邊緣偏離正確位置之現象。請參閱第2A、2B圖。第2A、2B圖係顯示根據本發明一實施例所述之理想中之時序以及實際上之時序。根據本發明一實施例，時序抖動檢測器140係透過比較實際時序與理想時序決定來決定是否繼續執行下一階段之程序。舉例來說，當時序抖動檢測器140接收到第一時脈訊號後，統計第一時脈訊號中每個周期與理想時序之抖動誤差值(即PJ1=P1-Pavg、PJ2=P2-Pavg...)，並分別累計抖動誤差值之最大值以及最小值。當最大值或者最小值大於理想時序之一既定百分比時(例如誤差值超過原時序之10%)，則時序抖動檢測器140判斷第一時脈訊號之抖動可能會造成訊號之傳遞錯誤，並輸出警示訊號回處理器110以及停止後續之程序。
當頻率檢測器130判斷對應於主控元件100之第一工作頻率與對應於從屬元件200之第二工作頻率相同，且時序抖動檢測器140判斷第一時脈訊號之抖動誤差值小於10%時，處理器110判斷主控元件100與從屬元件200匹配，接著進入輸出資料或者指令之程序。於習知技術中，當匯流排介面進行通訊時，通常係透過兩個接腳(即時脈接腳以及資料接腳)傳輸訊號，而接收端於接收到訊號後，再透過一解碼單元進行解碼。然而，根據本發明一實施例，時脈訊號以及資料於輸出前輸出端前，可先透過訊號處理電路150進行處理，以將時脈訊號以及資料轉換為單一輸出訊號。舉例來說，如第3圖所示，第3圖係顯示根據本發明一實施例所述之訊號處理電路150之電路圖。訊號處理電路150係由一第一及閘301、一第二及閘302、一反閘303以及一或閘304所構成。資料SD1係輸入第一及閘301之第一輸入端以及第二及閘302之第一輸入端。時脈訊號SCL係透過反閘303輸入第一及閘301之第二輸入端，以及直接輸入第二及閘302之第二輸入端。第一及閘301之輸出端以及第二及閘302之輸出端係分別耦接至或閘304之第一輸入端以及第二輸入端，並透過或閘304輸出一單一資料訊號SD2。而透過上述之訊號處理電路150，時脈訊號以及資料即可於傳輸至接收端前轉換為一輸出訊號，如此不但可減少接腳之數量，接收端於接收到訊號時，可馬上根據輸出訊號執行指令，而不需重新對訊號進行解碼之動作。其中，表1係顯示對應於訊號處理電路150之增值表。
值得注意的是，由於主控元件100與從屬元件200進行通訊時資料亦可能自從屬元件200輸出至主控元件100，故從屬元件200亦包括一訊號處理電路250，以統一資料訊號之類型。其中，訊號處理電路250之結構係與訊號處理電路150相同，在此即不加以描述以精簡說明。
於或閘304輸出資料訊號SD2後，主控元件100即透過匯流排介面160根據類系統管理匯流排通訊協定(Seems SMBus Protocol)輸出資料訊號SD2至從屬元件200。其中，類系統管理匯流排通訊協定之工作頻率範圍係介於10KHz~100KHz之間。
請參閱第4A~4D圖。第4A~4D圖係分別顯示根據本發明一些實施例所述之發送流程、接收流程、寫入流程以及讀取流程之示意圖。其中，如圖中所示，類系統管理匯流排通訊協定之訊號可包括起始訊號(圖中係表示為”S”)、欲傳輸資料之晶片位址(表示為”Slave Address”)、寫入指令(表示為”Wr”)、讀取指令(表示為”Rd”)、應答訊號(Acknowledge)(表示為”A”)、指令編碼(表示為”Command Code”)、資料封包(表示為”Data Byte”)、封包確認碼(Packet Error Code)(表 示為”PEC”)以及結束訊號(表示為”P”)。
第4A、4B圖係顯示根據本發明一實施例所述之完整發送流程以及接收流程之示意圖。如第4A圖所示，發送端首先係依下列之順序輸出完整之發送訊號至接收端：輸出1位元之開始訊號→輸出7位元之內部位址→輸出1位元之寫入控制碼→接收1位元之應答訊號→輸出8位元之欲傳輸資料封包→接收1位元之應答訊號→輸出8位元之封包確認碼→接收1位元之應答訊號→輸出1位元之結束訊號。其中，當輸出端發出應答訊號時，若接收端確認接收到之前之資料，則會將訊號自高位準拉低為低位準以表示接收成功。反之，若接收端未將訊號自高位準拉低為低位準時，則代表接收失敗，而輸出端則會輸出結束訊號以停止整個發送流程。
當輸出端輸出完整之發送流程後，接收端則開始執行接收流程。如第4B圖所示，接收端之訊號輸出流程為：輸出1位元之開始訊號→輸出7位元之內部位址→輸出1位元之讀取控制碼→接收1位元之應答訊號→接收8位元之欲傳輸資料封包→輸出1位元之應答訊號→接收8位元之封包確認碼→輸出1位元之應答訊號→輸出1位元之結束訊號。
根據本發明另一實施例，第4C圖係顯示根據本發明一實施例所述之完整寫入流程之示意圖。當輸出端欲進行寫入動作時，係根據下列之順序輸出各種訊號：輸出1位元之開始訊號→輸出7位元之內部位址→輸出1位元之寫入控制碼→接收1位元之應答訊號→輸出8位元之指令編碼→接收1位元之應答訊號→輸出8位元之資料封包→接收1位元之應答訊號→輸出 8位元之封包確認碼→接收1位元之應答訊號→輸出1位元之結束訊號。
根據本發明另一實施例，第4D圖係顯示根據本發明一實施例所述之完整讀取流程之示意圖。當輸出端欲進行讀取動作時，係根據下列之順序輸出各種訊號：輸出1位元之開始訊號→輸出7位元之內部位址→輸出1位元之寫入控制碼→接收1位元之應答訊號→輸出8位元之指令編碼→接收1位元之應答訊號→再次輸出1位元之開始訊號→輸出7位元之內部位址→輸出1位元之讀取控制碼→輸出7位元之內部位址→接收1位元之應答訊號→接收8位元之資料封包→輸出1位元之應答訊號→接收8位元之封包確認碼→輸出1位元之應答訊號→輸出1位元之結束訊號。
值得注意的是，於前述之接收流程、寫入流程以及讀取流程中，當應答訊號之位準並未自高位準拉低為低位準時，接收端/輸出端皆會中止流程，並進行檢查訊號或者重新發送訊號之動作。
接著請參閱第5圖。第5圖係顯示根據本發明一實施例所述之資料傳輸方法之流程圖。於步驟S501，主控元件100之頻率產生器120根據處理器110之第一工作頻率產生第一時脈訊號。於步驟S502，主控元件100透過匯流排介面160以及匯流排介面260與從屬元件200耦接。於步驟S503，主控元件100之頻率檢測器130自從屬元件200接收對應於從屬元件200之第二工作頻率。於步驟S504，頻率檢測器130判斷對應於主控元件100之第一工作頻率是否與對應於從屬元件200之第二工作 頻率相同。若第一工作頻率與第二工作頻率相同，則進入步驟S505，主控元件100之時序抖動檢測器140判斷對應於第一時脈訊號之抖動誤差值是否位於既定範圍內。若抖動誤差值位於既定範圍內，則進入步驟S506，處理器110輸出資料至訊號處理電路150之資料輸入接腳，以及頻率產生器120輸出第一時脈訊號至訊號處理電路150之時脈輸入接腳。反之，當第一工作頻率與第二工作頻率不同，或者抖動誤差值超出既定範圍時，則頻率檢測器130或者時序抖動檢測器140輸出警示訊號至處理器110，以停止後續之處理程序。於步驟S507，訊號處理電路150根據資料、第一時脈訊號以及類系統管理匯流排通訊協定自輸出接腳輸出資料訊號，並透過匯流排介面160以及匯流排介面260輸出資料訊號至從屬元件200。
綜上所述，本發明所提出之主控元件以及資料傳輸方法，在主控元件與從屬元件之工作頻率相同之情況下，可透過訊號處理電路將資料以及時脈訊號直接解碼為一資料訊號，並根據類系統管理匯流排通訊協定透過僅具有一接腳之匯流排介面進行資料之傳輸。如此，不但僅需單透過單一接腳即可進行通訊，更有利於對資料訊號之管控。此外，於開始進行資料傳輸前，更可透過事先判斷主控元件以及從屬元件兩者之工作頻率以及時序之抖動誤差值是否符合通訊條件之方式，以避免後續資料傳輸錯誤之產生。
上述之實施例以足夠之細節敘述使所屬技術領域之具有通常知識者能藉由上述之描述實施本發明所揭露之系統以及方法，以及必須了解的是，在不脫離本發明之精神以及 範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧主控元件
110‧‧‧處理器
120‧‧‧頻率產生器
130‧‧‧頻率檢測器
140‧‧‧時序抖動檢測器
150‧‧‧訊號處理電路
160‧‧‧匯流排介面

Claims (10)

  1. 一種主控元件，透過一匯流排介面與一從屬元件耦接，包括：一頻率檢測器，用以接收一第一工作頻率，並判斷上述第一工作頻率是否與對應於上述從屬元件之一第二工作頻率相同；一時序抖動檢測器，用以接收對應於上述第一工作頻率之一第一時脈訊號，並判斷對應於上述第一時脈訊號之一抖動誤差值是否超過一既定範圍；以及一訊號處理電路，具有用以接收上述第一時脈訊號之一時脈輸入接腳、用以接收資料之一資料輸入接腳以及用以輸出一資料訊號之一輸出接腳；其中，當上述第一工作頻率與上述第二工作頻率相同，且上述抖動誤差值位於上述既定範圍內時，上述訊號處理電路根據上述第一時脈訊號、上述資料以及一類系統管理匯流排通訊協定(Seems SMBus Protocol,S2P)透過上述匯流排介面輸出上述資料訊號至上述從屬元件，其中上述匯流排介面僅具有一通訊接腳。
  2. 如申請專利範圍第1項所述之主控元件，其中當上述第一工作頻率與上述第二工作頻率不同時，上述頻率檢測器輸出一警示訊號，或者當上述抖動誤差值位於上述既定範圍外時，上述時序抖動檢測器輸出上述警示訊號，並停止輸出上述第一時脈訊號以及上述資料至上述訊號處理電路。
  3. 如申請專利範圍第1項所述之主控元件，其中上述訊號處理電路包括一反閘、一第一及閘、一第二及閘以及一或閘。
  4. 如申請專利範圍第3項所述之主控元件，其中上述資料係輸入上述第一及閘以及上述第二及閘之第一輸入端，上述第一時脈訊號係輸入上述反閘之一輸入端以及上述第二及閘之一第二輸入端，上述反閘之一輸出端係耦接至上述第一及閘之一第二輸入端，上述第一及閘以及上述第二及閘之輸出端係分別耦接至上述或閘之一第一輸入端以及一第二輸入端，以及上述或閘之一輸出端係輸出上述資料訊號。
  5. 如申請專利範圍第1項所述之主控元件，更包括：一處理器，具有上述第一工作頻率，用以提供上述資料，以及根據上述警示訊號停止輸出上述資料；以及一頻率產生器，用以根據上述工作頻率產生上述第一時脈訊號，以及根據上述警示訊號停止輸出上述第一時脈訊號。
  6. 一種資料傳輸方法，包括：透過一主控元件之一頻率檢測器接收對應於上述主控元件之一第一工作頻率；透過上述主控元件之一時序抖動檢測器接收對應於上述第一工作頻率之一第一時脈訊號；判斷上述第一工作頻率是否與對應於一從屬元件之一第二工作頻率相同；以及 判斷對應於上述第一時脈訊號之一抖動誤差值是否超過一既定範圍；其中，當上述第一工作頻率與上述第二工作頻率相同，且上述抖動誤差值位於上述既定範圍內時，透過上述主控元件之一訊號處理電路根據上述第一時脈訊號、上述資料以及一類系統管理匯流排通訊協定(Seems SMBus Protocol,S2P)透過一匯流排介面輸出上述資料訊號至上述從屬元件；其中，上述訊號處理電路具有用以接收上述第一時脈訊號之一時脈輸入接腳、用以接收資料之一資料輸入接腳以及用以輸出一資料訊號之一輸出接腳；以及其中，上述匯流排介面僅具有一通訊接腳。
  7. 如申請專利範圍第6項所述之資料傳輸方法，其中當上述第一工作頻率與上述第二工作頻率不同時，透過上述頻率檢測器輸出一警示訊號，或者當上述抖動誤差值位於上述既定範圍外時，上述時序抖動檢測器輸出上述警示訊號，並停止輸出上述第一時脈訊號以及上述資料至上述訊號處理電路。
  8. 如申請專利範圍第6項所述之資料傳輸方法，其中上述訊號處理電路包括一反閘、一第一及閘、一第二及閘以及一或閘。
  9. 如申請專利範圍第8項所述之資料傳輸方法，其中上述資料係輸入上述第一及閘以及上述第二及閘之第一輸入端，上述第一時脈訊號係輸入上述反閘之一輸入端以及上 述第二及閘之一第二輸入端，上述反閘之一輸出端係耦接至上述第一及閘之一第二輸入端，上述第一及閘以及上述第二及閘之輸出端係分別耦接至上述或閘之一第一輸入端以及一第二輸入端，以及上述或閘之一輸出端係輸出上述資料訊號。
  10. 如申請專利範圍第6項所述之資料傳輸方法，更包括：透過上述主控元件之一處理器提供上述資料，並根據上述警示訊號停止輸出上述資料，其中上述處理器具有上述第一工作頻率；以及透過上述主控元件之一頻率產生器根據上述工作頻率產生上述第一時脈訊號，以及根據上述警示訊號停止輸出上述第一時脈訊號。
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