TW201740441A - 3d結構半導體應用之利用圖案化自組裝單層的選擇性原子層沉積製程 - Google Patents

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Abstract

茲提供利用選擇性沉積製程形成鰭片結構的方法，且預定材料形成在鰭片結構的不同位置，用以三維（3D）堆疊半導體晶片用鰭式場效電晶體（FinFET）。在一實施例中，形成具預定材料的結構至基板上的方法包括形成圖案化自組裝單層至形成於基板上的結構周邊，其中圖案化自組裝單層包括處理層形成在自組裝單層之中，及進行原子層沉積製程，以主要在圖案化自組裝單層的自組裝單層上形成材料層。

Description

3D結構半導體應用之利用圖案化自組裝單層的選擇性原子層沉積製程
本發明實施例大體係關於形成具預定材料的三維結構至半導體基板上的方法。更特定言之，本發明實施例係關於利用圖案化自組裝單層的選擇性原子層沉積製程和鰭式場效電晶體（FinFET）半導體製造應用的方向性電漿製程形成三維結構至半導體基板上的方法，且結構的不同位置有不同的材料。
可靠地製造次半微米和更小特徵結構係下一代半導體裝置的超大型積體電路（VLSI）和極大型積體電路（ULSI）的關鍵技術挑戰。然隨著電路技術推進極限，VLSI和ULSI技術的尺寸微縮已另行要求處理能力。可靠地形成閘極結構至基板上係VLSI和ULSI成功及持續致力提高電路密度和個別基板與晶粒品質的要素。
當下一代裝置的電路密度增加，諸如通孔、溝槽等內連線、觸點、閘極結構和其他特徵結構及其間介電材料的寬度尺寸減至45奈米（nm）和32 nm，而介電層的厚度仍實質維持不變，以致將提高特徵結構的深寬比。為能製造下一代裝置和結構，常利用三維（3D）堆疊半導體晶片中的特徵結構。特別係鰭式場效電晶體（FinFET）常用於形成半導體晶片中的三維（3D）結構。藉由三維、而非傳統二維排列電晶體，可將多個電晶體緊密置於積體電路（IC）。近來，互補式金屬氧化物半導體（CMOS）FinFET裝置已廣泛用於許多邏輯與其他應用及整合到各種不同類型的半導體裝置。FinFET裝置一般包括高深寬比半導體鰭片，其中電晶體的通道和源極/汲極區形成於上。接著利用通道和源極/汲極區的增加表面積，使閘電極形成於上並沿著部分鰭片側邊，以製造更快、更可靠又更好控制的半導體電晶體裝置。FinFET裝置的其他優點包括降低短通道效應和更高電流。
第1A圖圖示鰭式場效電晶體（FinFET）150的示例性實施例，FinFET 150置於基板100上。基板100可為矽基板、鍺基板或由其他半導體材料形成的基板。在一實施例中，基板100包括p型或n型摻質摻雜於內。基板100包括複數個半導體鰭片102形成於上，鰭片102由淺溝槽隔離（STI）結構104隔開。淺溝槽隔離（STI）結構104可由絕緣材料形成，例如氧化矽材料、氮化矽材料或氮化碳矽材料。
基板100可依需求包括部分NMOS裝置區101和部分PMOS裝置區103，半導體鰭片102各自相繼交替形成於基板100的NMOS裝置區101和PMOS裝置區103。半導體鰭片102形成突出淺溝槽隔離（STI）結構104的頂表面。隨後，通常包括閘電極層置於閘介電層上的閘極結構106沉積在NMOS裝置區101與PMOS裝置區103上和半導體鰭片102上面。
閘極結構106經圖案化而露出半導體鰭片102未被閘極結構106覆蓋的部分148、168。接著利用佈植製程，摻雜摻質至半導體鰭片102的露出部分148、168，以形成淺摻雜源極與汲極（LDD）區。
第1B圖圖示基板100的截面圖，基板包括複數個半導體鰭片102形成於基板100上並由淺溝槽隔離（STI）結構104隔開。形成於基板100上的複數個半導體鰭片102可為基板100的一部分且從基板100往上延伸，並由淺溝槽隔離（STI）結構104隔開各半導體鰭片102。在另一實施例中，半導體鰭片102為置於基板100上的個別形成結構，及利用此領域已知的適當技術由不同於基板100的材料組成。在需將半導體鰭片102的不同材料形成至不同表面120（包括由頂表面110連接的第一側壁120a和第二側壁120b）的實施例中，可進行附加製程步驟，以改變形成於半導體鰭片102的不同表面120的半導體鰭片102的材料。
可進行習知選擇性沉積方法，僅在由不同於基板材料的材料組成的基板平面特定位置局部形成材料層。第2A圖至第2C圖圖示用於進行沉積製程的現存技術。製程採用自組裝單層（SAM）做為表面改質層，以選擇性改質基板上露出不同表面材料的表面性質。例如，如第2A圖所示，基板202包括由第一材料（例如氧化矽層）形成的特徵結構204置於由第二材料（例如矽）形成的基板202上。特徵結構204具有開口208定義於內而露出基板202的表面206。接著如第2B圖所示，使用溶液基前驅物，在基板202上形成自組裝單層（SAM）210。通常，自組裝單層（SAM）210只形成於能與自組裝單層（SAM）210的分子產生化學反應的表面。在第2B圖所示實施例中，用於形成自組裝單層（SAM）210的前驅物經選擇以只與特徵結構204的表面212（例如氧化矽材料）、而不與基板202的表面206（例如矽材料）產生化學反應。藉此，自組裝單層（SAM）210主要形成在基板202的特徵結構204上，且基板202的表面206無自組裝單層（SAM）210。隨後，如第2C圖所示，進行原子層沉積（ALD）與使用選定前驅物，選擇性在基板202的預定表面206形成結構214，ALD係對表面條件很敏感的製程。
利用形成於特徵結構204的自組裝單層（SAM）210，可選擇性只在基板202的預定表面206形成結構214。然在基板只含一種材料的情況下，自組裝單層（SAM）210會全面形成於整個基板表面，導致選擇性沉積材料難以達成。換言之，在基板上結構係由單一種材料形成的情況下，無法成功利用自組裝單層（SAM）選擇性沉積，因為自組裝單層（SAM）將無選擇性地全面塗鋪各處。例如，第1B圖所示鰭片結構102可由一種材料形成。然若期僅一種材料選擇性只形成於側壁或頂或底表面時，無論是鰭片結構102的第一側壁120a、頂表面110或第二側壁120b，都無法成功利用自組裝單層（SAM），因為自組裝單層（SAM）將無選擇性地全面形成在鰭片結構102的整個外表面120。
故需要適於三維（3D）堆疊半導體晶片或其他半導體裝置的改良選擇性沉積製程方法。
茲提供利用選擇性沉積製程沉積預定材料至鰭片結構的不同位置的方法，用以三維（3D）堆疊半導體晶片用鰭式場效電晶體（FinFET）。在一實施例中，形成具預定材料的結構至基板上的方法包括形成圖案化自組裝單層至形成於基板上的結構周邊，其中圖案化自組裝單層包括處理層形成在自組裝單層之中，及進行原子層沉積製程，以主要在圖案化自組裝單層的自組裝單層上形成材料層。
在另一實施例中，形成具不同材料的鰭片結構至基板的不同側壁上的方法包括進行方向性電漿製程，以形成圖案化自組裝層，圖案化自組裝層包括形成在結構的第一側壁的處理層和形成在結構的第二側壁的自組裝層，結構形成於基板上，及主要在自組裝層上選擇性沉積材料層。
在又一實施例中，形成鰭片結構且不同材料形成於鰭片結構的不同位置的方法包括進行原子層沉積製程，以形成材料層至基板上，基板具有圖案化自組裝層形成於鰭片結構上，其中材料層選擇性形成在鰭片結構中定義圖案化自組裝層成長的預定位置。
茲提供選擇性沉積不同材料至結構的不同位置的方法，結構形成於基板上。結構可包括鰭片結構、閘極結構、接觸結構或半導體裝置中的任何適合結構，特別係鰭式場效電晶體（FinFET）半導體結構的三維（3D）堆疊。在一實施例中，選擇性沉積製程利用圖案化自組裝單層來形成不同材料至不同表面，例如結構的不同部分。圖案化自組裝單層（SAM）當作基板表面的初始層。原子層沉積製程選擇性沉積材料層至圖案化自組裝單層（SAM）的預定區域。圖案化自組裝單層（SAM）可利用離子摻雜或方向性電漿製程形成，離子摻雜或方向性電漿製程可傾斜摻雜離子至形成於結構上的圖案化自組裝單層（SAM）的預定區域。離子將改質部分自組裝單層（SAM）的表面性質，從而形成圖案化自組裝單層（SAM）供後續選擇性沉積製程用。
第3A圖係適於摻雜摻質至基板的處理腔室300的實施例截面圖。適用本文教示的適合處理腔室例如包括取自美國加州聖克拉拉的應用材料公司（Applied Materials, Inc.）的處理腔室。雖然處理腔室300顯示具有複數個具離子摻雜性能的特徵結構，但應理解取自其他製造商的其他處理腔室亦可修改而受惠於本發明所述一或更多特徵結構。所述處理腔室300可用作電漿摻雜設備。然處理腔室300亦可包括蝕刻及沉積系統，但不以此為限。另外，電漿摻雜設備可對基板進行許多不同材料改質製程。此類製程包括用預定摻質摻雜基板，例如半導體基板。
處理腔室300包括腔室主體301，腔室主體定義內部處理區309。基板支撐件334設在處理腔室300。在方向性電漿製程期間，具特徵結構334形成於上的基板338置於基板支撐件334上。基板338可包括半導體晶圓、平板、太陽能面板和聚合物基板，但不以此為限。半導體晶圓可依需求呈盤狀且直徑為200毫米（mm）、300毫米（mm）或450毫米（mm）或其他尺寸。
RF電漿源306耦接至腔室主體301及配置以於處理腔室300中產生電漿340。在第3A圖實施例中，電漿鞘調節器308設在內部處理區309。電漿鞘調節器308包括一對調節器312、314並於其間定義縫隙316。縫隙316定義水平間距（G）。在一些實施例中，電漿鞘調節器308包括絕緣體、導體或半導體。該對調節器312、314可為一對薄平片材。在其他實施例中，該對調節器312、314可具其他形狀，例如管狀、楔形，及/或靠近縫隙316具有斜邊。在一實施例中，調節器312、314可由石英、氧化鋁、氮化硼、玻璃、多晶矽、氮化矽、碳化矽、石墨等製成。
在一實施例中，該對調節器312、314定義的縫隙316的水平間距為約6.0毫米（mm）。該對調節器312、314亦可設置以於平面351上方定義垂直間距（Z）。平面351由基板338的正面或基板支撐件334的表面定義。在一實施例中，垂直間距（Z）為約3.0 mm。
氣源388耦接至處理腔室300，以供應可離子化氣體至內部處理區309。可離子化氣體實例包括BF3 、BI3 N2 、Ar、PH3 、AsH3 、B2 H6 、H2 、Xe、Kr、Ne、He、SiH4 、SiF4 、SF6 、C2 F6 、CHF3 、GeH4 、GeF4 、CH4 、CF4 、AsF5 、PF3 和PF5 ，但不以此為限。電漿源306可藉由激發及離子化供給處理腔室300的氣體而產生電漿340。電漿340中的離子可被不同機制吸引橫越電漿鞘342。在第3A圖實施例中，偏壓源390耦接至基板支撐件334及配置以偏壓基板338而吸引電漿340中的離子302，使之橫越電漿鞘342。偏壓源390可為提供DC電壓偏壓信號的DC電源或提供RF偏壓信號的RF電源。
咸信電漿鞘調節器308可調節電漿鞘342內的電場，以控制電漿340與電漿鞘342間邊界341的形狀。電漿340與電漿鞘342間邊界341可相對平面351呈凸狀。當偏壓源390偏壓基板338時，離子302被吸引而以大範圍入射角經由調節器312、314間定義的縫隙316橫越電漿鞘342。例如，依循軌跡路徑371的離子302可以相對平面351的正θ（+θ）角度撞擊基板338。依循軌跡路徑370的離子可以相對同一平面351約90度的角度垂直撞擊基板338。依循軌跡路徑369的離子可以相對平面351的負θ（-θ）角度撞擊基板338。故入射角範圍可為約正θ（+θ）至約負θ（-θ）且中心約90度。此外，一些離子循軌跡路徑可相交，例如路徑369、371。視若干因子而定，包括調節器312、314間的水平間距（G）、電漿鞘調節器308於平面351上方的垂直間距（Z）、調節器312、314的介電常數和其他電漿製程參數，但不以此為限，入射角（θ）的範圍可為+60度至-60度且中心約0度。因此，離子302可均勻處理基板338上的小型三維結構。例如，離子302可更均勻處理特徵結構344的側壁347、而非只有頂表面349，特徵結構344用於形成FinFET裝置的鰭片結構且放大以便清楚說明。
參照第3B圖，至少三個調節器1400、1402、1404代替第3A圖所示的一對調節器312、314來控制離子依預定角度分佈到基板338。藉由把外二調節器1400、1404排列在基板338上方形成相等距離Za的共同平面（相同垂直平面（Za））及保持調節器1400、1402、1404間呈相等水平間距G1、G2，可獲得對稱雙模角離子展度且中心約±θ（+θ與-θ）度。如上所述，改變外調節器1400、1404與中間調節器1402間的垂直間距，可改變縫隙角度，藉以調節離子摻雜至基板338的入射角。改變調節器1400、1402、1404間的水平間距（G1、G2），可改變水平間距（G1、G2）定義的縫隙寬度，藉以調節角離子展度。藉由使Za不同於Zb、選擇不同的G1與G2或結合上述方式，可產生非對稱分佈。在一實施例中，角離子展度可調節成從中心起約0度至約30度，如此可只處理或佈植離子至結構一側。
第4圖圖示離子處理腔室400的另一實施例，以用預定可變入射角摻雜離子至基板。處理腔室400包括具側壁403和提取孔徑410的電弧室402。處理腔室400進一步包括電漿鞘調節器420，用以控制電漿440與鄰近提取孔徑410的電漿鞘442間邊界441的形狀。提取電極組件自電漿440提取離子406並使離子加速橫越電漿鞘442而達界限分明離子束418的預定提取能量。提取電極組件包括做為弧溝電極的側壁403、抑制電極414和接地電極416。抑制電極414和接地電極416各具對準提取孔徑410的孔徑，以提取界限分明離子束418。為助於說明，乃定義笛卡兒座標系統，其中離子束418朝Z方向行進。X-Y平面垂直Z方向，此可視離子束418的方向而異。
在第4圖實施例中，電漿鞘調節器420包括一對調節器430、432設在電弧室402。在其他實施例中，調節器420包括一個調節器。調節器430、432可由石英、氧化鋁、氮化硼、矽、碳化矽、石墨、玻璃、瓷土、氮化矽等製成。該對調節器430、432可為一對薄平片材。在其他實施例中，該對調節器430、432可具其他形狀，例如管狀、楔形，及/或具有斜邊。該對調節器430、432可於其間定義間距（G）的縫隙450。該對調節器430、432亦可置於平面434上方的垂直間距（S）處，平面由具提取孔徑410的側壁403內面定義。
操作時，進給氣體（未圖示）供應到電弧室402。進給氣體實例包括BF3 、BI3 N2 、Ar、PH3 、AsH3 、B2 H6 、H2 、Xe、SF6 、C2 F6 、CHF3 、Kr、Ne、He、SiH4 、SiF4 、GeH4 、GeF4 、CH4 、CF4 、AsF5 、PF3 和PF5 ，但不以此為限。視預定物種而定，進給氣體可源自氣源或由固體源汽化。進給氣體在電弧室402中離子化而產生電漿。熟諳此技術者將辨識以不同方式產生電漿的不同離子源類型，例如間接加熱陰極（IHC）源、Bernas源、RF源、微波源和電子迴旋共振（ECR）源。IHC源通常包括燈絲設置緊鄰陰極，且亦包括相關電源。陰極（未圖示）設在電弧室402。當燈絲加熱時，燈絲發射的電子將加速朝向陰極而加熱陰極。加熱陰極進而提供電子至電弧室，電子與進給氣體的氣體分子離子化碰撞而產生電漿。
包括側壁403、抑制電極414和接地電極416的提取電極組件自電弧室402中的電漿440提取離子406至界限分明離子束418。離子406經由該對調節器430、432間的縫隙450加速橫越邊界441和電漿鞘442。做為弧源電極的側壁403由電源偏壓成和電弧室402一樣大的電位。抑制電極414可以適度負值偏壓，以防止電子返回電弧室402。接地電極416可處於接地電位。電極組件產生的電場強度可調整成達預定射束電流和能量。
有利地，電漿鞘調節器420控制電漿440與鄰近提取孔徑410的電漿鞘442間邊界441的形狀。為控制邊界441的形狀，電漿鞘調節器420調節或影響電漿鞘442內的電場。當電漿鞘調節器420包括該對調節器430、432時，如第4圖所示，邊界441可相對電漿440呈凹狀。視若干因子而定，包括調節器430、432間的水平間距（G）、調節器430、432於基板或基板支撐件平面上方的垂直間距（S）、調節器430、432的材料與厚度和其他離子源製程參數，但不以此為限，可控制邊界441的形狀。
電漿440與電漿鞘442間邊界441的形狀和電漿鞘442內的電場梯度控制離子束參數。例如，離子406的角展度可控制以協助離子束聚焦。例如，利用相對電漿呈凹狀的邊界441，可使離子以大角展度加速橫越邊界而協助射束聚焦。此外，亦可控制離子束418的離子束電流密度。例如，相較於習知離子源的邊界441，邊界441具有大面積來提取額外離子。因此，額外提取離子有助於提高離子束電流密度。故若所有其他參數相同，則邊界441的形狀可提供具高離子束電流密度的聚焦離子束。另外，亦可控制邊界441的形狀，以控制離子束發射率。故可就特定粒子密度和角分佈明確定義提取離子束的射束品質。
第5圖圖示習知離子佈植處理腔室500，用以摻雜離子至基板的某些區域。離子佈植處理腔室500包括離子源502、提取電極504、90度磁力分析儀506、第一減速（D1）平臺508、磁力分析儀510和第二減速（D2）平臺512。減速平臺D1、D2（亦稱作「減速透鏡」）各自包含多個電極，電極具有預定孔徑讓離子束通過。藉由施加不同電壓電位組合至多個電極，減速透鏡D1、D2可操縱離子能量及促使離子束以預定能量擊中目標晶圓而佈植離子至基板。上述減速透鏡D1、D2通常為靜電三極體（或四極體）減速透鏡。
第6圖係原子層沉積（ALD）處理腔室634的實施例截面圖。ALD處理腔室634包括適於循環沉積的氣體輸送設備630，例如ALD或化學氣相沉積（CVD）。在此所用「ALD」和「CVD」等用語係指相繼引入反應物來沉積薄層至基板結構上面。相繼引入反應物可反覆進行，以沉積複數個薄層而形成預定厚度的共形層。腔室634亦適於其他沉積技術和微影製程。
腔室634包含具側壁631和底部635的腔室主體629。形成穿過腔室主體629的狹縫閥管道633提供機器人（未圖示）進出腔室634，以傳送及取回基板338，例如200 mm、300 mm或450 mm的半導體基板或玻璃基板。
基板支撐件692設在腔室634並於處理期間支撐基板338。基板支撐件692裝設至升降機614，用以抬高及降低基板支撐件692和放置於上的基板338。升降板616連接至升降板致動器618，用以控制升降板616的高度。可抬高及降低升降板616，以抬高及降低插銷620，插銷為可動設置穿過基板支撐件692。插銷620用於抬高及降低基板支撐件692表面的基板338。基板支撐件692可包括真空吸盤、靜電夾頭或挾環，以於處理期間將基板338固定於基板支撐件692的表面。
可加熱基板支撐件692，以加熱放置於上的基板338。例如，可利用埋置加熱元件加熱基板支撐件692，例如電阻式加熱器，或可利用輻射加熱來加熱，例如設在基板支撐件692上方的加熱燈。淨化環622設在基板支撐件692上，以定義淨化通道624，此提供淨化氣體至基板338的周圍部分，以免沉積於上。
氣體輸送設備630設在腔室主體629的上部，以提供氣體至腔室634，例如製程氣體及/或淨化氣體。泵送系統678連接泵送通道679，以將任何預定氣體排出腔室634及協助腔室634的泵送區166內維持預定壓力或預定壓力範圍。
在一實施例中，氣體輸送設備630包含腔室蓋632。腔室蓋632包括從腔室蓋632中心部分延伸的擴張管道637和從擴張管道637延伸到腔室蓋632周圍部分的底表面660。底表面660按尺寸製作及塑形以實質覆蓋置於基板支撐件692上的基板338。腔室蓋632在鄰接基板338周邊的腔室蓋632周圍部分具有扼流器662。帽部672包括部分擴張管道637和氣體入口636A、636B。擴張管道637具有氣體入口636A、636B，以由二類似閥642A、642B提供氣流。可一起及/或分別由閥642A、642B提供氣流。
在一配置下，閥642A、642B耦接至不同反應氣源，但耦接至相同淨化氣源。例如，閥642A耦接至反應氣源638，閥642B耦接至反應氣源639，閥642A、642B均耦接至淨化氣源640。每一閥642A、642B包括具閥座組件644A、644B的輸送管線643A、643B，及包括具閥座組件646A、646B的淨化管線645A、645B。輸送管線643A、643B連接反應氣源638、639並連接擴張管道690的氣體入口637A、637B。輸送管線643A、643B的閥座組件644A、644B控制反應氣體從反應氣源638、639到擴張管道690的流量。淨化管線645A、645B連接淨化氣源640且在輸送管線643A、643B的閥座組件644A、644B下游與輸送管線643A、643B相交。淨化管線645A、645B的閥座組件646A、646B控制淨化氣體從淨化氣源640到輸送管線643A、643B的流量。若載氣用於輸送反應氣源638、639的反應氣體，則相同氣體可做為載氣和淨化氣體（即氬氣可兼作載氣和淨化氣體）。
各閥642A、642B可為零怠體積閥，以於閥的閥座組件644A、644B關閉時，沖走輸送管線643A、643B的反應氣體。例如，淨化管線645A、645B可設置鄰接輸送管線643A、643B的閥座組件644A、644B。當閥座組件644A、644B關閉時，淨化管線645A、645B可提供淨化氣體來沖洗輸送管線643A、643B。在所示實施例中，淨化管線645A、645B設置略為遠離輸送管線643A、643B的閥座組件644A、644B，如此打開時，淨化氣體不會直接輸送到閥座組件644A、644B。在此所用「零怠體積閥」定義為怠體積可忽略（即未必零怠體積）的閥。各閥642A、642B適於提供反應氣體638、639與淨化氣體640的結合氣流及/或個別氣流。藉由打開及關閉淨化管線645A的閥座組件646A的孔板，可脈衝提供淨化氣體。藉由打開及關閉輸送管線643A的閥座組件644A的孔板，可脈衝提供反應氣源638的反應氣體。
控制單元680耦接至腔室634，用以控制製程條件。控制單元680包含中央處理單元（CPU）682、支援電路684和記憶體686，記憶體含有相關控制軟體683。控制單元680可為任一類型的通用電腦處理器，通用電腦處理器可用於工業設定來控制各種腔室和子處理器。CPU 682可使用任何適合的記憶體686，例如隨機存取記憶體、唯讀記憶體、軟碟、光碟、硬碟或任何其他類型的本端或遠端數位儲存器。不同支援電路可耦接至CPU 682，用以支援腔室634。控制單元680可耦接至設置鄰接個別腔室部件的另一控制器，例如閥642A、642B的可程式邏輯控制器648A、648B。透過許多信號電纜可操縱控制單元680與腔室634的各種其他部件間的雙向通信，信號電纜統稱信號匯流排688，部分信號電纜乃圖示於第6圖。除了控制氣源638、639、640的製程氣體和淨化氣體及閥642A、642B的可程式邏輯控制器648A、648B，控制單元680還可配置以負責自動控制其他基板處理動作，例如基板傳送、溫度控制、腔室排空等其他動作，部分動作將描述於後。
第7圖係選擇性沉積製程的實施例流程圖，此製程可形成不同材料至結構的不同位置，結構形成於基板上。結構可為自基板往外延伸的三維突出結構，例如鰭片結構、閘極結構、接觸結構或半導體應用的任何其他適合結構。第8A圖至第8D圖係複合基板的局部截面圖，此對應製程700的不同階段。製程700可用於形成鰭片結構至基板上，基板具有預定材料形成於鰭片結構的不同位置，鰭片結構後來可用於形成三維（3D）堆疊半導體晶片用鰭式場效電晶體（FinFET）。或者，製程700有益於蝕刻其他結構類型。
製程700始於方塊702：提供基板，例如第3A圖至第6圖所示基板338，如第8A圖所示，基板具有複數個結構802形成於上，例如鰭片結構804。在一實施例中，基板338可為諸如結晶矽（例如Si＜100＞或Si＜111＞）、氧化矽、應變矽、矽鍺、摻雜或未摻雜的多晶矽、摻雜或未摻雜的矽晶圓與圖案化或未圖案化的晶圓、絕緣層上矽晶（SOI）、碳摻雜的氧化矽、氮化矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石等材料。基板338可具各種尺寸，例如200 mm、300 mm、450 mm或其他直徑，且為矩形或方形面板。除非另行註明，否則所述實施例和實例係處理直徑200 mm、直徑300 mm或直徑450 mm的基板。在SOI結構用於基板338的實施例中，基板338可包括內埋介電層置於矽晶基板上。在所述實施例中，基板338為結晶矽基板。再者，基板338不限於任何特定尺寸或形狀。基板338可為直徑200 mm、直徑300 mm或其他直徑（例如450 mm等）的圓形基板。基板338亦可為任何多邊形、方形、矩形、彎曲或其他非圓形工件，例如用於製造平面顯示器的多邊形玻璃基板。
鰭片結構804可為自基板338往外延伸突出的結構。鰭片結構804具有側壁806（第8A圖圖示為第一側壁806a和第二側壁806b），側壁端接頂表面808。在一實施例中，蝕刻基板338，以在鰭片結構804間形成凹槽結構805，從而於基板338中形成鰭片結構804。接著用絕緣材料填充部分凹槽結構805，以形成淺溝槽隔離（STI）結構（為便於說明並未圖示），此有助於在其間形成鰭式場效電晶體（FinFET）製造製程用鰭片結構804。由於鰭片結構804係蝕刻基板338而成，故鰭片結構804的材料將和基板338一樣，基板可為含矽材料。在所述實施例中，基板338係矽基板，故由此形成的鰭片結構804亦為矽材料。
在一實施例中，用於形成淺溝槽隔離（STI）結構的絕緣材料可為介電材料，例如氧化矽材料。絕緣材料可依需求由電漿加強化學氣相沉積（CVD）、流式化學氣相沉積（CVD）、高密度電漿（HDP）化學氣相沉積（CVD）製程、原子層沉積（ALD）、循環層沉積（CLD）、物理氣相沉積（PVD）等形成。在一實施例中，絕緣材料由流式或電漿加強化學氣相沉積（CVD）形成。
注意形成於基板338中的鰭片結構804可依需求具有不同輪廓形式，包括呈實質直線、喇叭狀展開、往上變細或往下變細或傾斜輪廓的側壁806、特殊側壁特徵結構、外伸或底切結構或其他輪廓。
在方塊704中，進行自組裝單層（SAM）沉積製程，以於周邊形成自組裝單層810，如第8B1圖所示，例如在基板338的外面，包括頂表面808、側壁806和基板338的表面811。自組裝單層（SAM）係分子吸附於基板表面所形成的有序分子組合。自組裝單層（SAM）為自發形成於固體表面的有機（或罕見情況為無機）薄膜。藉由適當選擇前驅物，可使具預定膜性質的自組裝單層810吸附及形成在基板上，此後來可做為後續沉積製程的初始層/成核層，例如原子層沉積（ALD）製程。在一實施例中，自組裝單層810用於改質表面性質，包括溼潤性、黏附性、摩擦力、化學感測、超細尺度微影及防止金屬腐蝕。改質表面性質會產生表面化學反應，進而在自組裝單層810形成期間加強供給分子吸著。自組裝單層810具有稱作「頭端基」並吸著於基板表面的第一部分和稱作「末端基」且露出與後來沉積製程存有的新前驅物供應的後續分子反應及黏附的第二部分。頭端基和末端基可由烷基鏈連接。在所述實施例中，頭端基與基板338的鰭片結構804表面產生化學交互作用、在表面位置吸著而形成最密堆積單層。自組裝單層810的末端基可改質表面性質，包括從反應性高能到不活化低能、化學感測、鈍化、疏水性、促進黏附及防止腐蝕。
在一實施例中，自組裝單層（SAM）沉積製程進行可利用浸泡、浸沒、噴灑、浸漬、氾流或用溶液基（例如液基）前驅物潤溼基板。在一些實施例中，氣相製程用於使基板接觸氣相前驅物。在期形成自組裝單層（SAM）810至三維結構上的實施例中，例如第8A圖至第8D圖所示鰭片結構804，可進行氣相製程，因為氣相製程能消除聚集在結構的不同位置的可能性，此乃液相製程的一大問題。在方塊704中進行自組裝單層（SAM）沉積製程及完成後，在真空系統中進行氣相沉積，真空系統可整合到用於進行ALD製程的ALD處理腔室，此將描述於方塊710。
在一實施例中，適於進行自組裝單層（SAM）沉積製程的前驅物實例包括具頭端基的前驅物，例如形成於金屬表面（例如Ag、Au、Cu或Al）的硫醇[X-(CH2 )n -SH]，其中X係任一適合化合物，或形成於介電質表面（例如SiO2 、Al2 O3 、Si或其他氧化物）的烷基三氯矽烷[X-(CH2 -n-SiCl3 )]。自組裝單層（SAM）沉積製程所用前驅物可改質與之附接的表面疏水性。
注意形成於基板338上的自組裝單層（SAM）810可提供有序結構做為後續方塊710中形成薄層的成長模板。自組裝單層（SAM）810可用於加工原始基板的界面性質，促使後續方塊710進行沉積製程。
在方塊706中，進行方向性電漿製程（或離子摻雜/佈植製程），以對鰭片結構804的某些位置，用摻質摻雜、塗佈、處理、佈植、插入或改質某些膜/表面性質，如第8C1-1圖、第C1-2圖及第C1-3圖所示，摻質形成於鰭片結構804內。方向性電漿製程採用方向性及/或具特定選定角的入射離子，主要對自組裝單層（SAM）810的主要部分（主要為鰭片結構804的第一側壁806a），用摻質改質膜/表面性質，其中摻質摻入自組裝單層（SAM）810的一些部分而形成處理層814，以於鰭片結構804的第一側壁806a上形成具處理層814的圖案化自組裝單層（SAM）809，及保留鰭片結構804的第二側壁806b上的未處理部分及/或原未處理的自組裝單層（SAM）810。雖然所述實例描述方向性電漿製程係摻雜離子至鰭片結構的第一側壁806a上的自組裝單層（SAM）810，然應注意離子可依需求摻雜至鰭片結構804的任何預定位置，以選擇性局部改變表面性質。
方向性電漿製程可在方向性電漿處理腔室中進行，例如第3A圖至第3B圖、第4圖或第5圖所示處理腔室300、400、500、或可提供加熱基板的其他習知適合離子佈植/摻雜處理工具。如第8C1-1圖所示，方向性電漿製程以預定入射角佈植離子818至選定區域，例如鰭片結構804的第一側壁806a。包括預定原子類型的離子摻雜至第一側壁806a上的自組裝單層（SAM）810，而於鰭片結構804的第一側壁806a上形成處理層814，另一部分形成於第二側壁806b上的自組裝單層（SAM）810則仍然不變或未處理。在第8C1-2圖所示的另一實施例中，離子818主要佈植/摻雜至鰭片結構804的第一側壁806a和底部830。在第8C1-3圖所示的又一實施例中，離子818主要佈植/摻雜至鰭片結構804的頂表面808和底部830。摻入處理層814的離子會改質自組裝單層（SAM）810的膜/表面性質，從而影響、減弱或改變在後續沉積製程期間待吸附或反應的分子化學反應及/或吸著性，使選擇性沉積製程可只主要沉積至某些區域，而保留基板338的自組裝單層（SAM）810的未處理區域。
在一實施例中，方向性電漿製程或離子佈植/摻雜製程產生的離子818配置成具有約0度至約60度的入射角。使用預期的預定入射與方向角，可以控制摻雜入射角將離子818主要佈植到預定區域：鰭片結構804的第一側壁806a，而非如習知摻雜/佈植製程一般所為僅從鰭片結構804的頂表面808或全面形成於基板各處。藉此，不擬於方向性電漿製程期間摻雜、電漿處理或沉積的一些預定區域，例如鰭片結構804的第二側壁806b，可選擇性及/或故意略過方向性電漿製程（即不經處理）而形成圖案化自組裝單層（SAM）809。
方向性電漿製程可改變鰭片結構804、形成處理層814，及依需求形成預定摻雜分佈，以提供具改變膜性質的處理層814而於後續沉積製程期間得到不同的製程結果。
在一實施例中，方向性電漿製程可進行為約1秒至約180秒，直到圖案化自組裝單層（SAM）809形成於基板338上，從而形成預定處理區（形成於第一側壁806a的處理層814）和未處理區（留在第二側壁806b的未改變自組裝單層（SAM）810）。或者，方向性電漿製程可進行到處理層814的摻雜濃度達約1E15個離子/平方公分（cm2 ）至約5E16離子/cm2 為止。
或者，方向性電漿製程可依需求使離子818以第一角度撞擊鰭片結構804的第一位置，接著使離子818以第二角度撞擊同一鰭片結構804的第二位置，直到自組裝單層（SAM）810形成預定圖案於內，此後來可做為模板供選擇性沉積預定圖案的材料層於上。若形成於基板338上的結構802具有不同深寬比、幾何形狀、關鍵尺寸、寬度、長度或圖案密度，則可使離子以不同入射角撞擊不同位置。藉此，所得結構可形成具有比另一面更強韌的面，例如具有不同表面形貌或表面性質。
在一實施例中，方向性電漿製程可利用移動平臺支撐及移動基板338，而以相對入射離子818的不同角度露出結構802。移動平臺和放置於上的基板338若傾斜離子束則允許互動式掃描/處理製程以預定模式連續或反覆線性、圓形或規律處理基板338的某些區域。
方向性電漿製程期間可控制數個製程參數。方向性電漿製程進行可供應氣體混合物至處理腔室。可以約10 sccm（標準毫升每分鐘）至約200 sccm的流率供應離子摻雜氣體混合物至處理腔室。適合供入離子摻雜氣體混合物的氣體包括AsH3 、GaH3 、SiH4 、SiF4 、GeH4 、GeF4 、CH4 、CF4 、AsF5 、PF3 、PF5 、B2 H6 、BH3 等。鈍氣（例如Ar、He、Kr、Ne等）或載氣（例如H2 、N2 、N2 O、NO2 等）亦可供入氣體混合物。腔室壓力通常維持在約0.1毫托耳至約100毫托耳，例如約10毫托耳。諸如電容或感應RF功率、DC功率、電磁能或磁控濺鍍的RF功率可供應至處理腔室200，以協助氣體混合物於處理時解離。解離能產生的離子可利用施加DC或RF電偏壓至基板支撐件或基板支撐件上方的氣體入口或二者產生的電場加速朝向基板。在一些實施例中，離子經質量選擇或質量過濾處理，此處理包含使離子通過垂直對準預定移動方向的磁場。RF功率提供的電場可電容或感應耦合而離子化原子，且可為DC放電場或交流場，例如RF場。或者，微波能可施加至含任一該等元素的離子佈植氣體混合物，以產生離子。在一些實施例中，含高能離子的氣體為電漿。約50伏特（V）至約10000 V（例如約4000 V）的電偏壓（峰-峰電壓）施加至基板支撐件、氣體分配器或二者，使離子以預定能量加速朝向基板表面。在一些實施例中，電偏壓亦用於離子化離子佈植處理氣體。在其他實施例中，第二電場用於離子化製程氣體。在一實施例中，提供頻率約2兆赫的RF場來離子化離子佈植處理氣體，及以約100瓦（W）至約10000 W的功率大小偏壓基板支撐件。如上所述，藉由偏壓基板或氣體分配器，將使產生離子大致加速朝向基板。
在一些實施例中，脈衝輸送用於產生離子的功率。功率可施加至電漿源一段預定時間，接著中斷一段預定時間。可以預定頻率和工作週期反覆功率循環計預定循環次數。在一些實施例中，可以約1赫茲至約50000赫茲的頻率產生電漿脈衝，例如約5000赫茲至約10000赫茲。在其他實施例中，可以約10%至約90%的工作週期（每循環供電時間與未供電時間比）產生電漿脈衝，例如約30%至約70%。在一實施例中，供應約100瓦至約5000瓦的RF源功率，及供應約50瓦至約11000瓦的偏壓功率。製程溫度可控制在約5℃至約650℃。
在方塊710中，在方向性電漿製程或離子摻雜/佈植製程後，進行原子層沉積製程，選擇性沉積材料層820至基板338上，及分別利用第8C1-1圖、第8C1-2圖或第8C1-3圖所示圖案化自組裝單層（SAM）809做為模板，以如第8D1圖、第8D2圖或第8D3圖所示，主要在基板338上的自組裝單層（SAM）810的未處理區域、原始區域。如上所述，自組裝單層（SAM）810的末端基可成功吸著及與ALD製程期間供應的分子反應，以自各ALD製程脈衝抓取原子，而生成及連續沉積材料層820。圖案化自組裝單層（SAM）809當作模板供材料層820選擇性形成於擬定區域、鰭片結構804的第二側壁806b，以就不同裝置要求形成鰭片結構且不同材料形成於鰭片結構的不同區域。
由於ALD製程易受表面條件影響，故製程700係選擇性沉積材料層820至圖案化自組裝單層（SAM）809上的理想方法。原子層沉積（ALD）製程係具自終止/限制成長的化學氣相沉積（CVD）製程。ALD製程能生成僅數埃或單層等級的厚度。藉由把化學反應分成兩個重複循環的個別半反應，可控制ALD製程。ALD製程形成材料層820的厚度取決於反應循環次數。第一反應提供待吸著於基板的分子層第一原子層，第二反應提供待吸著於第一原子層的分子層第二原子層。如此，圖案化自組裝單層（SAM）809的有序單層結構可做為模板供結構材料層820成長。由圖案化自組裝單層（SAM）809形成的處理層814當作防止成長遮罩，用以阻礙ALD製程在鰭片結構804的第一側壁806a沉積，同時未處理/未改變自組裝單層（SAM）810做為初始晶種/成核層，使ALD沉積製程可在基板338上的自組裝單層（SAM）810提供的成核位置成核及成長。故選擇性ALD沉積製程只在預定位置生成材料層820，即留在鰭片結構804的第二側壁806b上的自組裝單層（SAM）810。
ALD沉積製程期間，第一反應氣體混合物脈衝供應至處理腔室，例如第6圖所示處理腔室634，以形成第一單層材料層820至鰭片結構804的第二側壁806b。咸信利用化學反應使第一單層吸著於基板上的未處理/未改變自組裝單層（SAM）810，可讓第一單層的原子牢牢黏附未處理/未改變自組裝單層（SAM）810的原子。因圖案化未處理/未改變自組裝單層（SAM）809的處理層814具有不同於未處理/未改變自組裝單層（SAM）810的化性，故處理層814的分子將無法成功黏附第一單層材料層820的原子，且只能讓第一單層的原子黏附未處理/未改變自組裝單層（SAM）810的原子。如此，後續形成的第二單層選擇性只沉積至第一單層，使ALD製程得以選擇性沉積。
脈衝輸送第一反應氣體混合物時，在熱ALD製程或電漿ALD製程期間，第一反應氣體混合物可依需求同時與、相繼與或不與還原氣體混合物（「試劑」）（例如氫氣（H2 ）或NH3 氣體）供應至處理腔室634。適合供入處理腔室634的第一反應氣體混合物包括含矽氣體（例如SiH4 、Si2 H6 或其他適合的含矽化合物）和一或更多含鉭氣體、含鈦氣體、含鈷氣體、含鎢氣體、含鋁氣體、含鎳氣體、含銅氣體、含硼氣體、含磷氣體、含氮氣體或其他適於沉積單層至適用半導體裝置的基板表面的氣體。所述替代試劑（即沉積製程期間配合反應前驅物使用以形成單層的還原劑）的實例包括氫（例如H2 或原子H）、氮（例如N2 或原子N）、氨（NH3 ）、聯胺（N2 H4 ）、氫與氨混合物（H2 /NH3 ）、硼烷（BH3 ）、二硼烷（B2 H6 ）、三乙硼烷（Et3 B）、矽烷（SiH4 ）、二矽烷（Si2 H6 ）、三矽烷（Si3 H8 ）、四矽烷（Si4 H10 ）、甲基矽烷（SiCH6 ）、二甲基矽烷（SiC2 H8 ）、膦（PH3 ）、上述物質的衍生物、上述物質的電漿或上述物質的組合物。
第一反應氣體混合物脈衝可持續供應一段預定時間。在此所用「脈衝」一詞係指注入處理腔室的材料劑量。在第一反應氣體混合物或第一與第二反應氣體混合物的各脈衝之間，此將進一步說明於後，可在第一及/或第二反應前驅氣體混合物的各個或多個脈衝之間，脈衝輸送淨化氣體混合物至處理腔室，以移除雜質或未反應/未吸著於基板表面的殘餘前驅氣體混合物（例如反應氣體混合物的未反應雜質等），故雜質或殘餘前驅氣體混合物可抽出處理腔室。
脈衝輸送到處理腔室634的第一反應前驅氣體混合物脈衝可沉積厚度約3埃（Å）至約5 Å的第一單層材料層820。
脈衝輸送第一反應前驅氣體混合物期間，亦可調整數個製程參數。在一實施例中，製程壓力控制在約7托耳至約30托耳。處理溫度為約125℃至約450℃。RF功率控制在約100瓦至約2000瓦。供入第一反應氣體混合物的反應氣體控制在約5 sccm至約10 sccm。還原氣體可按約100 sccm至約700 sccm供應。
終止脈衝輸送第一反應氣體後，供應第二反應氣體混合物脈衝至處理腔室634，以主要在鰭片結構804的第二側壁806b上形成第二單層材料層820。在熱ALD製程或電漿ALD製程期間，第二反應氣體混合物可依需求同時與、相繼與或不與還原氣體混合物（或試劑）（例如氫氣（H2 ）或NH3 氣體）供應至處理腔室634。咸信利用化學反應使第二單層吸著於第一單層，可讓第二單層的原子牢牢黏附第一單層的原子。
在一實施例中，適合供入處理腔室634的第二反應氣體混合物包括含矽氣體（例如SiH4 、Si2 H6 或其他適合的含矽化合物）和一或更多含氧氣體（例如H2 O、O2 或O3 ）、含鉭氣體、含鈦氣體、含鈷氣體、含鎢氣體、含鋁氣體、含鎳氣體、含銅氣體、含硼氣體、含磷氣體、含氮氣體或其他適於沉積單層至適用半導體裝置的基板表面的氣體。所述替代試劑（即沉積製程期間配合反應前驅物使用以形成單層的還原劑）的實例包括氫（例如H2 或原子H）、氮（例如N2 或原子N）、氨（NH3 ）、聯胺（N2 H4 ）、氫與氨混合物（H2 /NH3 ）、硼烷（BH3 ）、二硼烷（B2 H6 ）、三乙硼烷（Et3 B）、矽烷（SiH4 ）、二矽烷（Si2 H6 ）、三矽烷（Si3 H8 ）、四矽烷（Si4 H10 ）、甲基矽烷（SiCH6 ）、二甲基矽烷（SiC2 H8 ）、膦（PH3 ）、上述物質的衍生物、上述物質的電漿或上述物質的組合物。
第二反應氣體混合物脈衝可持續供應一段預定時間。在第二反應氣體混合物或第一與第二反應氣體混合物的各脈衝或一些脈衝之間，可脈衝輸送淨化氣體混合物至處理腔室，以移除雜質或未反應/未吸著於基板表面的殘餘前驅氣體混合物（例如反應氣體混合物的未反應雜質等）。
脈衝輸送到處理腔室634的第二反應前驅氣體混合物脈衝可沉積厚度約3 Å至約5 Å的第二單層材料層820。
脈衝輸送第二反應前驅氣體混合物期間，亦可調整數個製程參數。在一實施例中，製程壓力控制在約5托耳至約30托耳。處理溫度為約125℃至約450℃。RF功率控制在約100瓦至約800瓦。供入第二反應氣體混合物的反應氣體控制在約5 sccm至約20 sccm。還原氣體可按約100 sccm至約700 sccm供應。
在反應前驅氣體混合物的各脈衝之間或數個脈衝之後，接著供應淨化氣體混合物至處理腔室634，以清除處理腔室的殘餘物和雜質。在脈衝輸送淨化氣體混合物期間，亦可調整數個製程參數。在一實施例中，製程壓力控制在約1托耳至約100托耳。處理溫度為約125℃至約450℃。RF功率控制在約100瓦至約800瓦。Ar或N2 氣體可按約200 sccm至約1000 sccm供應。
脈衝輸送淨化氣體混合物後，接著反覆進行始於脈衝輸送第一及/或第二反應氣體混合物、然後脈衝輸送淨化氣體混合物的附加循環，直到獲得預定厚度的材料層820為止。當開始後續循環脈衝輸送第一反應氣體混合物時，製程壓力和其他製程參數可調整成預定大小，以助於沉積後續單層材料層820。
在另一實施例中，可以相反順序進行方塊704的自組裝單層沉積製程和方塊706的方向性電漿製程，依箭頭708指示，在方塊704的自組裝單層沉積製程前進行方塊706的方向性電漿製程。在此實施例中，可先進行方向性電漿處理製程，以分別於鰭片結構804的第一側壁806a（如第8B2-1圖所示）、或鰭片結構804的第一側壁806a與底部830（如第8B2-2圖所示）或主要在鰭片結構804的頂表面808與底部830（如第8B2-3圖所示）形成第一處理層814。方向性電漿製程可提供入射離子812，以選擇性摻雜、插入、塗佈、佈植或處理離子812而直接在基板338上形成處理層814。隨後，接著進行方塊704的自組裝單層沉積製程，以選擇性主要在鰭片結構804的第二側壁806b與底部830且不在處理層814上（如第8C2-1圖所示）、或主要在鰭片結構804的第二側壁806b（如第8C2-2圖所示）或主要在鰭片結構804的第一側壁806a與第二側壁806b（如第8C2-3圖所示）形成自組裝單層（SAM）810。基於上述相同原因，仔細選擇用於形成自組裝單層810的前驅物，可使自組裝單層810的分子只主要黏附於基板且不吸附於處理層814。故在形成圖案化自組裝單層809後，接著進行方塊710的ALD沉積製程，以選擇性在鰭片結構的第二側壁806b上形成材料層820，其中基於上述類似原因，如第8D1圖、第8D4圖和第8D5圖所示，分別使用第8C2-1圖、第C2-2圖和第8C2-3圖所示圖案化自組裝單層809做為模板來形成自組裝單層810。
因此，提供利用圖案化自組裝單層形成選擇性ALD沉積製程的方法，以於基板上形成結構（例如鰭片結構）且不同材料在結構的不同位置，用以三維（3D）堆疊半導體晶片用鰭式場效電晶體（FinFET）。方法採用方向性電漿製程來形成圖案化自組裝單層，使得選擇性ALD製程能形成材料層至基板的結構上且不同材料在結構的不同表面/側壁。如此可獲得鰭片結構且預定不同材料類型形成在結構（例如鰭片結構）的不同位置，特別係應用到三維（3D）堆疊半導體鰭式場效電晶體（FinFET）。
雖然以上係針對本發明實施例說明，但在不脫離本發明基本範圍的情況下，當可策劃本發明的其他和進一步實施例，因此本發明範圍視後附申請專利範圍所界定者為準。
100‧‧‧基板
101、103‧‧‧裝置區
102‧‧‧鰭片
104‧‧‧STI結構
106‧‧‧閘極結構
110‧‧‧頂表面
120‧‧‧表面
120a-b‧‧‧側壁
148、168‧‧‧部分
150‧‧‧FinFET
166‧‧‧泵送區
200‧‧‧處理腔室
202‧‧‧基板
204‧‧‧特徵結構
206、212‧‧‧表面
208‧‧‧開口
210‧‧‧SAM
214‧‧‧結構
300‧‧‧處理腔室
301‧‧‧腔室主體
302‧‧‧離子
306‧‧‧電漿源
308‧‧‧電漿鞘調節器
309‧‧‧處理區
312、314‧‧‧調節器
316‧‧‧縫隙
334‧‧‧支撐件
338‧‧‧基板
340‧‧‧電漿
341‧‧‧邊界
342‧‧‧電漿鞘
344‧‧‧特徵結構
347‧‧‧側壁
349‧‧‧頂表面
351‧‧‧平面
369、370、371‧‧‧軌跡路徑
380‧‧‧底部
388‧‧‧氣源
390‧‧‧偏壓源
400‧‧‧處理腔室
402‧‧‧電弧室
403‧‧‧側壁
406‧‧‧離子
410‧‧‧提取孔徑
414‧‧‧抑制電極
416‧‧‧接地電極
418‧‧‧離子束
420、430、432‧‧‧調節器
440‧‧‧電漿
441‧‧‧邊界
442‧‧‧電漿鞘
450‧‧‧縫隙
500‧‧‧處理腔室
502‧‧‧離子源
504‧‧‧提取電極
506、510‧‧‧磁力分析儀
508、512‧‧‧平臺
614‧‧‧升降機
616‧‧‧升降板
618‧‧‧致動器
620‧‧‧插銷
622‧‧‧淨化環
624‧‧‧淨化通道
629‧‧‧腔室主體
630‧‧‧氣體輸送設備
631‧‧‧側壁
632‧‧‧腔室蓋
633‧‧‧狹縫閥管道
634‧‧‧處理腔室
635‧‧‧底部
636A-B、637A-B‧‧‧氣體入口
637‧‧‧擴張管道
638、639、640‧‧‧氣源
642A-B‧‧‧閥
643A-B‧‧‧輸送管線
644A-B、646A-B‧‧‧閥座組件
645A-B‧‧‧淨化管線
648A-B‧‧‧控制器
660‧‧‧底表面
662‧‧‧扼流器
672‧‧‧帽部
678‧‧‧泵送系統
679‧‧‧泵送通道
680‧‧‧控制單元
682‧‧‧CPU
683‧‧‧軟體
684‧‧‧支援電路
686‧‧‧記憶體
688‧‧‧匯流排
690‧‧‧擴張管道
692‧‧‧支撐件
700‧‧‧製程
702、704、706、710‧‧‧方塊
708‧‧‧箭頭
802‧‧‧結構
804‧‧‧鰭片結構
805‧‧‧凹槽結構
806、806a-b‧‧‧側壁
808‧‧‧頂表面
809‧‧‧圖案化自組裝單層
810‧‧‧自組裝單層
811‧‧‧表面
812、818‧‧‧離子
814‧‧‧處理層
820‧‧‧材料層
830‧‧‧底部
1400、1402、1404‧‧‧調節器
G、G1、G2‧‧‧水平間距
S、Z‧‧‧垂直間距
Za、Zb‧‧‧距離
為讓本發明的上述概要特徵更明顯易懂，可配合參考實施例說明，部分實施例乃圖示在附圖。然應注意所附圖式僅說明本發明典型實施例，故不宜視為限定本發明範圍，因為本發明可接納其他等效實施例。
第1A圖圖示基板的透視圖，基板具有以習知方式形成於上的鰭式場效電晶體（FinFET）結構；
第1B圖圖示基板的截面圖，基板具有以習知方式形成於上的部分鰭式場效電晶體（FinFET）結構；
第2A圖至第2C圖圖示利用自組裝單層（SAM）進行習知選擇性沉積製程的製程流程；
第3A圖圖示設備，用以摻雜摻質至基板上的結構；
第3B圖圖示另一設備實施例，用以摻雜摻質至基板上的結構；
第4圖圖示又一設備實施例，用以摻雜摻質至基板上的結構；
第5圖圖示再一設備實施例，用以摻雜摻質至基板上的結構；
第6圖圖示用於進行原子層沉積（ALD）製程的設備；
第7圖圖示用於形成具複合材料的鰭片結構至基板上的方法流程圖；及
第8A圖至第8D5圖圖示根據第7圖所示製程，在製造製程期間，形成具預定材料的鰭片結構的順序實施例。
為助於理解，盡可能以相同的元件符號代表各圖中共同的相似元件。應理解某一實施例的元件和特徵結構當可有益地併入其他實施例，在此不另外詳述。
然應注意所附圖式僅說明本發明的示例性實施例，故不宜視為限定本發明範圍，因為本發明可接納其他等效實施例。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
338‧‧‧基板
802‧‧‧結構
804‧‧‧鰭片結構
806a-b‧‧‧側壁
808‧‧‧頂表面
809‧‧‧圖案化自組裝單層
810‧‧‧自組裝單層
814‧‧‧處理層
818‧‧‧離子
830‧‧‧底部

Claims (18)

  1. 一種形成具預定材料的結構至基板上的方法，該方法包含下列步驟： 形成一圖案化自組裝單層至一結構周邊上，該結構形成於一基板上，其中該圖案化自組裝單層包括一處理層，該處理層形成在一自組裝單層之中；以及進行一原子層沉積製程，以主要在該圖案化自組裝單層的該自組裝單層上形成一材料層。
  2. 如請求項1所述之方法，其中該圖案化自組裝單層係由下列步驟形成： 沉積該自組裝單層至該結構上；以及在該自組裝單層上進行一方向性電漿製程，以利用該處理層圖案化該自組裝單層，而形成該圖案化自組裝單層。
  3. 如請求項2所述之方法，其中該方向性電漿製程進一步包含： 將多個離子主要摻雜到位於該結構的一第一側壁上的該自組裝單層內，以形成該處理層。
  4. 如請求項3所述之方法，其中該摻雜離子步驟進一步包含： 不摻雜離子到形成在該結構的一第二側壁上的該自組裝單層。
  5. 如請求項3所述之方法，其中該摻雜離子步驟進一步包含： 以約0度至60度的一離子入射角，摻雜該等離子至形成在該子結構的該第一側壁上的該自組裝單層內。
  6. 如請求項2所述之方法，其中該方向性電漿製程進一步包含： 將多個離子主要摻雜到該結構的一第一側壁內，以形成該處理層。
  7. 如請求項2所述之方法，進一步包含下列步驟： 形成該自組裝單層至該基板的一第二側壁上，該結構的該第二側壁無該處理層。
  8. 如請求項2所述之方法，其中沉積該自組裝單層之步驟進一步包含下列步驟： 提供該基板至具多個前驅物的一液基溶液或一氣相蒸汽中，以形成該自組裝單層。
  9. 如請求項1所述之方法，其中進行該原子層沉積製程之步驟進一步包含下列步驟： 脈衝輸送一第一反應氣體而提供一第一類型原子，以選擇性主要在該自組裝單層上形成該材料層的一第一單層。
  10. 如請求項9所述之方法，進一步包含下列步驟： 脈衝輸送一第二反應氣體而提供一第二類型原子，以選擇性主要在該材料層的該第一單層上形成該材料層的一第二單層。
  11. 如請求項1所述之方法，其中該結構係一鰭片結構，該鰭片結構用於三維堆疊半導體晶片用鰭式場效電晶體（FinFET）。
  12. 一種形成具不同材料的鰭片結構至基板上的不同側壁上的方法，該方法包含下列步驟： 形成一自組裝單層只在一鰭片結構的一第一部分上，該鰭片結構位於一基板上；以及進行一原子層沉積製程，以主要在該自組裝單層上選擇性形成一材料層，該鰭片結構的一第二部分無該材料層。
  13. 如請求項12所述之方法，其中形成該自組裝單層僅至該鰭片結構的該第一部分上之步驟進一步包含下列步驟： 進行一方向性電漿製程，以在該鰭片結構的該第二部分上形成一處理層。
  14. 如請求項13所述之方法，其中進行該方向性電漿製程之步驟進一步包含下列步驟： 進行該方向性電漿製程，以將多個離子主要摻雜到該鰭片結構的該第二部分的一第一側壁內，而主要在該鰭片結構的該第二部分的該第一側壁上形成該處理層。
  15. 如請求項14所述之方法，其中主要在該鰭片結構的該第一部分的一第二側壁上形成該自組裝層。
  16. 如請求項14所述之方法，其中進行該方向性電漿製程之步驟進一步包括下列步驟： 以約0度至60度的一離子入射角，摻雜該等離子至該鰭片結構的該第二部分的該第一側壁內。
  17. 如請求項13所述之方法，進一步包含下列步驟： 不摻雜離子，使形成在該鰭片結構的該第一部分上的該自組裝層實質不變。
  18. 如請求項12所述之方法，該結構係一鰭片結構，該鰭片結構用於三維堆疊半導體晶片用鰭式場效電晶體（FinFET）。
TW106116668A 2014-04-10 2015-03-04 3d結構半導體應用之利用圖案化自組裝單層的選擇性原子層沉積製程 TWI629717B (zh)

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Application Number Priority Date Filing Date Title
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