TW201738755A - 用於快取無效之裝置及方法 - Google Patents

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Abstract

本發明包含用於快取無效之裝置及方法。一實例性裝置包括一具有位元向量之記憶體器件及耦合至該記憶體器件之一通道控制器。該通道控制器經組態以回應於接收一位元向量運算請求而使得一整體無效命令發送至一快取記憶體系統。

Description

用於快取無效之裝置及方法
本發明大體上係關於半導體記憶體及方法，且更特定言之，本發明係關於用於快取無效之裝置及方法。
記憶體器件通常設置為運算系統中之內部半導體積體電路。存在諸多不同類型之記憶體，包含揮發性及非揮發性記憶體。揮發性記憶體可需要維持其資料(例如，主機資料、誤差資料等等)之電力且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)等等。非揮發性記憶體可藉由當不供電時保持儲存之資料而提供永久性資料且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻隨機存取記憶體(RRAM)及磁阻隨機存取記憶體(MRAM)，諸如自旋力矩轉移隨機存取記憶體(STT RAM)等等。 運算系統通常包含數個處理資源(例如，一或多個處理器)，該運算系統可擷取及執行指令且將該等執行之指令之結果儲存至一適合位置。一處理資源(例如，CPU)可包括數個功能單元，諸如(例如)算術邏輯單元(ALU)電路、浮動點單元(FPU)電路及/或一組合邏輯區塊，可藉由對資料(例如，一或多個運算元)執行邏輯運算(諸如AND、OR、NOT、NAND、NOR及XOR)及反相(例如反轉)邏輯運算而使用該等功能單元來執行指令。例如，可使用功能單元電路經由數個邏輯運算對運算元執行算術運算，諸如加、減、乘及/或除。 在將指令提供至功能單元電路以用於執行時可涉及一運算系統中之數個組件。可(例如)由一處理資源(諸如，一控制器及/或主機處理器)執行指令。可將資料(例如，將對其執行指令之運算元)儲存於可由該功能單元電路獲得之一記憶體陣列中。該等指令及/或資料可自記憶體陣列擷取且在該功能單元電路開始對資料執行指令之前經定序及/或緩衝。此外，由於可通過該功能單元電路在一個或多個時脈週期中執行不同類型之運算，所以亦可定序及/或緩衝指令及/或資料之中間結果。在一或多個時脈週期中完成一運算之一序列可被稱為一運算週期。就處理資源而言，完成一運算週期所耗費之時間需要付出運算效能及電力消耗之代價。 在諸多例項中，處理資源(例如，處理器及/或相關聯之功能單元電路)可在記憶體陣列之外部，且經由該處理資源與記憶體陣列之間之一匯流排存取資料以執行一組指令。處理效能可在一記憶體中處理器(PIM)器件中改良，其中可在一記憶體內部及/或接近處(例如，直接位於與記憶體陣列相同之一晶片上)實施一處理器。如本文所使用，一PIM器件意欲意謂其中在一記憶體內部及/或接近處實施一處理能力之一器件。PIM器件可藉由減少及/或消除外部通信而節省時間且亦可節約電力。PIM運算可涉及基於位元向量之運算。在一虛擬位址空間中對連續位元(亦被稱為「塊」)執行基於位元向量之運算。例如，一塊虛擬位址空間可具有256位元之一連續位元長度。虛擬位址空間之連續塊可或可不係實體連續的。 一典型快取架構(完全關聯、設置關聯或直接映射)使用由一處理器產生之一位址之一部分來定位快取(在本文中亦被稱為一「快取區塊」)中之資料之一區塊之佈置且可具有描述該快取區塊之狀態之一些元資料(例如，有效及壞位元)。一快取標籤係用於該快取中之資料之一群組之一獨特識別符。一末級快取架構可係基於3D積體記憶體，其中標籤及元資料儲存於SRAM中之晶片上且快取資料之區塊儲存於快速存取之DRAM中。在此一架構中，發生使用晶片上SRAM標籤之匹配且由相對較快之封裝上DRAM (相較於一封裝下解決方案)加速記憶體存取。 一快取架構可具有與多個處理資源(處理器核)操作之多級快取。例如，一膝上型電腦可具有兩個處理核及兩級快取，一個用於指令且一個用於資料。第二級快取(L2)可被稱為末級快取(LLC)且能夠儲存256千位元組資料。一伺服器可具有三個或三個以上級之快取。在一個三級快取中，第三級快取(L3)可充當為末級快取(LLC)。所有處理核應具有記憶體之相同視圖。據此，一基於快取之記憶體系統將使用快取一致性協定之一些形式(例如，一MESI (經修改之獨有共享無效)或基於目錄之快取一致性協定)以維持至處理核之間之快取記憶體系統中之準確資料之存取。 在一處理核上運行之編碼可想要存取一位元向量運算器件(例如，PIM器件)以執行一基於位元向量之運算。一主機中之一處理資源通常知道其本身之快取線位元長度(一快取線在本文中亦可被稱為一「快取區塊」)以維持其快取一致性。然而，一PIM器件中之一基於位元向量之運算可對一不同位元長度之位元向量運算。用於執行一基於位元向量之運算且同時維持軟體中之快取一致性之一典型使用圖案可涉及一整個快取之昂貴沖洗或使得特定頁變得不可快取(在快取中不可使用)。沖洗快取記憶體涉及將快取項目之一整個區塊返回寫入至記憶體且刪除該等快取項目以騰出在快取記憶體中使用之空間。沖洗一整個快取記憶體可非必要地自快取記憶體移除可使用之快取項目且在執行運算時消耗大量電力及時間。 相比而言，將快取項目標記為無效(亦被稱為「無效」快取項目或「快取無效」)涉及標記特定快取項目(例如，特定快取線)且僅刪除彼等快取項目以騰出在快取記憶體中為另一目的而使用之空間。因此，將一特定快取項目(例如，快取線)返回寫入至記憶體且為另一目的刪除快取記憶體中之快取項目之一快取無效命令比一沖洗操作消耗更少電力及時間。一快取無效運算係用於確保資料在一主機器件與一記憶體器件之間一致之一種技術。然而，使得一PIM器件完全知道一致性協定將十分昂貴及複雜。
本發明包含用於快取無效之裝置及方法。本文描述之快取無效實施例可使得一基於位元向量之運算請求能夠在一位元向量運算記憶體器件(例如，一記憶體中處理器(PIM)器件)上執行，且在具有不同於一位元向量位元長度之一快取線位元長度之分離器件(例如，一「主機」處理資源)上更有效地與一基於快取之記憶體系統互動。例如，一基於快取之記憶體系統中之一快取線之一實例可具有一128位元組(一千位元)位元長度，包含元資料及標籤以及快取區塊資料。相比而言，一位元向量運算記憶體器件(例如，一PIM器件)可對相當於一DRAM陣列中之一區塊寬度或等於一不同選定位元寬度(取決於一特定設計實施方案)之「塊」中之資料之區塊運算。在一個實施例中，一塊可經選擇具有256位元之一位元寬度來匹配一特定介面頻寬之一寬度。因此，在一基於快取之記憶體系統中，四個(4)塊可總共對應於128位元組之一快取線位元長度。 如本文所使用，術語「位元向量」意欲意謂實體連續數目之位元。該實體連續數目之位元可存在(例如儲存)於一位元向量記憶體器件(例如，PIM器件)上，不論係該位元向量記憶體器件上之記憶體胞之一陣列中之列中之實體連續(例如，水平定向)或行中之實體連續(例如，垂直定向)。如本文所使用，一「位元向量運算」意欲意謂對係(例如)由PIM器件使用之虛擬位址空間之一連續部分(亦被稱為「塊」)之一位元向量執行之一運算。在該虛擬位址空間中，一塊與其他塊可或可不實體連續。 在一個實例性實施例中，一裝置包括具有記憶體胞之一陣列及耦合至該陣列之感測電路之一記憶體器件。該感測電路包含一感測放大器及經組態以實施邏輯運算之一運算組件。一記憶體控制器耦合至該陣列及感測電路且經組態以接收一位元向量運算請求。一通道控制器耦合至該記憶體器件且經組態以回應於接收一位元向量運算請求而將一整體無效命令發送至一快取記憶體系統。如本文所使用，一快取記憶體系統(亦被稱為一「基於快取之記憶體系統」)意欲意謂與一特定快取一致性協定相關聯之一裝置，例如組件、器件、系統等等。如本文所使用，術語「整體無效」意欲意謂在多個位置(例如，多個快取線)中對無效資訊定址且操作而不必將無效指令分開定址且傳遞至該多個位置之各者之一能力。如以上所提及，將快取項目標記為無效(亦被稱為「無效」快取項目或「快取無效」)包括刪除一快取項目之內容以騰出在快取記憶體中使用之空間。在本文描述之一些實施例中，一快取無效操作騰出在一快取記憶體中與正在一PIM器件上執行之運算搭配使用之空間。 在本發明之以下詳細描述中，參考形成本發明之一部分之附圖，且其中以繪示之方式展示可如何實踐本發明之一或多個實施例。充分詳細地描述此等實施例以使得一般技術者能夠實踐本發明之實施例，且將瞭解可利用其它實施例且可在不違背本發明之範疇之情況下做出程序、電及/或結構改變。如本文所使用，諸如「N」、「M」等等之元件符號(尤其係相對於圖中之元件符號)指示可包含如此標示之數個特定特徵。如本文所使用，「數個」特定事物可係指此等事物之一或多者(例如，數個記憶體陣列可被稱為一或多個記憶體陣列)。「複數個」意欲指此等事物之一個以上。 本文中之圖式遵循其中第一數字或前幾個數字對應於圖式圖編號且剩餘數字識別圖式中之一元件或組件之一編號慣例。可藉由使用類似數字識別不同圖之間之類似元件或組件。例如，206可係圖2中之參考元件「06」，且一類似元件可在圖6中引用為606。如將明白，可添加、交換及/或消除本文之各種實施例中展示之元件以提供本發明之數個額外實施例。另外，如將明白，圖中提供之元件之比例及相對尺寸意欲繪示本發明之特定實施例，且不應視為具有一限制意義。 圖1A係根據本發明之數個實施例之為包含一記憶體器件之一運算系統之形式之一裝置之一方塊圖。如圖1A中所展示，一主機110可包含邏輯及/或處理資源112 (例如，一運算組件)。如本文所使用，邏輯意欲意謂諸如電晶體電路及/或一或多個特定應用積體電路(ASIC)之硬體且亦可包含韌體。在至少一實施例中，邏輯資源112可包含邏輯資源112 (有時亦被稱為一「邏輯層」)上之一靜態隨機存取記憶體(SRAM)。如圖1A之實例性實施例中所展示，邏輯資源112可在主機110上耦合至主機110上之一快取記憶體113，例如，諸如一3D積體記憶體中之封裝上(亦被稱為晶片上及/或晶粒上)。邏輯組件112可經由一寬介面114 (例如，256位元介面)耦合至快取記憶體113。此介面可包含作為具有堆疊於一邏輯晶粒上之多個記憶體晶粒之一3D積體記憶體之一部分之矽通孔(TSV)。 在一或多個實施例中，快取記憶體113可具有複數個快取級、陣列、記憶體層、記憶體庫、記憶體庫區段、子陣列、列等等113-1、113-2,..., 113-N。實施例不限制於此。在至少一實施例中，快取記憶體113之一部分可充當為至快取記憶體113之一末層快取(LLC)部分(級)，例如113-N。在此結構中，LLC 113-N可控制區塊資料對準，且將自本文之描述明白，可減少一邏輯及/或3D積體記憶體晶片之快取記憶體113之一總資料尺寸。 如圖1A中所展示，可提供可包含為韌體及/或硬體(例如，一特定應用積體電路(ASIC))及/或軟體(例如，儲存於記憶體中且由邏輯及/或處理資源112執行之指令)形式之邏輯之一快取控制器115。根據實施例，由快取控制器115使用之韌體及/或軟體可包含與快取記憶體113之一快取一致性協定相關聯之一無效引擎116。在一些實施例中，快取控制器115可(例如)藉由執行指令及/或執行邏輯運算而經組態以維持與快取記憶體113中之快取線(亦被稱為「快取區塊」)相關聯之一快取一致性協定。一快取一致性協定可為一MESI (經修改之獨有共享無效)或基於目錄之快取一致性協定等等。實施例可不限制於此等實例。如本文所使用，一快取線(「快取區塊」)意欲意謂用於快取儲存之一基礎單元且可含有資料之多個位元組/字組。在一或多個實施例中，快取控制器可將元資料(諸如，區塊選擇元資料及/或子列選擇元資料)加入至一快取線。例如，區塊選擇元資料可實現至快取線之一偏移且子列選擇元資料可實現至一設置相關快取之多個設置。在一個實施例中，區塊選擇提供至一動態隨機存取記憶體(DRAM)中之一頁之一偏移。 為了瞭解改良之系統操作技術及用於實施此等技術之裝置，其後跟著一位元向量運算記憶體器件(例如，PIM器件)及相關聯之主機之一討論。根據各種實施例，可將指令(例如，PIM命令(微碼指令))發送至具有實施邏輯運算之PIM能力之一記憶體器件。該PIM器件可儲存一記憶體陣列內之PIM命令且可由記憶體器件上之一控制器執行而不必利用一主機通過一匯流排向後及向前轉移命令。可在記憶體器件上執行PIM命令以在記憶體器件上執行邏輯運算，此可比在主機上執行邏輯運算用時更少且使用更少電力來完成。另外，可藉由減少圍繞一運算系統移動以處理請求之記憶體陣列操作(例如，讀取、寫入等等)之資料量來實現時間及電力節省優勢。 本發明之數個實施例相較於先前系統(諸如先前PIM系統及具有一外部處理器(例如，定位於一記憶體陣列外部，(諸如)位於一分離積體電路晶片上之一處理資源)之系統)可提供與執行運算功能相關聯之改良之平行性及/或減少之電力消耗。例如，數個實施例可在(例如)不將資料經由一匯流排(例如，資料匯流排、位址匯流排、控制匯流排)轉移至記憶體陣列及感測電路外部之情況下提供執行完全完整之運算功能，諸如整數加、減、乘、除及CAM (內容可定址記憶體)。此等運算功能可涉及執行數個邏輯運算(例如邏輯功能，諸如AND、OR、NOT、NOR、NAND、XOR等等)。然而，實施例不限制於此等實例。例如，執行邏輯運算可包含執行數個非布林(Boolean)邏輯運算，諸如複製、比較、銷毀等等。 在先前做法中，可將資料自陣列及感測電路(例如，經由包括輸入/輸出(I/O)線之一匯流排)轉移至可包括ALU電路及/或經組態以執行合適邏輯運算之其他功能單元電路之一處理資源，諸如一處理器、微處理器及/或運算引擎。然而，將資料自一記憶體陣列及感測電路轉移至此(等)處理資源可涉及顯著電力消耗。即使該處理資源位於與記憶體陣列相同之一晶片上，在將陣列外部之資料移動至運算電路中時可消耗顯著電力，此可涉及執行一感測線(在本文中可被稱為一數位線或資料線)、位址存取(例如，啟動一行解碼信號)以自I/O線(例如，局部I/O線)上之感測線轉移資料，從而將資料移動至陣列周邊，且將資料提供至運算功能。 此外，(若干)處理資源(例如，運算引擎)之電路可不符合與一記憶體陣列相關聯之間距規則。例如，一記憶體陣列之胞可具有一4F2 或6F2 胞尺寸，其中「F」係對應於該等胞之一特徵尺寸。因而，與先前PIM系統之ALU電路相關聯之器件(例如，邏輯閘)可不能夠與記憶體胞形成於間距上，此可影響(例如)晶片尺寸及/或記憶體密度。本發明之數個實施例包含與記憶體胞之一陣列形成於間距上且能夠執行運算功能之感測電路。 再者，圖1A係根據本發明之數個實施例之為包含一記憶體器件120之一運算系統100之形式之一裝置之一方塊圖。以上詳細討論主機110、邏輯資源112、快取記憶體113及快取控制器。圖1A中展示之記憶體器件120可包含一記憶體控制器140、具有感測電路150及/或邏輯電路170之一記憶體陣列130。本文使用之此等元件之各者亦可分開稱為一「裝置」。 圖1A展示包含耦合(例如，連接)至記憶體器件120之一主機110之系統100，記憶體器件120包含一記憶體陣列130。主機110可為一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一智慧型電話或一記憶體卡讀取器以及各種其他類型之主機。主機110可包含一系統母板及/或背板且可包含數個處理資源(例如，一或多個處理器、微處理器或一些其他類型之控制電路)。系統100可包含分離積體電路或主機110及記憶體器件120兩者可位於相同積體電路上。系統100可為(例如)一伺服器系統及/或一高效能運算(HPC)系統及/或其之一部分。儘管圖1A (及後來圖1B)中展示之實例繪示具有一馮·諾依曼(Von Neumann)架構之一系統，但本發明之實施例可在非馮·諾依曼架構中實施，該非馮·諾依曼架構可不包含通常與一馮·諾依曼架構相關聯之一或多個組件(例如，CPU、ALU等等)。 記憶體陣列130可為(例如)一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括配置成由存取線(在本文中可被稱為字線或選擇線)耦合之列及由感測線(在本文中可被稱為資料線或數位線)耦合之行之記憶體胞。儘管在圖1中展示一單一陣列130，但實施例不限制於此。例如，記憶體器件120可包含數個陣列130 (例如，DRAM胞、NAND快閃胞等等之數個記憶體庫)。 記憶體器件120包含鎖存透過一資料匯流排156 (例如，一I/O匯流排)通過I/O電路144提供之位址信號之位址電路142。可將狀態及/或例外狀態資訊自記憶體器件120上之記憶體控制器140提供至包含一頻帶外匯流排157 (圖1B中展示)之一通道控制器143 (圖1B中展示)，繼而可將狀態及/或例外狀態資訊自記憶體器件120提供至主機110。位址信號通過位址電路142接收且由一列解碼器146及一行解碼器152解碼以存取記憶體陣列130。藉由使用感測電路150感測資料線上之電壓及/或電流變化而自記憶體陣列130讀取資料。感測電路150可自記憶體陣列130讀取且鎖存一頁(例如，列)資料。I/O電路144可用於通過資料匯流排156與主機110雙向資料通信。使用寫入電路148來將資料寫入至記憶體陣列130。 記憶體控制器140 (例如，記憶體庫控制邏輯及/或定序器)解碼來自主機110之由控制匯流排154 (例如，一位址及控制(A/C)匯流排)提供之信號。此等信號可包含用於控制在記憶體陣列130上執行之操作(包含資料讀取、資料寫入及資料擦除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各種實施例中，記憶體控制器140負責用於執行來自主機110之指令。記憶體控制器140可為一狀態機、一定序器或一些其他類型之控制器。控制器140可控制一陣列(例如，記憶體陣列130)中偏移資料(例如，向右或向左)。 以下進一步描述感測電路150之實例。例如，在數個實施例中，感測電路150可包括數個感測放大器及數個運算組件，該數個運算組件可充當且在本文中被稱為一累加器且可用於(例如，對與互補資料線相關聯之資料)執行邏輯運算。 在數個實施例中，可使用感測電路150利用儲存於陣列130中作為輸入之資料來執行邏輯運算且將該等邏輯運算之結果返回儲存至陣列130而非經由一感測線位址存取轉移資料(例如，不啟動一行解碼信號)。因而，可使用感測電路150且在感測電路150內而非由該感測電路外部之處理資源執行(或與其相關聯)各種運算功能。例如，可在不使用與一主機110及/或位於器件120上(例如，位於控制器140或其他地方上)之其他處理電路(諸如ALU電路)相關聯之一處理器之情況下執行運算功能。 在各種先前做法中，例如，可經由感測電路自記憶體讀取與一運算元相關聯之資料且經由I/O線(例如，經由局部I/O線及/或全域I/O線)將該資料提供至外部ALU電路。外部ALU電路可包含數個暫存區且將使用該等運算元執行運算功能，且結果將經由I/O線返回轉移至陣列。相比而言，在本發明之數個實施例中，感測電路150經組態以對儲存於記憶體陣列130中之資料執行邏輯運算且將結果返回儲存至記憶體陣列130而不啟用耦合至感測電路150之一I/O線(例如，一局部I/O線)。感測電路150可與陣列之記憶體胞形成於間距上。額外周邊感測放大器、暫存器、快取及/或資料緩衝(例如邏輯電路170)可耦合至感測電路150且可用於儲存(例如，快取及/或緩衝)本文描述之運算之結果。 因而，在數個實施例中，陣列130及感測電路150外部之電路無需執行運算功能，因為感測電路150可執行合適邏輯運算以在不使用一外部處理資源之情況下執行此等運算功能。因此，可使用感測電路150在至少一些程度上互補及/或替換此一外部處理資源(或此一外部處理資源之至少頻寬消耗)。實質上，當記憶體控制器120對具有區塊選擇162及子列選擇163元資料結構之一快取線160接收且操作時，陣列130及感測電路可根據實施例充當為一運算啟用快取。 然而，在數個實施例中，可使用感測電路150來執行除由一外部處理資源(例如，主機110)執行之邏輯運算外之邏輯運算(例如以執行指令)。例如，主機110及/或感測電路150可限制於僅執行某些邏輯運算及/或特定數目個邏輯運算。 啟用一I/O線可包含啟用(例如，接通)具有耦合至一解碼信號(例如，一行解碼信號)之一閘極及耦合至該I/O線之一源極/汲極之一電晶體。然而，實施例不限制於不啟用一I/O線。例如，在數個實施例中，可使用感測電路(例如150)來執行邏輯運算而不啟用陣列之行解碼線；然而，可啟用(若干)局部I/O線以將一結果轉移至一適合位置而非返回至陣列130 (例如，至一外部暫存器)。 圖1B係根據本發明之數個實施例之為包含經由一通道控制器143耦合至一主機110之複數個記憶體器件120-1,...,120-N之一運算系統100之形式之另一裝置架構之一方塊圖。如本文所使用，一通道控制器143意欲包含具有硬體(例如，為一特定應用積體電路(ASIC)之形式)及/或韌體之邏輯以實施一或多個特定功能。一通道控制器之一個實例可包含一狀態機。另一實例可包含一嵌入式處理資源。通道控制器143包含將輸入/輸出(I/O)任務處理至一器件之邏輯。 在至少一實施例中，通道控制器143可以一積體方式且以一模組118 (例如，形成於具有複數個記憶體器件120-1,...,120-N之相同晶片上)之形式耦合至複數個記憶體器件120-1,...,120-N。在一替代實施例中，通道控制器143可與(例如)形成於與複數個記憶體器件120-1,...,120-N分離之一晶片上之主機110 (由虛線111繪示)整合。通道控制器143可經由一控制匯流排154耦合至複數個記憶體器件120-1,...,120-N之各者，如圖1A中所描述，通道控制器143繼而可耦合至主機110。通道控制器143亦可經由一資料匯流排156耦合至複數個記憶體器件120-1,...,120-N之各者，如圖1A中所描述，通道控制器143繼而可耦合至主機110。另外，通道控制器143可經由與經組態以將狀態、例外狀態及其他資料資訊報告至通道控制器143以與主機110交換之一高速介面(HSI) 141相關聯之一頻帶外(OOB)匯流排157而耦合至複數個記憶體器件120-1,...,120-N之各者。 根據各種實施例，通道控制器143耦合至複數個記憶體器件120-1,...,120-N且經組態以回應於接收一位元向量運算請求而使得將一整體無效命令發送至一快取記憶體系統。在至少一實施例中，通道控制器143包含經組態以回應於接收一位元向量運算請求而產生該整體無效命令之邏輯160。另外，通道控制器143可自與複數個記憶體器件120-1,...,120-N之各者中之一記憶體庫仲裁器145相關聯之一高速介面(HSI)(在本文中亦被稱為一狀態通道介面) 141接收狀態及例外狀態資訊。在圖1B之實例中，複數個記憶體器件120-1,...,120-N之各者可包含一記憶體庫仲裁器145以定序且控制與複數個記憶體庫(例如，記憶體庫0 (0)、記憶體庫1 (1),...,記憶體庫6 (6)、記憶體庫7 (7)等等)相關聯之資料。複數個記憶體庫(記憶體庫0,...,記憶體庫7)之各者可包含一記憶體控制器140及其他組件，包含記憶體胞130之一陣列及感測電路150、邏輯電路170等等，如結合圖1A所描述。 例如，複數個記憶體器件120-1,...,120-N中之複數個記憶體庫(記憶體庫0,...,記憶體庫7)之各者可包含鎖存通過一控制匯流排154提供之位址信號之位址電路142且可包含接收通過一資料匯流排156提供之資料之I/O電路144。可將狀態及/或例外狀態資訊自記憶體器件120上之記憶體控制器140提供至通道控制器143。通道控制器143經組態以回應於接收一位元向量運算請求而使得一整體無效命令發送至一快取記憶體系統且可使用控制匯流排154及/或OOB匯流排157在複數個記憶體器件120-1,...,120-N與主機110之間通信。 針對複數個記憶體庫(例如，記憶體庫0,...,記憶體庫7)之各者，位址信號可通過位址電路142接收且由一列解碼器146及一行解碼器152解碼以存取記憶體陣列130。藉由使用感測電路150感測資料線上之電壓及/或電流變化而自記憶體陣列130讀取資料。感測電路150可自記憶體陣列130讀取且鎖存一頁(例如，列)資料。I/O電路144可用於通過資料匯流排156與主機110雙向資料通信。使用寫入電路148將資料寫入至記憶體陣列130且可使用OOB匯流排157將狀態、例外狀態及其他資料資訊報告至通道控制器143。 通道控制器143可包含一或多個局部緩衝器161以儲存指令且可包含邏輯160以分配各自記憶體庫之陣列中之複數個位置(例如，子陣列或子陣列之部分)以儲存與複數個記憶體器件120-1, . . ., 120-N之各者之運算相關聯之各種記憶體庫之記憶體庫命令及引數(PIM命令)。通道控制器143可將命令(例如，PIM命令)發送至複數個記憶體器件120-1,...,120-N以儲存一記憶體器件之一給定記憶體庫內之彼等程式指令。 根據實施例，通道控制器143可包含邏輯160以將具有由一位元向量運算記憶體器件(例如，PIM器件)使用之一位元長度之位元向量位址轉換成具有由一快取記憶體系統使用之一不同位元長度之快取線位址。此外，通道控制器143可包含邏輯160以使得將一整體無效命令發送至一快取記憶體系統。由如圖1A中展示之與一主機110相關聯之快取記憶體113、邏輯資源112、快取控制器115及/或無效引擎116表示一快取記憶體系統(如本文使用之術語)之一實例。如以上所提及，術語「整體無效」意欲意謂在多個位置(例如，多個快取線)中對無效資訊定址且操作而不必將無效指令分開定址且傳遞至該多個位置之各者之一能力。該整體無效命令包含使得快取記憶體系統將快取項目標記為無效(亦被稱為「無效」快取項目或「快取無效」操作)之指令。 使得一快取項目或整個快取線無效包括刪除一快取項目或線之內容以騰出空間用於快取記憶體中之其他用途，例如保持與PIM運算相關聯之PIM命令及/或PIM資料。在本文描述之一些實施例中，一快取無效操作騰出在一快取記憶體中與正在一PIM器件上執行之運算搭配使用之空間。如以上所提及，使得一快取項目或整個快取線無效在時間、電力及資源使用上比沖洗一快取線或整個快取記憶體更便宜。再者，沖洗快取記憶體涉及將快取項目返回寫入至記憶體且接著刪除該等快取項目以騰出空間用於該快取記憶體中之其他用途，例如PIM運算。使得一快取項目或整個快取線無效額外比將特定頁標記為不可快取(在快取記憶體中不可使用)更便宜，其僅消耗快取記憶體系統上之有價值空間。 例如，本文揭示之實施例可有利地使用一單一整體無效命令允許一多級快取記憶體系統中之多個快取線無效，該單一整體無效命令經組態以由該快取記憶體系統接收。在一項實例中，一末級快取(LLC)可接收可由各快取級內之無效引擎共用且操作之整體無效命令以使得可位於該快取級中之任何快取線無效。依此方式，可保存頻寬資源、可增加操作速度且可減少電力消耗。另外，依此方式，可遵循由快取記憶體系統使用之一快取一致性協定(例如，MESI (經修改之獨有共享無效)或基於目錄之快取一致性協定)且同時避免浪費及昂貴(在快取資源、電力消耗及時間方面)之一整個快取級之沖洗及/或避免由軟體、韌體及/或邏輯(由一快取記憶體系統使用)將整頁快取標記為「不可快取」。此外，實施例可避免發展努力將具有一個位元長度之位元向量之一基於位元向量之運算器件(例如，PIMRAM器件)鏈接至具有一不同位元長度之一快取線尺寸之一快取記憶體系統之昂貴架構。例如，根據諸多各種快取一致性協定及系統將一PIMRAM架構標記為完全知道快取一致性協定可係一十分複雜及昂貴之架構設計問題(具體問題具體分析)。 如以上結合圖1A所描述，記憶體陣列130可為(例如)一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、3D XPoint陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括配置成由存取線(在本文中可被稱為字線或選擇線)耦合之列及由感測線(在本文中可被稱為資料線或數位線)耦合之行之記憶體胞。 如圖1A中，與一給定記憶體器件120-1,...,120-N中之任何特定記憶體庫(記憶體庫0,...,記憶體庫7)相關聯之一記憶體控制器140 (例如，記憶體庫控制邏輯及/或定序器)可解碼來自主機110之由控制匯流排154提供之信號。此等信號可包含晶片啟用信號、寫入啟用信號及位址鎖存信號，其等用於控制對儲存於記憶體陣列130中之記憶體胞上之資料執行之運算，包含資料讀取、資料寫入及資料擦除操作以及邏輯布林運算(諸如AND、OR、XOR等等)。在各種實施例中，記憶體控制器140可負責用於執行來自一主機110及/或記憶體器件120上之任何地方之指令。又，如以上所提及，記憶體控制器140可為一狀態機、一定序器或一些其他類型之控制器。例如，控制器140可控制在一陣列(例如，記憶體陣列130)中偏移資料(例如，向右或向左)。 圖1C係根據本發明之數個實施例之繪示一PIM器件120、一通道控制器143與具有多個處理資源112-1,...,112-M及多個快取級113-1,...,113-N之一主機110之間之一訊息交換之一方塊圖。在圖1C中展示之實例繪示「M」個處理核，其中各處理核具有一第一級快取，例如113-1-1,...,113-1-M。然而，實施例不限制於特定數目個處理核或與彼等處理核相關聯之第一級快取。僅為繪示目的給出可變之「M」且該可變之「M」可與其他可變數字表示方法(「N」)相同或不同。如以上所提及，快取之各級可與一快取控制器(例如，圖1A及圖1B中展示之115)介接且一給定快取級可與該級快取之在硬體(如一特定應用積體電路(ASIC))及/或韌體中提供之一無效引擎(例如，狀態機) 116-1,...,116-N相關聯。在圖1C之實例中，針對與處理核112-1,...,112-M相關聯之各級一個快取(L1)展示一無效引擎116-1,...,116-N。 如圖1C之實例中所展示，一通道控制器143可耦合至主機110且耦合至一記憶體器件120。通道控制器143可包含以上結合圖1B描述之相同之一通道控制器143。記憶體器件120可包含一能夠進行位元向量運算之記憶體器件(例如，PIM器件120)，其包含記憶體胞130之一陣列及如結合本文實施例所描述之相同之一記憶體控制器140。 如圖1C中所展示，通道控制器143可自一主機110及/或自位元向量運算記憶體器件(例如，PIM器件)接收一基於位元向量之運算請求182 (例如，一PIM命令、PIM向量運算指令)。通道控制器143經組態以具有為硬體及/或韌體形式之邏輯(例如，圖1B中展示之邏輯160)以尋找用於在基於位元向量之運算請求中涉及之位元向量(例如，源位元向量及目的地位元向量)之一基礎位址。例如，通道控制器143可使用邏輯識別用於容納於接收為位元向量運算請求182之一部分之一封裝之域中之一位元向量運算記憶體器件之一位元向量虛擬位址。通道控制器143可進一步經組態以基於識別之位元向量虛擬位址而使用邏輯來使得一整體無效命令184發送至與主機110相關聯之一快取記憶體系統。根據本文描述之實施例，該整體無效命令184可由通道控制器143產生且包括一基礎位址及關於一基於快取之記憶體系統之一長度。 在一些實施例中，如圖1C之實例中所展示，通道控制器143經組態以具有根據一MESI (經修改之獨有共享無效)快取一致性協定將整體無效命令184發送186 (例如廣播)至與一主機110相關聯之所有快取級113-1,...,113-N之邏輯。一旦接收整體無效命令184後，與各快取級113-1,...,113-N相關聯之一無效引擎116-1,...,116-N即將對該整體無效命令操作以使得各自快取級中之相關快取線無效。依此方式，一單一快取無效請求可使得一主機110之快取記憶體系統中之快取記憶體之各種快取級113-1,...,113-N處之多個連續快取線無效，該主機110含有表示一PIM器件120中之一位元向量或形狀之資訊(例如，資料)。 在一替代實施例中，通道控制器143可經組態以將整體無效命令184發送至與主機110相關聯之一末級快取(LLC) 113-N，在主機110處，與LLC 113-N相關聯之一無效引擎可根據一基於目錄之快取一致性協定對整體無效命令184操作以使得LLC 113-N中之相關快取線無效且進一步將該整體無效命令184發送(例如配送)至一下一級快取(例如113-3等等)。實施例不限制於此等實例。 在至少一實施例中，通道控制器143可經組態具有回應於接收一「加」位元向量運算請求而依以下方式產生一整體無效命令184之邏輯。通道控制器143可自主機及/或自含有資訊域之一位元向量運算記憶體器件(例如，PIM器件)接收一指令封裝。在一項實例中，該資訊域可包含ADDVEC DEST、SOURCE0、SOURCE1及VECLEN。一指令封裝中之ADDVEC DEST、SOURCE0、SOURCE1及VECLEN域之長度可係數目可變之位元且表示將在一運算(例如，一位元向量運算)中使用之各種位址。在此實例中，含有ADDVEC DEST、SOURCE0、SOURCE1及VECLEN域之封裝可表示由一位元向量運算記憶體器件(例如，一PIM器件)接收之一減加位元向量指令，該指令使得位於一PIM器件中之SOURCE0及SOURCE1虛擬位址處之SOURCE0及SOURCE1位元向量值相加且將該加法運算中之一所得值儲存至由一ADDVEC DEST域中至指令封裝之一位址指示之一目的地位元向量虛擬位址。 SOURCE0、SOURCE1、DEST域可皆含有表示一位元向量運算記憶體器件(例如，PIM器件)中與位元向量運算請求相關聯之一位元向量之一起始位置位址之位元向量「基礎位址」。在至少一實例性實施例中，VECLEN可為表示與一位元向量運算請求相關聯之一位元向量之一位元長度之一整數。根據各種實施例，由VECLEN給出之整數可以位元組、元件(其中一元件具有一固定或可變位元長度)、列(例如，PIM器件之一陣列中之列，該列可具有一已知位元長度)為單位，或以一快取線(例如，與一主機或與一PIM器件快取記憶體系統相關聯之一快取線，其中該快取線可具有一已知位元長度)為單元。實施例不限制於此等實例。 在一個實例性實施例中，通道控制器143包括經組態以產生關於各位元向量(與一位元向量運算請求相關聯)之一整體無效命令之邏輯(例如，圖1B中展示之邏輯160)。例如，在以上給出之「加法」位元向量運算請求實例中，通過參考一DEST位元向量、一SOURCE0位元向量及一SOURCE1位元向量，與通道控制器143相關聯之邏輯可經組態以產生三(3)個整體無效命令且將彼等無效命令發送至主機110及/或一位元向量運算記憶體器件(例如，PIM器件)以由在主機110及/或位元向量運算記憶體器件上使用之一快取一致性協定使用以將主機110之基於快取之系統或其他器件鏈接至一位元向量運算記憶體器件120上之一基於位元向量之運算。例如，其他器件可為對不同於快取記憶體系統之一快取線位元長度之位元向量長度操作之一器件。 為了完成以上動作，與通道控制器143相關聯之邏輯可將容納於位元向量運算請求中之DEST、SOURCE0及SOURCE1位元向量位址尺寸轉換為關於一給定快取記憶體系統之快取線尺寸位址。快取記憶體系統可為一主機之快取記憶體系統或另一快取記憶體系統之快取記憶體系統，例如位元向量運算記憶體器件120上之一快取記憶體系統。實施例不限制於與一基於特定快取之記憶體系統相關聯之一特定快取線位址尺寸。例如，一主機可具有一128位元組(一千位元(1K))快取線位址尺寸。此實例亦可表達為一128位元組快取線位址尺寸。在此實例中，位元向量運算記憶體器件120 (例如，PIM器件)可具有一64位元虛擬位址空間。為了轉換PIM器件120之DEST、SOURCE0及SOURCE1位元向量位址尺寸，通道控制器可使用0xFFFFFFFFFFFFFF80之一十六進位遮罩值對位元向量基礎位址之各位元值執行一邏輯AND運算以產生一正確快取線位址尺寸。 再者，此係有利的，因為若一位元向量容納於多個快取線上之快取記憶體系統中，則快取記憶體系統將不必沖洗整個快取或將特定頁標記為「不可快取」，此在運算時間、電力及頻寬消耗方面係昂貴的。 可將表示位元長度值(在此實例中係「位元組」)之VECLEN整數值轉換為將基於以上對準無效之數個快取線。給定一位元向量位址ADDR (在此實例中係DEST、SOURCE0或SOURCE1)，則可(例如)由與通道控制器相關聯之邏輯根據以下算式運算將係無效之數個快取線： 若(((VECLEN % 128) == 0)且(ADDR & 0xFFFFFFFFFFFFFF80) == 0)) NUMLINES = VECLEN/128； 否則 NUMLINES = VECLEN/128 +1； 接著，通道控制器143可使用一基礎位址ADDR (例如，用於DEST、SOURCE0或SOURCE1之基礎位址)及NUMLINES產生該整體無效命令作為發送至(例如)與主機110、PIM器件快取系統等等相關聯之一基於給定快取之記憶體系統之快取一致性協定方案中之一路徑之一引數。在向量不係快取線數目之倍數之情況中，NUMLINES允許該向量之一部分之各快取線之無效。可將此整體無效命令發送至可為快取記憶體(例如，另一器件、PIM器件等等)之任何快取記憶體系統。與接收該整體無效命令之一處理資源相關聯之各快取級113-1,...,113-N可使用一相關聯之無效引擎(例如，狀態機) 116-1,...,116-N來產生用於可在各自快取級113-1,...,113-N中快取之任何線之一快取無效。舉例而言，且不具有限制性， 其中(i=0；i＜ numlines；i++ {若( M(ADDR + i*128)係在此快取中) {無效且若應快取一致性協定政策需要，則沖洗線(例如，若該線係髒的)}} 如圖1C中所展示，根據快取記憶體系統之快取一致性協定，在無效運算結束時，(例如)主機110上之快取記憶體系統可回應於通道控制器143一應答187，即無效完成。根據一些實施例，回應於接收所有無效已完成之應答187之通道控制器143，通道控制器143可在188處指導一位元向量運算記憶體器件120執行與由通道控制器143接收之位元向量運算請求相關聯之一位元向量運算。例如，該通道控制器可將一指令188發送至位元向量運算記憶體器件120 (例如，PIM器件)上之一記憶體控制器140 (例如，定序器)以開始在位元向量運算請求中指示之位元向量運算(例如，PIM向量運算)。在各種實施例中，通道控制器143可使用如圖1B中展示之一控制器154及/或資料匯流排156指導一PIM器件120開始位元向量運算。 如讀者將明白，在至少一替代實施例中，通道控制器143可產生一整體無效命令且藉由在基於快取之記憶體系統中計算一位址範圍以使其無效而發送該整體無效命令以由一快取一致性協定使用以將一基於快取之記憶體系統鏈接至一位元向量運算記憶體器件上之一基於位元向量之運算。此做法之一個實例性實施例可包括根據以下計算產生位址範圍以使其無效之通道控制器。 包含(ADDR/快取線尺寸)...((ADDR + VECLEN+1)/快取線尺寸)排斥。 在額外實施例中，可使用與通道控制器143相關聯之邏輯(例如，圖1B中之160)來追蹤一位元向量運算記憶體器件120上之進行中之位元向量運算以操作為一基於交易之記憶體。例如，通道控制器143可通過位元向量(例如，以上實例中之ADDR至ADDR+(VECLEN*128))追蹤進行中之PIM運算以根據快取一致性協定修改回應於至一快取記憶體系統之存取請求之行為。 因此，根據各種揭示之實施例，用於操作一記憶體之一方法可包含由通道控制器產生且發送至快取記憶體系統之整體無效命令，其包括至快取記憶體系統之暫時拒絕「獨有存取」(例如，在一MESI快取一致性協定中)或當執行PIM位元向量運算時更新至快取記憶體之一無效部分之請求之指令。該等整體無效命令指令亦可包含暫停對快取記憶體之一無效部分之獨有存取或更新請求直至PIM位元向量運算完成或可中斷之指令。 此外，該等整體無效命令指令可包含當執行PIM位元向量運算時允許至快取記憶體之一無效部分之讀取存取之指令。該等整體無效命令指令可包含將元資料加入至快取記憶體系統之一快取一致性協定且將一快取線標記為在任何地方使用且不共用之指令。該等整體無效命令指令可包含停止PIM位元向量運算以允許完成一快取操作之指令。又，該等整體無效命令指令可包含停止PIM位元向量運算、重新排程該PIM位元向量運算、暫時提供至請求之快取資料之存取且產生至快取記憶體系統之一新整體無效命令以恢復PIM位元向量運算之指令。然而，實施例不限制於此等實例。 圖1D係根據本發明之數個實施例之至一記憶體器件之一記憶體庫121-1之一方塊圖。例如，記憶體庫121-1可表示至一記憶體器件之一實例性記憶體庫，諸如圖1B中展示之記憶體庫0,...,記憶體庫7 (121-0,...,121-7)。如圖1D中所展示，一記憶體庫架構可包含複數個主要記憶體行(水平展示為X)，例如一實例性DRAM記憶體庫中之16,384行。另外，記憶體庫121-1可分成由一資料路徑之放大區域分離之區段123-1、123-2,...,123-N。記憶體庫區段123-1,...,123-N之各者可包含複數個列(垂直展示為Y)，例如，各區段在一實例性DRAM記憶體庫中可包含16,384列。實例性實施例不限制於本文描述之行及列之實例性水平及/或垂直定向或其之實例性數字。 如圖1D中所展示，記憶體庫架構可包含邏輯電路170，其包含感測放大器、暫存器、耦合至記憶體庫區段123-1,...,123-N之快取及資料緩衝。邏輯電路170可提供與記憶體控制器140相關聯之快取(例如(諸如)與圖1A中展示之感測電路150及陣列130相關聯之邏輯電路170)之另一形式。此外，如圖1D中所展示，記憶體庫架構可與記憶體庫控制器(例如，記憶體控制器140)相關聯。在實例中，圖1D中展示之記憶體庫控制器可表示由圖1A及圖1B中展示之記憶體控制器140體現且容納於記憶體控制器140中之功能之至少一部分。 圖1E係根據本發明之數個實施例之至一記憶體器件之一記憶體庫121之另一方塊圖。例如，記憶體庫121可表示至一記憶體器件之一實例性記憶體庫，諸如圖1B中展示之記憶體庫0,...,記憶體庫7 (121-0,...,121-7)。如圖1E中所展示，一記憶體庫架構可包含一位址/控制(A/C)路徑，例如，耦合至一控制器140之控制匯流排153。再者，圖1E中展示之控制器140在實例中可表示由圖1A及圖1B中展示之記憶體控制器140體現且容納於記憶體控制器140中之功能之至少一部分。再者，如圖1C中所展示，一記憶體庫架構可包含在一指令(例如，程式指令(PIM命令))中耦合至複數個控制/資料暫存器之一資料路徑(例如，匯流排155)、讀取路徑且耦合至複數個記憶體庫區段，例如一特定記憶體庫121中之記憶體庫區段123。 如圖1E中所展示，一記憶體庫區段123可進一步再分成複數個子陣列125-1、125-2,...,125-N，該複數個子陣列再次被如圖1A中展示且進一步結合圖2至圖4描述之複數個感測電路及邏輯150/170分離。在一個實例中，一記憶體庫區段121可分為十六個(16)子陣列。然而，實施例不限制於此實例性數字。 圖1E繪示耦合至一寫入路徑149且耦合至記憶體庫123中之子陣列125-1,...,125-N之各者之一記憶體庫控制器/定序器140。替代地或另外，圖1A中展示之邏輯電路170可用作為一指令快取，例如，用於將擷取之指令局部(「按一定間距」)快取及/或重新快取至一特定記憶體庫。在至少一實施例中，複數個子陣列125-1,...,125-N及/或複數個子陣列之部分可被稱為用於將程式指令(例如，PIM命令)及/或常數資料儲存至一記憶體器件中之一記憶體庫123之複數個位置。 根據本發明之實施例，記憶體控制器140 (例如，圖1B中展示之記憶體庫控制器/定序器140)經組態以自一主機(例如，圖1A中之主機110)接收指令及/或常數資料之一區塊。替代地，指令及/或常數資料之區塊可自一通道控制器143接收至記憶體控制器140，該通道控制器143與主機110整合或與該主機分離，例如以一模組118之形式與如圖1B中展示之複數個記憶體器件120-1,...,120-N整合。 指令及/或資料之區塊可包含一組程式指令，例如，PIM命令及/或常數資料(例如，針對PIM計算設置之資料)。根據實施例，記憶體控制器140經組態以儲存來自主機110及/或通道控制器143之指令及/或常數資料之區塊，主機110及/或通道控制器143與一陣列(例如，圖1A中展示之陣列130)及/或一記憶體庫(例如，圖1B、圖1D及圖1E中展示之記憶體庫121-0,...,121-7)之記憶體庫區段123 (圖1D/圖1E中展示)相關聯。記憶體控制器140 (例如，包含為硬體電路及/或特定應用積體電路(ASIC)形式之邏輯)進一步經組態以將程式指令路由至感測電路(包含一運算組件，諸如圖1A中之150展示之感測電路及圖2及圖3中之運算組件231及331)以執行邏輯功能及/或運算，例如本文描述之程式指令執行。 如圖1E中所展示，在至少一實施例中，記憶體控制器140經組態以使用DRAM協定及DRAM邏輯及電介面來自主機110及/或通道控制器143接收程式指令及/或常數資料且將程式指令及/或常數資料路由至感測電路150、250及/或350之一運算組件。接收至記憶體控制器140之程式指令及/或常數資料可由一程序員預先解決(例如，預先界定)及/或提供至主機110及/或通道控制器143。 在一些實施例中，如圖1B中所見，記憶體胞之陣列(圖1A中之130)包含記憶體胞120-1,...,120-N之複數個記憶體庫且記憶體器件120包含耦合至複數個記憶體庫120-1,...,120-N之各者之一記憶體庫仲裁器145。在此等實施例中，各記憶體庫仲裁器經組態以自記憶體庫仲裁器145接收關於一特定記憶體庫之程式指令及/或常數資料之一指令區塊。接著，記憶體控制器140可將接收之指令區塊中之指令及/或常數資料儲存至特定記憶體庫之由主機110及/或通道控制器143分配之複數個位置。例如，主機110及/或通道控制器143經組態以位址平移記憶體庫仲裁器145之複數個位置以將該等複數個位置指派至記憶體器件120之記憶體庫。 在至少一實施例中，如圖1E中所展示，複數個位置包含DRAM記憶體庫121-1,...,121-7中之數個子陣列125-1,...,125-N及/或數個子陣列之部分。根據實施例，各記憶體控制器140可經組態以(例如)在A/C匯流排154上自主機110及/或通道控制器143接收快取線160以儲存接收至一給定記憶體庫121-1,...,121-7之快取區塊。接著，記憶體控制器140經組態以(例如)在具有控制及資料暫存器151之讀取資料路徑155上自特定記憶體庫之複數個位置擷取快取區塊資料且使用感測電路150之運算組件執行。記憶體控制器140可將擷取之快取區塊局部快取至特定記憶體庫(例如，陣列130、記憶體庫區段123及/或子陣列125)以處理支路、迴路、容納於指令區塊執行內之邏輯及資料運算。又，記憶體控制器140可根據需要重新快取擷取之指令。因此，DRAM部分上之專屬指令記憶體(快取)之尺寸不必針對一PIM系統增大。 在一些實施例中，複數個記憶體器件120-1,...,120-N耦合至一主機110及/或通道控制器143。在本文中，主機110及/或通道控制器143可(例如)通過一資料匯流排156將快取區塊發送至複數個記憶體器件120-1,...,120-N之一合適記憶體庫仲裁器145-1,...,145-N。 此外，根據實施例，記憶體控制器140經組態以使得一記憶體庫121可接收一後續快取線160，該後續快取線160與關於特定記憶體庫之另一快取區塊相關聯且當(例如)記憶體控制器140對另一先前擷取之快取區塊平行操作時使用接收之快取線160中之區塊選擇162及子列選擇163元資料資料結構將快取區塊儲存且存取至特定記憶體庫之複數個位置及/或自該複數個位置儲存且存取快取區塊。因此，本文描述之實施例無需等待將自一主機110及/或通道控制器143接收之快取區塊存取指令(例如，PIM命令)之未來或一下一設置。相反，本文描述之裝置及方法器件促進充當為快取區塊之一DRAM部分中之一末層快取(LLC)之記憶體器件120且可促進直接位於晶片上且與PIM系統中之記憶體器件120 (例如，PIMRAM)有一定間距之一運算啟用快取。 如讀者將明白且如在圖2至圖4之實例中更詳細地描述，記憶體控制器140經組態以藉由控制感測電路150 (包含運算組件251及/或351)而控制程式指令(例如，PIM命令)之執行以實施邏輯功能，諸如AND、OR、NOT、NAND、NOR及XOR邏輯功能。另外，記憶體控制器140經組態以控制感測電路150執行非布林邏輯運算(包含複製、比較及擦除操作)以作為執行程式指令(例如，PIM命令)之一部分。 圖2係根據本發明之數個實施例之繪示感測電路250之一示意圖。感測電路250可對應於圖1A中展示之感測電路150。一記憶體胞包括一儲存元件(例如，電容器)及一存取裝置(例如，電晶體)。例如，一第一記憶體胞包括電晶體202-1及電容器203-1，且一第二記憶體胞包括電晶體202-2及電容器203-2等等。在此實例中，記憶體陣列 230係1T1C (一個電晶體一個電容器)記憶體胞之一DRAM陣列。在數個實施例中，記憶體胞可係可破壞之讀取記憶體胞(例如，讀取儲存於該胞中之資料會銷毀該資料，使得最初儲存於該胞中之資料在讀取後再新)。 記憶體陣列230之胞可配置成由字線204-X (列X)、204-Y (列Y)耦合之列及由互補感測線對(例如，資料線DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_)耦合之行。對應於各對互補感測線之個別感測線亦可分別被稱為資料線205-1 (D)及205-2 (D_)。儘管在圖2中僅展示一對互補資料線，但本發明之實施例不限制於此，且記憶體胞之一陣列可包含記憶體胞之額外行及/或資料線(例如4,096、8,192、16,384等等)。 記憶體胞可耦合至不同資料線及/或字線。例如，一電晶體202-1之一第一源極/汲極區域可耦合至資料線205-1 (D)，電晶體202-1之一第二源極/汲極區域可耦合至電容器203-1，且一電晶體202-1之一閘極可耦合至字線204-Y。一電晶體202-2之一第一源極/汲極區域可耦合至資料線205-2 (D_)，電晶體202-2之一第二源極/汲極區域可耦合至電容器203-2，且一電晶體202-2之一閘極可耦合至字線204-X。如圖2中所展示之胞板可耦合至電容器203-1及203-2之各者。該胞板可為在各種記憶體陣列組態中可將一參考電壓(例如，接地)施加至其之一共同節點。 根據本發明之數個實施例，記憶體陣列230耦合至感測電路250。在此實例中，感測電路250包括一感測放大器206及對應於記憶體(例如，耦合至各自互補資料線對)之各自行之一運算組件231。感測放大器206可耦合至互補感測線對205-1及205-2。運算組件231可經由通道閘207-1及207-2耦合至感測放大器206。通道閘207-1及207-2之閘極可耦合至邏輯運算選擇邏輯213。 邏輯運算選擇邏輯213可經組態以包含：通道閘邏輯，其用於控制耦合未在感測放大器206與運算組件231 (如圖2中所展示)之間轉置之互補感測線對之通道閘；及/或交換閘邏輯，其用於控制耦合在感測放大器206與運算組件231之間轉置之互補感測線對之交換閘。邏輯運算選擇邏輯213亦可耦合至互補感測線對205-1及205-2。邏輯運算選擇邏輯213可經組態以基於一選定邏輯運算而控制通道閘207-1及207-2之連續性，如以下針對邏輯運算選擇邏輯213之各種組態詳細描述。 感測放大器206可經操作以判定儲存於一選定記憶體胞中之一資料值(例如，邏輯狀態)。感測放大器206可包括一交叉耦合鎖存(在本文中可被稱為一主要鎖存)。在圖2中繪示之實例中，對應於感測放大器206之電路包括一鎖存215，該鎖存215包含耦合至一對互補資料線D 205-1 及D_ 205-2之四個電晶體。然而，實施例不限制於此實例。鎖存215可為一交叉耦合鎖存(例如，一對電晶體(諸如n通道電晶體(例如，NMOS電晶體) 227-1及227-2)之閘極與另一對電晶體(諸如p通道電晶體(例如，PMOS電晶體) 229-1及229-2)之閘極耦合) 。包括電晶體227-1、227-2、229-1及229-2之交叉耦合鎖存215可被稱為一主要鎖存。 在操作中，當感測(例如，讀取)到一記憶體胞時，資料線205-1 (D)或205-2 (D_)之一者上之電壓將稍大於資料線205-1 (D)或205-2 (D_)之另一者上之電壓。可將一ACT信號及RNL*信號驅動至較低以啟用(例如，啟動)感測放大器206。具有較低電壓之資料線205-1 (D)或205-2 (D_)將接通PMOS電晶體229-1或229-2之一者，接通程度比PMOS電晶體229-1或229-2之另一者更大，藉此將具有較高電壓之資料線205-1 (D)或205-2 (D_)驅動至高，驅動程度比將其他資料線205-1 (D)或205-2 (D_)驅動至高更大。 類似地，具有較高電壓之資料線205-1 (D)或205-2 (D_)將接通NMOS電晶體227-1或227-2之一者，接通程度比NMOS電晶體227-1或227-2之另一者更大，藉此將具有較低電壓之資料線205-1 (D)或205-2 (D_)驅動至低，驅動程度比將其他資料線205-1 (D)或205-2 (D_)驅動至低更大。因此，在一短暫延遲之後，通過源極電晶體211將具有稍大電壓之資料線205-1 (D)或205-2 (D_)驅動至供應電壓VCC 之電壓，且通過水槽電晶體213將其他資料線205-1 (D)或205-2 (D_)驅動至參考電壓(例如，接地)之電壓。因此，交叉耦合之NMOS電晶體227-1及227-2及PMOS電晶體229-1及229-2充當為放大資料線205-1 (D)及205-2 (D_)上之差分電壓且操作鎖存自選定記憶體胞感測之一資料值之一感測放大器對。 實施例不限制於圖2中繪示之感測放大器206組態。舉一實例，感測放大器206可為電流模式感測放大器及/或單端感測放大器(例如，耦合至一個資料線之感測放大器)。再者，本發明之實施例不限制於諸如圖2中展示之一折疊資料線架構。 感測放大器206可與運算組件231結合操作以使用來自一陣列之作為輸入之資料執行各種邏輯運算。在數個實施例中，可將一邏輯運算之結果返回儲存至陣列而不經由一資料線位址存取轉移資料(例如，不啟動一行解碼信號，使得資料經由局部I/O線轉移至陣列及感測電路外部之電路)。因而，本發明之數個實施例可實現使用比各種先前做法更少之電力執行邏輯運算及與其相關聯之運算功能。另外，由於數個實施例無需跨I/O線轉移資料以執行運算功能(例如，在記憶體與離散處理器之間)，所以數個實施例相較於先前做法可實現一增加之平行處理能力。 感測放大器206可進一步包含可經組態以使得資料線205-1 (D)及205-2 (D_)平衡之平衡電路214。在此實例中，平衡電路214包括在資料線205-1 (D)與205-2 (D_)之間耦合之一電晶體224。平衡電路214亦包括電晶體225-1及225-2，其各者具有耦合至一平衡電壓(例如，VDD /2)之一第一源極/汲極區域，其中VDD 係與陣列相關聯之一供應電壓。電晶體225-1之一第二源極/汲極區域可耦合資料線205-1 (D)，且電晶體225-2之一第二源極/汲極區域可耦合資料線205-2 (D_)。電晶體224、225-1及225-2之閘極可耦合在一起且耦合至一平衡(EQ)控制信號線226。因而，啟動EQ可啟用電晶體224、225-1及225-2，此有效地將資料線205-1 (D)及205-2 (D_)一起縮短且縮短至一平衡電壓(例如，VDD /2)。 儘管圖2展示包括平衡電路214之感測放大器206，但實施例不限制於此，且平衡電路214可與感測放大器206分離實施，在不同於圖2中展示之一組態中實施或根本不實施。 如以下所進一步描述，在數個實施例中，感測電路250 (例如，感測放大器206及運算組件231)可經操作以執行一選定邏輯運算且最初儲存感測放大器206或運算組件231之一者中之結果而不經由一I/O線轉移來自該感測電路之資料(例如，不經由啟動(例如)一行解碼信號而執行一資料線位址存取)。 邏輯運算(例如，涉及資料值之布林邏輯功能)之效能係基礎及常用的。在諸多較高階功能中使用布林邏輯功能。因此，可利用改良之邏輯運算實現之速度及/或功率效率可轉化成較高階功能之速度及/或功率效率。 如圖2中所展示，運算組件231亦可包括在本文中可被稱為一第二鎖存264之一鎖存。第二鎖存264可以類似於以上相對於主要鎖存215描述之方式經組態且操作，除了包括第二鎖存之交叉耦合p通道電晶體對(例如，PMOS電晶體)可具有耦合至一供應電壓(例如，VDD )之其等各自源極，且第二鎖存之交叉耦合n通道電晶體對(例如，NMOS電晶體)可具有選擇性地耦合至一參考電壓(例如，接地)之其等各自源極，使得連續啟用第二鎖存外。運算組件之組態不限制於圖2中之231處所展示之組態，且以下進一步描述各種其他實施例。 圖3係根據本發明之數個實施例之繪示能夠實施一XOR邏輯運算之感測電路之一示意圖。圖3展示耦合至一對互補感測線305-1及305-2之一感測放大器306及經由通道閘307-1及307-2耦合至感測放大器306之一運算組件331。圖3中展示之感測放大器306可對應於圖2中展示之感測放大器206。圖3中展示之運算組件331可對應於包含運算組件之圖1A中展示之感測電路150。圖3中展示之邏輯運算選擇邏輯313可對應於圖2中展示之邏輯運算選擇邏輯213。 通道閘307-1及307-2之閘極可由一邏輯運算選擇邏輯信號Pass控制。例如，邏輯運算選擇邏輯之一輸出可耦合至通道閘307-1及307-2之閘極。運算組件331可包括經組態以使得資料值左右移位之一可負載移位暫存器。 圖3中展示之感測電路亦展示耦合至數個邏輯選擇控制輸入控制線(包含ISO、TF、TT、FT及FF)之一邏輯運算選擇邏輯313。當經由確立之ISO控制信號啟用隔離電晶體350-1及350-2時，自邏輯選擇控制輸入線上之邏輯選擇控制信號之狀態以及在互補感測線對305-1及305-2上呈現之資料值判定複數個邏輯運算中之一邏輯運算之選擇。 根據各種實施例，邏輯運算選擇邏輯313可包含四個邏輯選擇電晶體：邏輯選擇電晶體362，其在交換電晶體342之閘極與一TF信號控制線之間耦合；邏輯選擇電晶體352，其在通道閘307-1及307-2之閘極與一TT信號控制線之間耦合；邏輯選擇電晶體354，其在通道閘307-1及307-2之閘極與一FT信號控制線之間耦合；及邏輯選擇電晶體364，其在交換電晶體342之閘極與一FF信號控制線之間耦合。邏輯選擇電晶體362及352之閘極通過隔離電晶體350-1 (具有耦合至一ISO信號控制線之一閘極)耦合至真實感測線。邏輯選擇電晶體364及354之閘極通過隔離電晶體350-2 (亦具有耦合至一ISO信號控制線之一閘極)耦合至互補感測線。 在互補感測線對305-1及305-2上呈現之資料值可經由通道閘307-1及307-2載入至運算組件331內。運算組件331可包括一可載入移位暫存器。當通道閘307-1及307-2打開時，互補感測線對305-1及305-2上之資料值傳遞至運算組件331且藉此載入至可載入移位暫存器內。當啟動感測放大器時，互補感測線對305-1及305-2上之資料值可為儲存於感測放大器306中之資料值。邏輯運算選擇邏輯信號Pass係較高的以打開通道閘307-1及307-2。 ISO、TF、TT、FT及FF控制信號可經操作以基於感測放大器306中之資料值(「B」)及運算組件331中之資料值(「A」)而選擇一邏輯功能來實施。特定言之，ISO、TF、TT、FT及FF控制信號經組態以獨立於在互補感測線對305-1及305-2上呈現之資料值選擇邏輯功能來實施(儘管實施之邏輯運算之結果可取決於在互補感測線對305-1及305-2上呈現之資料值)。例如，ISO、TF、TT、FT及FF控制信號直接選擇邏輯運算來實施，因為在互補感測線對305-1及305-2上呈現之資料值不通過邏輯來操作通道閘307-1及307-2之閘極。 另外，圖3展示經組態以在感測放大器306與運算組件331之間交換互補感測線對305-1及305-2之定向之交換電晶體342。當交換電晶體342打開時，交換電晶體342之感測放大器306側上之互補感測線對305-1及305-2上之資料值相對地耦合至交換電晶體342之運算組件331上之互補感測線對305-1及305-2，且藉此載入至運算組件331之可載入移位暫存器內。 當啟動ISO控制信號線且啟動TT控制信號(例如，高)且真實感測線上之資料值係「1」或啟動FT控制信號(例如，高)且互補感測線上之資料值係「1」時可啟動邏輯運算選擇邏輯信號Pass (例如，高)以打開通道閘307-1及307-2 (例如，導電)。 真實感測線上之資料值係一「1」可打開邏輯選擇電晶體352及362。互補感測線上之資料值係一「1」可打開邏輯選擇電晶體354及364。若ISO控制信號或各自TT/FT控制信號或對應感測線(例如，特定邏輯選擇電晶體之閘極耦合至其之感測線)上之資料值不高，則接著通道閘307-1及307-2將不由一特定邏輯選擇電晶體打開。 當啟動ISO控制信號線且啟動TF控制信號(例如，高)，其中真實感測線上之資料值係「1」或啟動FF控制信號(例如，高)，其中互補感測線上之資料值係「1」時可啟動邏輯運算選擇邏輯信號Pass* (例如，高)以打開交換電晶體342 (例如，導電)。若各自控制信號或對應感測線(例如，特定邏輯選擇電晶體之閘極耦合至其之感測線)上之資料值不高，則接著交換電晶體342將不由一特定邏輯選擇電晶體打開。 Pass*控制信號不必與Pass控制信號互補。同時啟動或撤銷Pass及Pass*控制信號兩者係可能的。然而，同時啟動Pass及Pass*控制信號兩者使得互補感測線對一起縮短，此可為待避免之一毀滅性組態。 圖3中繪示之感測電路經組態以直接自四個邏輯選擇控制信號選擇複數個邏輯運算之一者來實施(例如，邏輯運算選擇不取決於在互補感測線對上呈現之資料值)。邏輯選擇控制信號之一些組合可使得通道閘307-1及307-2兩者及交換電晶體342同時打開，此使得互補感測線對305-1及305-2一起縮短。根據本發明之數個實施例，可由圖3中繪示之感測電路實施之邏輯運算可為在圖4中展示之邏輯表中概述之邏輯運算。 圖4係根據本發明之數個實施例之繪示由圖3中展示之一感測電路實施之可選邏輯運算結果之一邏輯表。可使用結合在互補感測線上呈現之一特定資料值之四個邏輯選擇控制信號(例如，TF、TT、FT及FF)來選擇複數個邏輯運算之一者來實施，此涉及儲存於感測放大器306及運算組件331中之起始資料值。結合在互補感測線上呈現之一特定資料值之四個控制信號控制通道閘307-1及307-2及交換電晶體342之連續性，繼而影響啟動前/後之運算組件331及/或感測放大器306中之資料值。可選擇地控制交換電晶體342之連續性之能力促進實施涉及逆資料值(例如，逆運算元及/或逆結果)之邏輯運算等等。 圖4中繪示之邏輯表4-1展示儲存於444之行A中展示之運算組件331中之起始資料值及儲存於445之行B中展示之感測放大器306中之起始資料值。邏輯表4-1中之其他3行標題係指通道閘307-1及307-2及交換電晶體342之連續性，此可分別經控制以打開或關閉，此取決於結合在互補感測線對305-1及305-2上呈現之一特定資料值之四個邏輯選擇控制信號(例如，TF、TT、FT及FF)之狀態。「不打開」行456對應於處於一非導電狀態之通道閘307-1及307-2及交換電晶體342，「真實打開」行470對應於處於一導電狀態下之通道閘307-1及307-2，且「逆打開」行471對應於處於一導電狀態下之交換電晶體342。對應於皆處於一導電狀態下之通道閘307-1及307-2及交換電晶體342之組態未在邏輯表4-1中反應，因為感測線中之此結果一起縮短。 邏輯表4-1之上部分之三行之各者可經由對通道閘307-1及307-2及交換電晶體342之連續性之選擇控制而與邏輯表4-1之下部分之三行之各者組合以提供3 x 3 = 9個不同結果組合，此對應於由475處展示之各種連接路徑指示之九個不同邏輯運算。在圖4中繪示之邏輯表4-2中概述可由感測電路(例如，圖1A中之150)實施之九個不同可選擇邏輯運算，包含一XOR邏輯運算。 在圖4中繪示之邏輯表4-2之行展示包含邏輯選擇控制信號之狀態之一標題480。例如，在列476中提供一第一邏輯選擇控制信號之狀態，在列477中提供一第二邏輯選擇控制信號之狀態，在列478中提供一第三邏輯選擇控制信號之狀態，且在列479中提供一第四邏輯選擇控制信號之狀態。在列447中概述對應於結果之特定邏輯運算。 儘管已在本文中繪示及描述包含感測電路、感測放大器、運算組件、動態鎖存、隔離器件及/或移位電路之各種組合及組態之實例性實施例，但本發明之實施例不限制於本文明確所述之彼等組合。本文揭示之感測電路、感測放大器、運算組件、動態鎖存、隔離器件及/或移位電路之其他組合及組態清楚包含於本發明之範疇內。 儘管在本文中已繪示且描述特定實施例，但一般技術者將明白經計算以達成相同結果之一配置可替換所展示之特定實施例。本發明意欲涵蓋本發明之一或多個實施例之調適或變動。應瞭解，已按一繪示性方式而非一限制性方式做出以上描述。熟習技術者當檢視以上描述時將明白未在本文具體描述之以上實施例及其他實施例之組合。本發明之一或多個實施例之範疇包含其中使用以上結構及方法之其他應用。因此，應參考隨附申請專利範圍以及此申請專利範圍所稱述之等效物之整個範圍來判定本發明之一或多個實施例之範疇。 在以上[實施方式]中，為提高效率之目的在一單一實施例中將一些特徵組合在一起。本發明之此方法不應解譯為反應本發明之所揭示之實施例必須使用比在各申請專利範圍中清楚所述之更多特徵之一意向。相反，如以下申請專利範圍所反應，本發明標的在於少於一單一揭示實施例之所有特徵。因此，以下申請專利範圍在本文中併入至[實施方式]內，其中各申請專利範圍單獨作為一分離實施例。
4-1‧‧‧邏輯表 4-2‧‧‧邏輯表 100‧‧‧系統 110‧‧‧主機 111‧‧‧虛線 112‧‧‧邏輯及/或處理資源 112-1,...,112-M‧‧‧處理資源/處理核 113‧‧‧快取記憶體 113-1,...,113-N‧‧‧快取級 114‧‧‧寬介面 115‧‧‧快取控制器 116‧‧‧無效引擎 116-1,...,116-N‧‧‧無效引擎 118‧‧‧模組 120‧‧‧記憶體器件 120-1,...,120-N‧‧‧記憶體器件 121‧‧‧記憶體庫 121-0,...,121-7‧‧‧記憶體庫 123‧‧‧記憶體庫區段 123-1,...,123-N‧‧‧記憶體庫區段 125-1,...,125-N‧‧‧子陣列 130‧‧‧記憶體陣列 140‧‧‧記憶體庫控制器/定序器 141‧‧‧高速介面(HSI) 142‧‧‧位址電路 143‧‧‧通道控制器 144‧‧‧I/O電路 145-1,...,145-N‧‧‧記憶體庫仲裁器 146‧‧‧列解碼器 148‧‧‧寫入電路 149‧‧‧寫入路徑 150‧‧‧感測電路 151‧‧‧控制及資料暫存器 152‧‧‧行解碼器 153‧‧‧控制匯流排 154‧‧‧控制匯流排 155‧‧‧匯流排 156‧‧‧控制匯流排 157‧‧‧頻帶外(OOB)匯流排 160‧‧‧快取線 161‧‧‧局部緩衝器 170‧‧‧邏輯電路 182‧‧‧運算請求 184‧‧‧整體無效命令 186‧‧‧發送 187‧‧‧應答 188‧‧‧指令 202-1‧‧‧電晶體 202-2‧‧‧電晶體 203-1‧‧‧電容器 203-2‧‧‧電容器 204-X‧‧‧字線 204-Y‧‧‧字線 205-1 (D)‧‧‧資料線 205-2 (D_)‧‧‧資料線 206‧‧‧感測放大器 207-1‧‧‧通道閘 207-2‧‧‧通道閘 211‧‧‧源極電晶體 213‧‧‧邏輯運算選擇邏輯 214‧‧‧平衡電路 215‧‧‧鎖存 224‧‧‧電晶體 225-1‧‧‧電晶體 225-2‧‧‧電晶體 226‧‧‧平衡(EQ)控制信號線 227-1‧‧‧NMOS電晶體 227-2‧‧‧NMOS電晶體 229-1‧‧‧PMOS電晶體 229-2‧‧‧PMOS電晶體 230‧‧‧記憶體陣列 231‧‧‧運算組件 250‧‧‧感測電路 264‧‧‧第二鎖存 305-1‧‧‧互補感測線 305-2‧‧‧互補感測線 306‧‧‧感測放大器 307-1‧‧‧感測放大器 307-2‧‧‧感測放大器 313‧‧‧邏輯運算選擇邏輯 331‧‧‧運算組件 342‧‧‧交換電晶體 350-1‧‧‧隔離電晶體 350-2‧‧‧隔離電晶體 352‧‧‧邏輯選擇電晶體 354‧‧‧邏輯選擇電晶體 362‧‧‧邏輯選擇電晶體 364‧‧‧邏輯選擇電晶體 447‧‧‧列 456‧‧‧行 470‧‧‧行 471‧‧‧行 476‧‧‧列 477‧‧‧列 478‧‧‧列 479‧‧‧列 480‧‧‧標題
圖1A係根據本發明之數個實施例之為包含一記憶體器件之一運算系統之形式之一裝置之一方塊圖。 圖1B係根據本發明之數個實施例之為包含一記憶體器件之一運算系統之形式之一裝置之另一方塊圖。 圖1C係根據本發明之數個實施例之繪示一位元向量運算器件、一通道控制器與具有一或多個處理資源及多個快取級之一主機之間之一訊息交換之一方塊圖。 圖1D係根據本發明之數個實施例之至一記憶體器件之一記憶體庫之一方塊圖。 圖1E係根據本發明之數個實施例之至一記憶體器件之一記憶體庫之另一方塊圖。 圖2係根據本發明之數個實施例之繪示至一記憶體器件之感測電路之一示意圖。 圖3係根據本發明之數個實施例之繪示至一記憶體器件之感測電路之一示意圖。 圖4係根據本發明之數個實施例之繪示由圖3中展示之一感測電路實施之可選邏輯運算結果之一邏輯表。
110‧‧‧主機
111‧‧‧虛線
112‧‧‧邏輯及/或處理資源
113‧‧‧快取記憶體
114‧‧‧寬介面
115‧‧‧快取控制器
116‧‧‧無效引擎
118‧‧‧模組
120-1,...,120-N‧‧‧記憶體器件
121-0,...,121-7‧‧‧記憶體庫
140‧‧‧記憶體庫控制器/定序器
141‧‧‧高速介面(HSI)
143‧‧‧通道控制器
145-1,...,145-N‧‧‧記憶體庫仲裁器
154‧‧‧控制匯流排
156‧‧‧控制匯流排
157‧‧‧頻帶外(OOB)匯流排
160‧‧‧快取線
161‧‧‧局部緩衝器

Claims (25)

  1. 一種裝置，其包括： 一能夠進行位元向量運算之記憶體器件；及 一通道控制器，其耦合至該記憶體器件且經組態以回應於接收一位元向量運算請求而使得一整體無效命令發送至一快取記憶體系統。
  2. 如請求項1之裝置，該能夠進行位元向量運算之記憶體器件包括： 記憶體胞之一陣列； 感測電路，其耦合至該陣列，該感測電路包含感測放大器及經組態以實施邏輯運算之一運算組件；及 一記憶體控制器，其耦合至該陣列及感測電路，該記憶體控制器經組態以接收該位元向量運算請求。
  3. 如請求項1之裝置，其中： 該位元向量運算請求與一記憶體中處理器(PIM)命令相關聯；且 一基於位元向量之運算係一PIM運算。
  4. 如請求項1之裝置，其中該通道控制器經組態以將該整體無效命令發送至快取記憶體系統中之所有快取級。
  5. 如請求項1之裝置，其中該通道控制器經組態以將該整體無效命令發送至該快取記憶體系統中之一末級快取(LLC)且根據一基於目錄之快取一致性協定，該LLC進一步將該整體無效命令發送至另一級之快取記憶體。
  6. 如請求項5之裝置，其中與該LLC相關聯之一無效引擎經組態以進一步將該整體無效命令發送至另一級之快取記憶體。
  7. 一種裝置，其包括： 一通道控制器，其經組態以： 接收一記憶體中處理器(PIM)位元向量運算請求； 使得一整體無效命令發送至一快取記憶體系統； 接收一快取無效運算已完成之一應答；及 回應於接收該應答而使得一記憶體器件執行一PIM位元向量運算。
  8. 如請求項7之裝置，其中該通道控制器經組態以自一基礎位址及與將在該PIM位元向量運算中使用之一位元向量相關聯之一長度產生該整體無效命令。
  9. 如請求項7之裝置，其中該PIM位元向量運算請求係一加法位元向量運算請求，其包括： 一第一源位元向量； 一第二源位元向量；及 一目的地位元向量。
  10. 如請求項7之裝置，其中該通道控制器經組態以將一位元向量之一長度轉換為關於該快取記憶體系統中之一快取線尺寸位址之數個快取線。
  11. 如請求項7之裝置，其中該通道控制器經組態以使用一基礎位址及數個快取線產生該整體快取無效命令作為該命令之一引數。
  12. 如請求項7之裝置，其中該快取記憶體系統位於耦合至該記憶體器件之一主機中。
  13. 如請求項7之裝置，其中該快取記憶體系統包括耦合至該記憶體器件之一主機中之一末級快取(LLC)且該快取記憶體系統具有一基於目錄之快取一致性協定。
  14. 一種裝置，其包括： 一通道控制器，其經組態以： 在一基於位元向量位元長度之運算與一基於快取線位元長度之運算之間轉換；且 根據一快取一致性協定使得一整體無效命令發送至一快取記憶體系統。
  15. 如請求項14之裝置，其中一快取線位元長度不同於一位元向量位元長度。
  16. 如請求項14之裝置，其中該通道控制器耦合至一主機且該通道控制器整合至一記憶體器件。
  17. 如請求項14之裝置，其中該通道控制器經組態以將該整體無效命令發送至一主機中之一末級快取(LLC)。
  18. 一種用於操作一裝置之方法，其包括： 將一位元向量位元長度轉換為將無效之數個快取線；且 根據一快取記憶體系統之一快取一致性協定產生一整體無效命令，其中該整體無效命令將將無效之該數個快取線作為一引數。
  19. 如請求項18之方法，其進一步包括： 將該位元向量之一位址轉換為關於該快取記憶體系統之一快取線尺寸位址，其中該整體無效命令將該快取線尺寸位址用作為一基礎位址。
  20. 如請求項18之方法，其中產生該整體無效命令包括： 將一基礎位址及將無效之數個快取線提供為發送至該快取記憶體系統之封包欄位中之一引數。
  21. 一種用於操作一記憶體器件之方法，其包括： 接收一記憶體中處理器(PIM)位元向量運算請求；及 使得一整體無效命令發送至一快取記憶體系統。
  22. 如請求項21之方法，其中該方法進一步包括： 接收一無效應答；及 回應於接收該無效應答而使得該記憶體器件執行與該PIM位元向量運算請求相關聯之一PIM位元向量運算。
  23. 一種用於操作一裝置之方法，其包括： 接收一位元向量運算請求；且 回應於接收該位元向量運算請求而將一整體無效命令發送至一快取記憶體系統以騰出在該快取記憶體系統中由一位元向量運算使用之空間。
  24. 如請求項23之方法，其進一步包括： 修改與該快取記憶體系統相關聯之一快取一致性協定之一行為以回應於快取請求；且 回應於接收該位元向量運算請求而追蹤執行之該位元向量運算。
  25. 如請求項23之方法，其進一步包括： 隨後停止該位元向量運算以允許執行一後來接收之快取運算請求； 重新排程該位元向量運算； 暫時將存取提供至與該後來接收之快取運算請求相關聯之請求之快取資料；且 一旦完成該後來接收之快取運算請求後，即使得一新整體無效命令發送至該快取記憶體系統以恢復該位元向量運算。
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