TW201724102A - 電子裝置 - Google Patents

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Abstract

本技術提供一種電子裝置。一種根據本文件之一實施之電子裝置可包括一半導體記憶體，且該半導體記憶體可包括：具有一可變磁化方向之一自由層；具有一釘紮磁化方向之一釘紮層；及經插置於該釘紮層與該自由層之間之一隧道障壁層，其中該自由層可包括：一第一磁性層；經形成於該第一磁性層上方之一第二磁性層；及經插置於該第一磁性層與該第二磁性層之間之一含鋯(Zr)材料層。

Description

電子裝置
本專利文件係關於儲存電路或裝置及其在電子裝置或系統中之應用。
近來，隨著電子裝置或設施趨向微型化、低功耗、高效能、多功能等，需要能在諸如電腦、攜帶型通信裝置等各種電子裝置或設施中儲存資訊之電子裝置，且已經對此種電子裝置開展了研發。此種電子裝置之實例包括能使用根據所施加之電壓或電流在不同電阻狀態之間切換的特性來儲存資料之電子裝置，且電子裝置可用各種組態來實施，例如，RRAM (電阻式隨機存取記憶體)、PRAM (相變隨機存取記憶體)、FRAM (鐵電隨機存取記憶體)、MRAM (磁隨機存取記憶體)、電熔絲等。
本專利文件中所揭示之技術包括儲存電路或裝置及其在電子裝置或系統中之應用以及電子裝置之各種實施，其中電子裝置包括能改良可變電阻元件之特性的半導體記憶體。 在一個態樣中，一種電子裝置可包括一半導體記憶體，且該半導體記憶體可包括：具有可變磁化方向之自由層；具有釘紮磁化方向之釘紮層；及插置於釘紮層與自由層之間的隧道障壁層，其中該自由層可包括：第一磁性層；形成在第一磁性層之上的第二磁性層；及插置於第一磁性層與第二磁性層之間的含鋯(Zr)材料層。 上述電子裝置之實施可包括以下各者中之一或多者。 該含Zr材料層可包括含FeZr之合金。該自由層可進一步進一步包括插置於第一磁性層與含Zr材料層之間的間隔層。該間隔層可包括選自金屬、金屬氮化物及/或金屬氧化物中之一或多者。該間隔層可包括選自鉻(Cr)、釕(Ru)、銥(Ir)及/或銠(Rh)中之一或多者。該第二磁性層可具有比該第一磁性層之厚度大的厚度。該含Zr材料層可包括含FeZr之合金，且該間隔層包括Ru。該第一磁性層與該第二磁性層可包括彼此不同之材料。 該電子裝置可進一步包括插置於第一磁性層與第二磁性層之間的材料層，其用於緩解第一磁性層與第二磁性層之間的晶格結構差異及晶格失配。該自由層可具有SAF (合成反鐵磁)結構。 該電子裝置可進一步包括微處理器，該微處理器包括：控制單元，其經組態以自微處理器之外部接收包括命令之信號，且執行對命令之提取、解碼或者對微處理器之信號之輸入或輸出之控制；操作單元，其經組態以基於控制單元解碼命令之結果來執行操作；及記憶體單元，其經組態以儲存用於執行操作之資料、與執行操作之結果相對應之資料或者被執行操作之資料之位址，其中該半導體記憶體為微處理器中之記憶體單元之部分。 該電子裝置可進一步包括處理器，該處理器包括：核心單元，其經組態以基於自處理器之外部輸入之命令而藉由使用資料來執行與該命令相對應之操作；快取記憶體單元，其經組態以儲存用於執行操作之資料、與執行操作之結果相對應之資料或者被執行操作之資料之位址；及匯流排介面，其連接在核心單元與快取記憶體單元之間，且經組態以在核心單元與快取記憶體單元之間傳輸資料，其中該半導體記憶體為處理器中之快取記憶體單元之部分。 該電子裝置可進一步包括處理系統，該處理系統包括：處理器，其經組態以將由處理器接收之命令解碼並且基於將命令解碼之結果來控制針對資訊之操作；輔助記憶體裝置，其經組態以儲存用於將命令解碼之程式及資訊；主記憶體裝置，其經組態以調用及儲存來自輔助記憶體裝置之程式及資訊，使得該處理器能在執行程式時使用程式及資訊來執行操作；及介面裝置，其經組態以執行處理器、輔助記憶體裝置及主記憶體裝置中之至少一者與外部之間的通信，其中該半導體記憶體為處理系統中之輔助記憶體裝置或主記憶體裝置之部分。 該電子裝置可進一步包括資料儲存系統，該資料儲存系統包括：儲存裝置，其經組態以儲存資料且不顧及電源供應器而保留所儲存之資料；控制器，其經組態以根據自外部輸入之命令來控制將資料輸入至儲存裝置及自儲存裝置輸出資料；暫時儲存裝置，其經組態以暫時儲存在儲存裝置與外部之間交換的資料；及介面，其經組態以在儲存裝置、控制器及暫時儲存裝置中之至少一者與外部之間執行通信，其中該半導體記憶體為資料儲存系統中之儲存裝置或暫時儲存裝置之部分。 該電子裝置可進一步包括記憶體系統，該記憶體系統包括：記憶體，其經組態以儲存資料且不顧及電源供應器而保留所儲存之資料；記憶體控制器，其經組態以根據自外部輸入之命令來控制將資料輸入至記憶體及自記憶體輸出資料；緩衝記憶體，其經組態以緩衝在記憶體與外部之間交換的資料；及介面，其經組態以在記憶體、記憶體控制器及緩衝記憶體中之至少一者與外部之間執行通信，其中該半導體記憶體為記憶體系統中之記憶體或緩衝記憶體之部分。 在另一態樣中，一種電子裝置可包括半導體記憶體，且該半導體記憶體可包括：具有可變磁化方向之自由層；具有釘紮磁化方向之釘紮層；及插置於釘紮層與自由層之間的隧道障壁層，其中該自由層可包括：複數個磁性層；及插置於該複數個磁性層之間的含鋯(Zr)材料層，其中該自由層可具有SAF (合成反鐵磁)結構。 上述電子裝置之實施可包括以下各者中之一或多者。 該含Zr材料層可包括FeZr。該自由層可進一步包括間隔層，該間隔層插置於該複數個磁性層當中的不與隧道障壁層接觸的磁性層與含Zr材料層之間。該間隔層可包括選自金屬、金屬氮化物及金屬氧化物中之一或多者。該間隔層可包括選自鉻(Cr)、釕(Ru)、銥(Ir)或銠(Rh)中之一或多者。該複數個磁性層當中的與隧道障壁層接觸之磁性層具有比其餘之複數個磁性層當中的任一者之厚度大的厚度。該含Zr材料層可包括含FeZr之合金，且該間隔層包括Ru。該複數個磁性層可包括彼此不同之材料。 該電子裝置可進一步包括插置於該複數個磁性層之間的材料層，其用於緩解該複數個磁性層之間的晶格結構差異及晶格失配。 在又一個態樣中，一種電子裝置可包括半導體記憶體，且該半導體記憶體可包括：基板；複數個記憶體單元，該複數個記憶體單元形成在基板之上，每個記憶體單元包括自由層，該自由層具有與自由層及基板垂直之可變磁化方向，且能處在不同磁化方向以表示用於資料儲存之不同資料位元，其中該自由層包括第一磁性層、形成在第一磁性層之上的第二磁性層、及插置於第一磁性層與第二磁性層之間的含鋯(Zr)材料層；及切換元件，其形成在基板之上且與記憶體單元耦接以選擇或取消選擇記憶體單元。 上述電子裝置之實施可包括以下各者中之一或多者。 每個記憶體單元可包括磁隧道結構，該磁隧道結構包括磁隧道接面結構，該磁隧道接面結構包括自由層。該含鋯(Zr)材料層可包括FeZr。該自由層可進一步包括插置於第一磁性層與含Zr材料層之間的間隔層。該間隔層可包括選自金屬、金屬氮化物及/或金屬氧化物中之一或多者。該間隔層可包括選自鉻(Cr)、釕(Ru)、銥(Ir)及/或銠(Rh)中之一或多者。該含Zr材料層可包括含FeZr之合金，且該間隔層包括Ru。在該自由層中，第二磁性層可具有比第一磁性層之厚度大的厚度。該第一磁性層與該第二磁性層可包括彼此不同之材料。 該電子裝置可進一步包括插置於第一磁性層與第二磁性層之間的材料層，其用於緩解第一磁性層與第二磁性層之間的晶格結構差異及晶格失配。該自由層可具有SAF (合成反鐵磁)結構。 在附圖、說明書及申請專利範圍中更詳細地描述此等及其他態樣、實施及相關聯之優點。
相關申請案之交叉引用 本專利文件主張標題為「ELECTRONIC DEVICE」且在2015年12月21日申請之韓國專利申請案第10-2015-0182581號之優先權，其以全文引用之方式併入本文中。 下文參照附圖詳細描述本發明之技術之各個實例及實施。 附圖並非按比例繪製，且在某些情況下，附圖中之至少一些結構之比例已經放大，以便清楚地說明所描述之實例或實施之某些特徵。在附圖或描述中展示具有多層結構之兩個或更多個層之特定實例時，此等層之相對位置關係或配置所示之層之順序反映所描述或所說明實例之特定實施，而不同之相對位置關係或層之配置順序可為可能的。此外，多層結構之所描述實例或所說明實例不會反映在特定多層結構中出現之所有層(例如，一或多個額外層可存在於兩個所說明層之間)。作為一特定實例，當所描述或所說明之多層結構中之第一層被稱為在第二層「上」或「之上」或者在基板「上」或「之上」時，第一層可直接形成在第二層或基板上，且亦可表示在第一層與第二層之間或在第一層與基板之間可存在一或多個其他中間層之結構。 本發明之下列實施提供包括具有改良效能之可變電阻元件之半導體記憶體及包括其之電子裝置。此處，可變電阻元件可係指能回應於所施加之偏壓(例如電流或電壓)而在不同電阻狀態之間切換的元件。因此，具有改良效能之可變電阻元件可係指具有在不同電阻狀態之間改良之切換特性之可變電阻元件。 圖1為說明根據本發明之一實施之可變電阻元件之截面圖。 參見圖1，根據本發明之實施，可變電阻元件100可包括MTJ (磁性隧道接面)結構，該MTJ結構包括：具有可變磁化方向之自由層120、具有釘紮磁化方向之釘紮層140、插置於自由層120與釘紮層140之間的隧道障壁層130。 圖1中之結構經組態以使自由層120之磁化方向能夠改變且改變其方向，使得自由層120可藉由使用不同磁化方向表示不同資料位元(諸如「0」及「1」)來根據其磁化方向來實際地儲存資料。因此，自由層120可被稱為儲存層。在一些實施中，自由層120之磁化方向可由自旋轉移力矩改變。 釘紮層140之磁化方向被釘紮在固定方向，且與自由層120之磁化方向比較，釘紮層140之此種固定之磁化方向可用作參考方向。由此，釘紮層可被稱為參考層。 在一些實施中，自由層120及釘紮層140可具有與圖1中之MTJ結構中之每個層之表面垂直之磁化方向。例如，如圖中之箭頭所指示，自由層120之磁化方向可在向下方向與向上方向之間改變，而釘紮層140之磁化方向可被固定為向下方向。 自由層120及釘紮層140中之每一個可具有包括鐵磁材料之單層結構或多層結構。例如，自由層120及釘紮層140中之每一個可包括主要成分為Fe、Ni或Co之合金，諸如Co-Fe-B合金、Co-Fe-B-X合金(此處，X可為Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt)、Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金等。另外，自由層120及釘紮層140中之每一個可包括Co/Pt、Co/Pd等之堆疊結構或者磁性材料及非磁性材料之交替堆疊結構。 回應於施加給可變電阻元件100之電壓或電流，自由層120之磁化方向可改變以便與釘紮層140之磁化方向平行或反向平行。結果，可變電阻元件100可在低電阻狀態與高電阻狀態之間切換以儲存不同資料。亦即，可變電阻元件100可用作記憶體單元。 在一個實施中，自由層120可包括複數個磁性層及插置於該複數個磁性層之間的含鋯(Zr)材料層126。特定言之，在圖1中所示之實例中，自由層120可具有順序堆疊有第一磁性層122、含Zr材料層126及第二磁性層128之多堆疊結構。 第二磁性層128可為自由層120之該複數個磁性層當中的與隧道障壁層130接觸之磁性層，而第一磁性層122可係指其餘之複數個磁性層當中的不與隧道障壁層130接觸之任一個磁性層。 在此種情況下，由於第一磁性層122及第二磁性層128之總體積對熱穩定性有影響，因此相比於單層結構，可進一步改良熱穩定性。 第一磁性層122與第二磁性層128可由彼此不同之材料形成，且特定材料實例可包括參照自由層120及釘紮層140描述之鐵磁材料。 用於緩解第一磁性層122與第二磁性層128之間的晶格結構差異及晶格失配之材料層(未展示)可插置於第一磁性層122與第二磁性層128之間。例如，此種材料層可為非晶的，且包括諸如金屬、金屬氮化物、金屬氧化物等導電材料。 同時，在此實施中，可配置第一磁性層122及第二磁性層128，使得其磁化方向彼此反向平行。亦即，當第一磁性層122具有與釘紮層140之磁化方向平行之磁化方向時，第二磁性層128可具有與釘紮層140之磁化方向反向平行之磁化方向。相反地，當第一磁性層122具有與釘紮層140之磁化方向反向平行之磁化方向時，第二磁性層128可具有與釘紮層140之磁化方向平行之磁化方向。因此，自由層120可具有SAF (合成反鐵磁)結構。 含Zr材料層126可插置於第一磁性層122與第二磁性層128之間，且用來改良自由層120之結晶特性及垂直磁化特性，且增強具有SAF結構之交換耦接多層薄膜之磁阻(MR)及熱穩定性Δ。 含Zr材料層126可包括含有鋯之合金，例如FeZr。 根據此實施，含Zr材料層126被插入至自由層120中，使得MR可由於自由層120之結晶特性及垂直磁各向異性之改良而增強，且使得熱穩定性由於自由層120之Ms (飽和磁化強度)的增加而增強。 為了改良垂直磁各向異性及交換耦接能量，習知技術提出了在[Pt/Co]n多層薄膜結構中插入Pt層或Pd層。 圖2為根據經插入有Pt層之交換耦接多層薄膜中之經插入的Pt層的厚度來說明垂直磁各向異性能量密度Keff 及RKKY (Ruderman-Kittel-Kasuya-Yoshida)交換耦接常數ARU 的圖。此處，RKKY交換耦接常數ARU 可稱為交換耦接能量常數。 如圖2所示，在[Pt/Co]n多層薄膜結構中經插入Pt層之情況下，可改良垂直磁各向異性及交換耦接能量。然而，由於諸如Pt或Pd之重金屬導致阻尼常數的增加，實質上很難將重金屬應用於交換耦接多層結構的自由層120。 根據此實施，藉由將含Zr材料層126 (諸如FeZr層)插入交換耦接多層結構的自由層120中，可克服上述關於重金屬的問題。另外，可改良垂直磁各向異性及交換耦接能量，使得可提供具有改良之可靠性之SAF結構的交換耦接多層薄膜。 圖3展示經插入有FeZr層之交換耦接多層薄膜的M-H磁化曲線，其中左邊面板展示[Pt/Co]n/Ta/CoFeB/MgO薄膜及[Pt/Co]n/FeZr/CoFeB/MgO薄膜之垂直方向的M-H磁化曲線，而右邊面板則展示FeZr/CoFeB/MgO薄膜之垂直方向及水平方向的M-H磁化曲線。 自圖3之左邊面板確認：相較於插入主要用作紋理去耦接障壁(texture decoupling barrier)的Ta層，當插入FeZr層時，獲得高飽和磁化強度Ms及接近於1之矩形比，且因而可展現更加出眾的垂直磁各向異性特性。 另外，自圖3之右邊面板展示：FeZr/CoFeB/MgO結構中之垂直磁各向異性場Hk約為4 kOe，因而展現強的垂直磁各向異性。 根據此實施，在交換耦接多層結構之自由層120中插入包括能展現此種顯著之垂直磁各向異性之FeZr層的含Zr材料層126，使得可應用較厚之自由層120，且可改良MR及熱穩定性。 圖4為根據自由層之厚度說明MR及熱穩定性的圖。 如圖4所示，隨著自由層之厚度增加，MR及熱穩定性可得到改良。然而，相反地，為了在垂直MTJ結構中展現垂直磁各向異性，需要自由層具有較小之厚度，通常約1.4 nm或更小之厚度。因此，由於隨著自由層之厚度增加，垂直磁各向異性特性快速劣化，所以在習知結構中改良MR及熱穩定性存在侷限。 在此實施中，在自由層中插入含Zr材料層126，使得自由層120 (尤其第二磁性層128)之厚度可相對地增加，因而可改良MR及熱穩定性。 因此，根據此實施，第二磁性層128可具有比第一磁性層122之厚度大的厚度。 另外，如下文所描述，在自由層120進一步包括間隔層124之情況下，含Zr材料層126可設置在間隔層124與第二磁性層128之間。 間隔層124可用來引入層間交換耦接且可設置在第一磁性層122與第二磁性層128之間，且更特定而言設置在第一磁性層122與含Zr材料層126之間。 間隔層124可具有諸如金屬、金屬氮化物、金屬氧化物等金屬性非磁性材料。其特定實例可包括Cr、Ru、Ir、Rh等。 藉由在第一磁性層122與第二磁性層128之間形成間隔層124，有可能經由RKKY交換耦接根據間隔層124之厚度來實施AF (反鐵磁)耦接或F (鐵磁)耦接。如上所述，在此實施中，自由層120可具有能實施第一磁性層122與第二磁性層128之間的AF耦接之SAF結構。 同時，為了改良交換耦接多層結構中之MR，需要使實質促進MR之第二磁性層128以含(001)紋理之bcc結構來結晶。然而，在自由層120包括含有Ru等之間隔層124之情況下，由於包括Ru等之間隔層124 (其具有含(0001)紋理之hcp結構)之結晶特性，因此第二磁性層128以含(110)紋理之bcc結構來結晶。結果，由於難以使第二磁性層128以含(001)紋理之bcc結構來結晶，因此保證充足之交換耦接能量，從而增加自由層之厚度可能存在侷限。 然而，在此種情況下，根據此實施，在自由層120中插入包括FeZr等之含Zr材料層126，使得可防止由於含(0001)紋理之hcp結構之間隔層124之結晶特性而導致第二磁性層128以含(110)紋理之bcc結構來結晶，從而促進以含(001)紋理之bcc結構來結晶。因此，可展現MR及熱穩定性之出眾改良。 圖5為說明XRD型樣之圖，該圖展示根據熱處理溫度之在交換耦接多層薄膜中之CoFeB層之結晶特性，其中左邊面板係針對[Pt/Co]n/CoFeB/MgO薄膜，而右邊面板係針對[Pt/Co]n/FeZr/CoFeB/MgO薄膜。 自圖5看出，在不插入FeZr層之情況下(左邊面板)，因為藉由熱處理，由於相鄰[Pt/Co]n層之含(111)紋理之fcc結構之影響導致CoFeB層以含(111)紋理之bcc結構來結晶，所以可預期到MR之顯著劣化(左邊面板之下圖)。相反地，在插入FeZr層之情況下(右邊面板)，因為藉由熱處理，因此非晶FeZr層防止[Pt/Co]n層之結晶效應，由於MgO層(其為隧道障壁層)之影響導致CoFeB層可以含(001)紋理之bcc結構來結晶，因而可預期到MR及熱穩定性之出眾改良(右邊面板之下圖)。 在此態樣之背景下，根據此實施，可防止由於含(0001)紋理之hcp結構之間隔層124之結晶特性之影響而導致第二磁性層128以含(110)紋理之bcc結構來結晶，且可促進第二磁性層128以含(001)紋理之bcc結構來結晶。結果，可顯著改良MR及熱穩定性。 隧道障壁層130可用來藉由電子之隧穿而改變自由層120之磁化方向。隧道障壁層130可包括絕緣氧化物，例如，MgO、CaO、SrO、TiO、VO、NbO等。 另外，根據此實施之可變電阻元件100可進一步包括執行各種功能之一或多個額外層來改良MTJ結構之特性。特定言之，可變電阻元件100可包括設置在MTJ結構之下的下層110、設置在MTJ結構之上的上層150等。 下層110可用來改良設置在下層110之上的層(例如自由層120)之特性(特定言之，垂直磁各向異性或結晶特性)。下層110可具有包括諸如金屬、金屬氮化物等之導電材料之單層結構或多層結構。 上層150可被稱為覆蓋層，且用作將可變電阻元件100圖案化之硬遮罩。上層150可包括諸如金屬等之各種導電材料。 此外，可變電阻元件100可包括緩衝層、交換耦接層、磁校正層等作為功能層，但其未展示。 緩衝層可設置在下電極(未展示)上，且包括金屬、合金或氧化物。緩衝層可由對於下電極具有良好匹配之材料形成，以便克服下電極與下層之間的晶格常數之不一致。例如，當下層由TiN形成時，緩衝層可由對於TiN具有良好匹配之Ta形成。 磁校正層可用來補償或減少釘紮層140所產生之雜散場之影響。在此種情況下，釘紮層140之雜散場對自由層120之影響減少，使得自由層120中之偏壓磁場可減小。結果，可改良釘紮層140之熱穩定性及磁特性。磁校正層可具有與釘紮層140之磁化方向相反之磁化方向。或者，獨立於可變電阻元件100，可進一步在與可變電阻元件100相鄰之區域中形成此種磁校正層。 交換耦接層可插置於磁校正層與釘紮層之間，且可用來提供磁校正層與釘紮層之間的層間交換耦接。交換耦接層可包括金屬性非磁性材料，諸如Cr、Ru、Ir、Rh等。 另一方面，在根據此實施之可變電阻元件100中，自由層120形成在釘紮層140之下，但此種實施亦可應用於自由層120形成在釘紮層140之上的情況。在此種情況下，例如，可變電阻元件100可具有順序堆疊有下層、釘紮層、隧道障壁層、第二磁性層、含Zr材料層、間隔層、第一磁性層及上層之多堆疊結構。 根據此實施之可變電阻元件100，可獲得諸如下優點。 首先，由於自由層120包括第一磁性層122及第二磁性層128，且可變電阻元件100利用第一磁性層122與第二磁性層128之間的交換耦接，因此第一磁性層122及第二磁性層128之總體積可促進熱穩定性，且第二磁性層128之厚度可增加，由此改良MR及熱穩定性。 另外，由於含Zr材料層126插置於第一磁性層122與第二磁性層128之間，因此可增加自由層120 (尤其為第二磁性層128)之厚度，同時結晶特性及垂直磁各向異性可同時得到改良。 因此，由於自由層120之垂直磁化特性得到改良，因此可進一步改良MR及熱穩定性，且可增加交換耦接能量，使得可提供具有高可靠性之SAF結構之交換耦接多層薄膜。 另外，由於藉由增強自由層之SAF結構之穩定性，可減少釘紮層所產生之雜散磁場之影響，且在易受影響之邊緣部分可保持穩定之磁化狀態，因此可進一步改良MR及熱穩定性。 同時，可藉由各種製程來製造包括含Zr材料層126之自由層120，且此將參照圖1來例示性地描述。 參見圖1，可在下層110之上形成第一磁性層122。可藉由沈積上述之鐵磁材料來形成第一磁性層122。 接下來，可在第一磁性層122之上形成間隔層124。可藉由沈積包括金屬、金屬氮化物、金屬氧化物之金屬性非磁性材料(例如Cr、Ru、Ir、Rh等)來形成間隔層124。 接著，可在間隔層124之上形成含Zr材料層126。在形成FeZr層作為含Zr材料層126之情況下，可經由使用合金靶材的物理沈積製程(例如，濺射製程)來形成FeZr層。 在另一實施中，在沈積Fe層且在Fe層之上沈積Zr層之後，可經由熱處理藉由Fe層與Zr層之間的反應來形成FeZr層。此處，堆疊Fe層及Zr層之順序可反過來。 在另一實施中，在交替地沈積複數個Fe層及複數個Zr層之後，可經由熱處理形成FeZr層。 在另一實施中，可藉由使用Fe靶材及Zr靶材之物理沈積製程(例如，共濺射製程)來形成FeZr層。 接著，可在含Zr材料層126之上形成第二磁性層128。與第一磁性層122相同，可藉由沈積上述之鐵磁材料來形成第二磁性層128。 包括自由層120之可變電阻元件100可設置成複數個，以構成單元陣列。單元陣列可包括諸如線、元件等之各種組件以驅動可變電阻元件100。 圖6A為用於解釋根據本發明之一實施之記憶體裝置及製造記憶體裝置之方法的實例之截面圖。 參見圖6A，此實施之記憶體裝置可包括基板600、下接點620、可變電阻元件100及上接點640。基板600可包括作為開關或開關電路之特定結構(未展示)(例如電晶體)，其用於控制對可變電阻元件100之近接，其中開關可導通以選擇可變電阻元件100或者開關可關斷以取消選擇可變電阻元件100。下接點620可設置在基板600之上，且可將可變電阻元件100之下端與基板600之一部分(例如，作為可變電阻元件100之開關電路之電晶體的汲極)耦接。上接點640可設置在可變電阻元件100之上，且上接點640可將可變電阻元件100之上端與特定線(未展示，例如位元線)耦接。如圖6A中所示，展示了兩個可變電阻元件100作為此種可變電阻元件100之陣列中之元件的兩個實例。 可藉由以下製程來製造上述記憶體裝置。 首先，可提供形成有電晶體之基板600，且接著可在基板600之上形成第一層間介電層610。接著，可藉由選擇性地刻蝕第一層間介電層610以形成露出基板600之一部分之孔且用導電材料填充該孔來形成下接點620。接著，可藉由在第一層間介電層610及下接點620之上形成用於可變電阻元件100之材料層並且選擇性地刻蝕該材料層來形成可變電阻元件100。用於形成可變電阻元件100之刻蝕製程可包括具有強物理刻蝕特性之IBE方法。接著，可形成第二層間介電層630以覆蓋可變電阻元件。接著，可選擇性地刻蝕第二層間介電層630，以形成露出可變電阻元件100之頂部之孔，且可在該孔中埋入導電材料以便形成上接點640。 在根據此實施之記憶體裝置中，形成可變電阻元件100之所有層可具有彼此對準之側壁。此係因為可變電阻元件100係藉由使用一個遮罩之刻蝕製程而形成。 與圖6A之實施不同，可變電阻元件100之一部分可獨立於其他部分而圖案化。此種製程在圖6B說明。 圖6B為用於解釋根據本發明之一個實施之具有可變電阻元件之記憶體裝置及製造記憶體裝置之方法的截面圖。以下之描述將集中於與圖6A之實施的不同之處。 參見圖6B，根據此實施之記憶體裝置可包括可變電阻元件100，可變電阻元件100之部分(例如，下層110)具有與其他層不對準之側壁。下層110可具有與下接點620對準之側壁。 該記憶體裝置可藉由以下製程來製造。 首先，可在基板600之上形成第一層間介電層610，接著可選擇性地刻蝕第一層間介電層610以形成露出基板600之一部分之孔H。接著，可形成下接點620以填充該孔H之下部。更特定言之，可經由形成導電材料以覆蓋具有形成於其中之孔H之所得結構及經由回刻蝕製程等來移除導電材料之一部分直至導電材料具有所要厚度之一系列製程，來形成下接點620。接著，可形成下層110以填充形成具有形成於其中之下接點620之孔H之其他部分。更特定言之，可經由形成包括針對下層110之輕金屬等之材料層以覆蓋形成有下接點620之所得結構及執行平坦化製程(例如，CMP(化學機械製程))直至第一層間介電層610之頂表面露出來之一系列製程，來形成下層110。接著，可在下接點620及第一層間介電層610之上形成用於形成可變電阻元件100之除了下層110之外之其餘層的材料層，且接著可選擇性地刻蝕該材料層以形成可變電阻元件100之其餘層。可採用與參照圖6A描述之方式基本相同之方式來執行後續之製程。 在此實施中，可降低每次需要刻蝕之高度以便形成可變電阻元件100，此可降低刻蝕製程之難度水平。 另外，儘管在此實施中，描述了在孔H中埋入下層110之情況，可進一步根據需要埋入諸如第一磁性層122、第一磁性層及間隔層124或自由層120等之其他部分。 根據實施，有可能改良可變電阻元件之特性，因而改良包括可變電阻元件之半導體記憶體之特性及包括半導體裝置之電子裝置之特性。 可在裝置或系統之範圍內使用基於所揭示技術之上述及其他儲存電路或半導體裝置。圖7至圖11提供能實施本文所揭示儲存電路之裝置或系統之一些實例。 圖7為實施基於本發明之技術之儲存電路之微處理器之組態圖的實例。 參見圖7，微處理器1000可執行用於控制及調諧一系列之自各種外部裝置接收資料、處理資料及輸出處理結果至外部裝置之過程之任務。微處理器1000可包括記憶體單元1010、操作單元1020、控制單元1030等。微處理器1000可為各種資料處理單元，諸如中央處理單元(CPU)、圖形處理單元(GPU)、數位信號處理器(DSP)及應用處理器(AP)。 記憶體單元1010為在微處理器1000中儲存資料之部分，如處理器暫存器、暫存器等。記憶體單元1010可包括資料暫存器、位址暫存器、浮點暫存器等。除此之外，記憶體單元1010可包括各種暫存器。記憶體單元1010可執行暫時儲存要被操作單元1020執行操作之資料、執行操作之結果資料、及儲存執行操作之資料之位址的功能。 記憶體單元1010可包括根據實施之上述半導體裝置中之一或多個。例如，記憶體單元1010可包括：具有可變磁化方向之自由層；具有釘紮磁化方向之釘紮層；及插置於釘紮層與自由層之間的隧道障壁層，且自由層可包括：第一磁性層；形成在第一磁性層之上的第二磁性層；及插置於第一磁性層與第二磁性層之間的含鋯(Zr)材料層。由此，可改良記憶體單元1010之資料儲存特性。結果，可改良微處理器1000之操作特性。 操作單元1020可根據控制單元1030將命令解碼之結果來執行四個算術運算或邏輯運算。操作單元1020可包括至少一個算術邏輯單元(ALU)等。 控制單元1030可自記憶體單元1010、操作單元1020及微處理器1000之外部裝置接收信號，執行命令之提取、解碼及對微處理器1000之信號之輸入及輸出之控制、及執行由程式所表示之處理。 根據本實施之微處理器1000可額外包括快取記憶體單元1040，快取記憶體單元1040能暫時儲存要自除了記憶體單元1010之外的外部裝置輸入或輸出至外部裝置之資料。在此種情況下，快取記憶體單元1040可經由匯流排介面1050與記憶體單元1010、操作單元1020及控制單元1030交換資料。 圖8為實施基於本揭示技術之儲存電路之處理器之組態圖的實例。 參見圖8，處理器1100可藉由包括除了微處理器(執行用於控制及調諧自各種外部裝置接收資料、處理資料及輸出處理結果至外部裝置之一系列過程的任務)之彼等功能以外的各種功能來改良效能及實施多功能。處理器1100可包括：核心單元1110，其用作微處理器；快取記憶體單元1120，其用來暫時地儲存資料；及匯流排介面1130，其用於在內部裝置與外部裝置之間傳輸資料。處理器1100可包括諸如多核處理器、圖形處理單元(GPU)及應用處理器(AP)之各種晶片上系統(SoC)。 本實施的核心單元1110為對自外部裝置輸入之資料執行算術邏輯運算的部分，且可包括記憶體單元1111、操作單元1112及控制單元1113。 記憶體單元1111為在處理器1100中儲存資料的部分，如處理器暫存器、暫存器等。記憶體單元1111可包括資料暫存器、位址暫存器、浮點暫存器等。除此之外，記憶體單元1111可包括各種暫存器。記憶體單元1111可執行暫時儲存要被操作單元1112執行操作的資料、執行操作的結果資料，及儲存執行操作之資料的位址的功能。操作單元1112為在處理器1100中執行操作的部分。操作單元1112可根據控制單元1113解碼命令之結果執行四個算術運算、邏輯運算等。操作單元1112可包括至少一個算術邏輯單元(ALU)等。控制單元1113可自記憶體單元1111、操作單元1112及處理器1100之外部裝置接收信號，執行命令的提取、解碼，及對處理器1100之信號之輸入及輸出的控制，以及執行程式所表示的處理。 快取記憶體單元1120為暫時儲存資料以補償高速操作之核心單元1110與低速操作之外部裝置之間之資料處理速度上之差異的部件。快取記憶體單元1120可包括初級儲存器區1121、二級儲存器區1122及三級儲存器區1123。一般而言，快取記憶體單元1120包括初級儲存器區1121及二級儲存器區1122，且可在需要大儲存容量的情況下包括三級儲存器區1123。應情況需要，快取記憶體單元1120可包括更多數目之儲存器區。亦即，快取記憶體單元1120中所包括之儲存器區的數目可根據設計而改變。初級儲存器區1121、二級儲存器區1122及三級儲存器區1123儲存及辨別資料的速度可係相同或不同。在各個儲存器區1121、1122及1123之速度係不同的情況下，初級儲存器區1121的速度可最大。快取記憶體單元1120之初級儲存器區1121、二級儲存器區1122及三級儲存器區1123之至少一個儲存器區可包括根據實施之上述半導體裝置中的一或多個。例如，快取記憶體單元1120可包括：具有可變磁化方向之自由層；具有釘紮磁化方向之釘紮層；及經插置於釘紮層與自由層之間的隧道障壁層，且自由層可包括：第一磁性層；經形成於第一磁性層上方的第二磁性層；及經插置於第一磁性層與第二磁性層之間的含鋯(Zr)材料層。由此，可改良快取記憶體單元1120之資料儲存特性。結果，可改良處理器1100之操作特性。 儘管在圖8中展示了初級儲存器區1121、二級儲存器區1122及三級儲存器區1123全都組態在快取記憶體單元1120之內部，但要注意，快取記憶體單元1120之初級儲存器區1121、二級儲存器區1122及三級儲存器區1123全都可組態在核心單元1110之外部，且可補償核心單元1110與外部裝置之間的資料處理速度上之差異。同時，要注意，快取記憶體單元1120之初級儲存器區1121可設置在核心單元1110內部，而二級儲存器區1122及三級儲存器區1123可組態在核心單元1110外部以增強補償資料處理速度上之差異之功能。在另一實施中，初級儲存器區1121及二級儲存器區1122可設置在核心單元1110內部，而三級儲存器區1123可設置在核心單元1110之外部。 匯流排介面1130為連接核心單元1110、快取記憶體單元1120與外部裝置之部分，且允許資料有效傳輸。 根據本實施之處理器1100可包括複數個核心單元1110，且複數個核心單元1110可共用快取記憶體單元1120。複數個核心單元1110與快取記憶體單元1120可直接連接或經由匯流排介面1130連接。複數個核心單元1110可以與核心單元1110之上述組態相同之方式來組態。在處理器1100包括複數個核心單元1110之情況下，快取記憶體單元1120之初級儲存器區1121可對應於複數個核心單元1110之數目而組態在每個核心單元1110中，而二級儲存器區1122及三級儲存器區1123可以經由匯流排介面1130共用之方式而組態在該複數個核心單元1110之外部。初級儲存器區1121之處理速度可大於二級儲存器區1122及三級儲存器區1123之處理速度。在另一實施中，初級儲存器區1121及二級儲存器區1122可對應於複數個核心單元1110之數目而組態在每個核心單元1110中，而三級儲存器區1123可以經由匯流排介面1130共用之方式而組態在該複數個核心單元1110之外部。 根據本實施之處理器1100可進一步包括：儲存資料之嵌入式記憶體單元1140；通信模組單元1150，其能以無線或有線方式自外部裝置接收資料及傳輸資料至外部裝置；記憶體控制單元1160，其驅動外部記憶體裝置；及媒體處理單元1170，其處理在處理器1100中處理之資料或自外部輸入裝置輸入之資料，且將經處理之資料輸出至外部介面裝置等。除此之外，處理器1100可包括複數個各種模組及裝置。在此種情況下，所添加之複數個模組可經由匯流排介面1130與核心單元1110及快取記憶體單元1120交換資料及彼此交換資料。 嵌入式記憶體單元1140不僅可包括揮發性記憶體，而且可進一步包括非揮發性記憶體。揮發性記憶體可包括DRAM (動態隨機存取記憶體)、行動DRAM、SRAM (靜態隨機存取記憶體)及具有與上述記憶體相似功能之記憶體等。非揮發性記憶體可包括ROM (唯讀記憶體)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)、具有相似功能之記憶體。 通信模組單元1150可包括能與有線網路連接之模組、能與無線網路連接之模組及其二者。有線網路模組可包括區域網路(LAN)、通用串列匯流排(USB)、以太網路、電力線通信(PLC)，諸如經由傳輸線發送及接收資料之各種裝置等。無線網路模組可包括紅外資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、泛在感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網路(Wibro)、高速下行封包存取(HSDPA)、寬頻CDMA(WCDMA)、超寬頻(UWB)，諸如在無傳輸線之情況下發送及接收資料之各種裝置等。 記憶體控制單元1160用來管理及處理在處理器1100與根據不同通信標準操作之外部儲存裝置之間傳輸之資料。記憶體控制單元1160可包括各種記憶體控制器，例如，可控制IDE (整合式電子裝置)、SATA (串列高級技術附件)、SCSI (小型電腦系統介面)、RAID (獨立磁碟冗餘陣列)、SSD (固態硬碟)、eSATA (外部SATA)、PCMCIA (個人電腦儲存卡國際協會)、USB(通用串列匯流排)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊湊型快閃記憶體(CF)卡等之裝置。 媒體處理單元1170可處理在處理器1100中處理之資料或者以影像、聲音及其他形式自外部輸入裝置輸入之資料，且將資料輸出至外部介面裝置。媒體處理單元1170可包括圖形處理單元(GPU)、數位信號處理器(DSP)、高清晰度視訊裝置(HD audio)、高清晰度多媒體介面(HDMI)控制器等。 圖9為實施基於本發明之技術之儲存電路之系統之組態圖的實例。 參見圖9，作為用於處理資料之設備的系統1200可執行輸入、處理、輸出、通信、儲存等以進行一系列資料操作。系統1200可包括處理器1210、主記憶體裝置1220、輔助記憶體裝置1230、介面裝置1240等。本實施之系統1200可為使用處理器來操作之各種電子系統，諸如電腦、伺服器、PDA (個人數位助理)、攜帶型電腦、網路平板電腦、無線電話、行動電話、智慧型電話、數位音樂播放器、PMP (攜帶型多媒體播放器)、相機、全球定位系統(GPS)、攝像機、錄音機、遠端資訊處理、視聽(AV)系統、智慧型電視等。 處理器1210可解碼輸入之命令並且處理針對儲存在系統1200中之資料之操作、比較等，並且控制此等操作。處理器1210可包括微處理器單元(MPU)、中央處理單元(CPU)、單核心/多核心處理器、圖形處理單元(GPU)、應用處理器(AP)、數位信號處理器(DSP)等。 主記憶體裝置1220為儲存器，其能在執行程式時暫時儲存、調用及執行來自輔助記憶體裝置1230之程式碼或資料，且即使在電源供應器斷電時亦能保留所儲存之內容。主記憶體裝置1220可包括根據實施之上述半導體裝置之一或多個。例如，主記憶體裝置1220可包括：具有可變磁化方向之自由層；具有釘紮磁化方向之釘紮層；及插置於釘紮層與自由層之間的隧道障壁層，且自由層可包括：第一磁性層；形成在第一磁性層之上的第二磁性層；及插置於第一磁性層與第二磁性層之間的含鋯(Zr)材料層。由此，可改良主記憶體裝置1220之資料儲存特性。結果，可改良系統1200之操作特性。 又，主記憶體裝置1220可進一步包括在電源供應器斷電時所有內容被擦除之揮發性記憶體類型之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等。與此不同，主記憶體裝置1220可不包括根據本實施之半導體裝置，而為可包括在電源供應器斷電時所有內容被擦除之揮發性記憶體類型之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等。 輔助記憶體裝置1230為用於儲存程式碼或資料之記憶體裝置。儘管輔助記憶體裝置1230之速度比主記憶體裝置1220慢，但輔助記憶體裝置1230可儲存更大量之資料。輔助記憶體裝置1230可包括根據實施之上述半導體裝置中之一或多個。例如，輔助記憶體裝置1230可包括：具有可變磁化方向之自由層；具有釘紮磁化方向之釘紮層；及插置於釘紮層與自由層之間的隧道障壁層，且自由層可包括：第一磁性層；形成在第一磁性層之上的第二磁性層；及插置於第一磁性層與第二磁性層之間的含鋯(Zr)材料層。由此，可改良輔助記憶體裝置1230之資料儲存特性。結果，可改良系統1200之操作特性。 又，輔助記憶體裝置1230可進一步包括資料儲存系統(見圖10之參考數字1300)，諸如使用磁之磁帶、磁碟、使用光之光碟、使用磁及光之磁光碟、固態硬碟(SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊湊型快閃記憶體(CF)卡等。與此不同，輔助記憶體裝置1230可不包括根據本實施之半導體裝置，而為可包括資料儲存系統(見圖10之參考數字1300)，諸如使用磁之磁帶、磁碟、使用光之光碟、使用磁及光之磁光碟、固態硬碟(SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊湊型快閃記憶體(CF)卡等。 介面裝置1240可用來執行本實施之系統1200與外部裝置之間的命令及資料之交換。介面裝置1240可為小鍵盤、鍵盤、滑鼠、揚聲器、麥克風、顯示器、各種人機互動裝置(HID)、通信裝置等。通信裝置可包括能與有線網路連接之模組、能與無線網路連接之模組，及其兩者。有線網路模組可包括區域網路(LAN)、通用串列匯流排(USB)、以太網路、電力線通信(PLC)，諸如經由傳輸線發送及接收資料之各種裝置等。無線網路模組可包括紅外資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、泛在感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網路(Wibro)、高速下行封包存取(HSDPA)、寬頻CDMA (WCDMA)、超寬頻(UWB)，諸如在無傳輸線之情況下發送及接收資料之各種裝置等。 圖10為實施基於本揭示技術之儲存電路之資料儲存系統之組態圖的實例。 參見圖10，資料儲存系統1300可包括：儲存裝置1310，其作為用於儲存資料之組件而具有非揮發性特性；控制器1320，其控制儲存裝置1310；介面1330，其用於與外部裝置連接；及暫時儲存裝置1340，其用於暫時儲存資料。資料儲存系統1300可為諸如硬碟驅動器(HDD)、光碟唯讀記憶體(CDROM)、數位通用磁碟(DVD)、及固態硬碟(SSD)等硬碟類型；諸如USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊湊型快閃記憶體(CF)卡等之卡類型。 儲存裝置1310可包括半永久地儲存資料之非揮發性記憶體。非揮發性記憶體可包括ROM (唯讀記憶體)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等。 控制器1320可控制儲存裝置1310與介面1330之間的資料之交換。為此，控制器1320可包括用於執行處理經由介面1330自資料儲存系統1300外部輸入之命令之操作等的處理器1321。 介面1330用來執行資料儲存系統1300與外部裝置之間的命令及資料之交換。在資料儲存系統1300為卡型之情況下，介面1330可與用在以下裝置中之介面相容，諸如：USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊湊型快閃記憶體(CF)卡等，或者介面1330可與用在與上述裝置相似之裝置中之介面相容。在資料儲存系統1300為硬碟型之情況下，介面1330可與以下介面相容，諸如：IDE (整合式電子裝置)、SATA (串列高級技術附件)、SCSI(小型電腦系統介面)、eSATA (外部SATA)、PCMCIA (個人電腦儲存卡國際協會)、USB (通用串列匯流排)等，或者介面1330可與用在與上述介面類似之介面相容。介面1330可與彼此具有不同類型之一或多個介面相容。 暫時儲存裝置1340能暫時地儲存資料，用於根據外部裝置、控制器及系統之介面之多樣化及高效能來有效地在介面1330與儲存裝置1310之間傳輸資料。用於暫時儲存資料之暫時儲存裝置1340可包括根據實施之上述半導體裝置中之一或多個。暫時儲存裝置1340可包括：具有可變磁化方向之自由層；具有釘紮磁化方向之釘紮層；及插置於釘紮層與自由層之間的隧道障壁層，且自由層可包括：第一磁性層；形成在第一磁性層之上的第二磁性層；及插置於第一磁性層與第二磁性層之間的含鋯(Zr)材料層。由此，可改良儲存裝置1310或暫時儲存裝置1340之資料儲存特性。結果，可改良資料儲存系統1300之操作特性及資料儲存特性。 圖11為實施基於本揭示技術之儲存電路之記憶體系統之組態圖的實例。 參見圖11，記憶體系統1400可包括作為儲存資料組件而具有非揮發性特性之記憶體1410、控制記憶體1410之記憶體控制器1420、用於與外部裝置連接之介面1430等。記憶體系統1400可為諸如固態硬碟(SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊湊型快閃記憶體(CF)卡等之卡型。 用於儲存資料之記憶體1410可包括根據實施之上述半導體裝置中之一或多個。例如，記憶體1410可包括：具有可變磁化方向之自由層；具有釘紮磁化方向之釘紮層；及插置於釘紮層與自由層之間的隧道障壁層，且自由層可包括：第一磁性層；形成在第一磁性層之上的第二磁性層；及插置於第一磁性層與第二磁性層之間的含鋯(Zr)材料層。由此，可改良記憶體1410之資料儲存特性。結果，可改良記憶體系統1400之操作特性及資料儲存特性。 此外，根據本實施之記憶體1410可進一步包括具有非揮發性特性之ROM(唯讀記憶體)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等。 記憶體控制器1420可控制記憶體1410與介面1430之間的資料之交換。為此，記憶體控制器1420可包括用於對經由介面1430自記憶體系統1400之外部輸入之命令執行操作及處理之處理器1421。 介面1430用來執行記憶體系統1400與外部裝置之間的命令及資料之交換。介面1430可與用在以下裝置中之介面相容，諸如：USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊湊型快閃記憶體(CF)卡等，或者介面1430可與用在與上述裝置相似之裝置中之介面相容。介面1430可與彼此具有不同類型之一或多個介面相容。 根據本實施之記憶體系統1400可進一步包括緩衝記憶體1440，其用於根據外部裝置、記憶體控制器及記憶體系統之介面之多樣化及高效能而有效地在介面1430與記憶體1410之間傳輸資料。例如，用於暫時儲存資料之緩衝記憶體1440可包括根據實施之上述半導體裝置中之一或多個。緩衝記憶體1440可包括：具有可變磁化方向之自由層；具有釘紮磁化方向之釘紮層；及插置於釘紮層與自由層之間的隧道障壁層，且自由層可包括：第一磁性層；形成在第一磁性層之上的第二磁性層；及插置於第一磁性層與第二磁性層之間的含鋯(Zr)材料層。由此，可改良緩衝記憶體1440之資料儲存特性。結果，可改良記憶體系統1400之操作特性及資料儲存特性。 另外，根據本實施之緩衝記憶體1440可進一步包括具有揮發性特性之SRAM (靜態隨機存取記憶體)、DRAM (動態隨機存取記憶體)等，且可包括具有非揮發性特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁隨機存取記憶體(MRAM)等。與此不同，緩衝記憶體1440可不包括根據實施之半導體裝置，而為可包括具有揮發性特性之SRAM (靜態隨機存取記憶體)、DRAM (動態隨機存取記憶體)等，且可包括具有非揮發性特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。 基於本文件中所揭示記憶體裝置之圖7至圖11中之電子裝置或系統之上述實例中之特徵可實施在各種電子裝置、系統或應用中。一些實例包括行動電話或其他攜帶型通信裝置、平板電腦、筆記本電腦或膝上型電腦、遊戲機、智慧型電視、電機機上盒、多媒體伺服器、具有或不具有無線通信功能之數位相機、具有無線通信能力之手錶或其他可穿戴之裝置。 儘管本專利文件含有許多特定細節，但此等不應理解為對任何發明或要求保護之範圍之限制，而為應理解為特別針對特定發明之特定實施例之特徵的描述。本申請文件中描述之特定特徵在單獨實施例之背景下亦可組合地實施於單個實施例中。相反地，在單個實施例之背景下描述之各個特徵亦可單獨地在多個實施例中實施或以任何合適之子組合實施。另外，儘管上面描述了特徵在特定之組合中起作用，甚至初始要求如此，但在一些情況下來自所主張之組合之一或多個特徵可自該組合中移除，且所主張之組合可係針對子組合或子組合之變型。 類似地，儘管在附圖中以特定次序來描繪操作，但此不應理解為需要以所展示之特定次序或順序次序執行此等操作，或者需要執行所有所展示之操作來達成所要結果。另外，本專利文件中描述之實施例中之各個系統組件之分離不應理解為在所有實施例中都需要此種分離。 僅僅描述了一些實施及實例。可基於本專利文件描述及說明之內容來得到其他實施、增強及變型。
100‧‧‧可變電阻元件
110‧‧‧下層
120‧‧‧自由層
122‧‧‧第一磁性層
124‧‧‧間隔層
126‧‧‧含Zr材料層
128‧‧‧第二磁性層
130‧‧‧隧道障壁層
140‧‧‧釘紮層
150‧‧‧上層
600‧‧‧基板
610‧‧‧第一層間介電層
620‧‧‧下接點
630‧‧‧第二層間介電層
640‧‧‧上接點
1000‧‧‧微處理器
1010‧‧‧記憶體單元
1020‧‧‧操作單元
1030‧‧‧控制單元
1040‧‧‧快取記憶體單元
1050‧‧‧匯流排介面
1100‧‧‧處理器
1110‧‧‧核心單元
1111‧‧‧記憶體單元
1112‧‧‧操作單元
1113‧‧‧控制單元
1120‧‧‧快取記憶體單元
1121‧‧‧初級儲存器區
1122‧‧‧二級儲存器區
1123‧‧‧三級儲存器區
1130‧‧‧匯流排介面
1140‧‧‧嵌入式記憶體單元
1150‧‧‧通信模組單元
1160‧‧‧記憶體控制單元
1170‧‧‧媒體處理單元
1200‧‧‧系統
1210‧‧‧處理器
1220‧‧‧主記憶體裝置
1230‧‧‧輔助記憶體裝置
1240‧‧‧介面裝置
1300‧‧‧資料儲存系統
1310‧‧‧儲存裝置
1320‧‧‧控制器
1321‧‧‧處理器
1330‧‧‧介面
1340‧‧‧暫時儲存裝置
1400‧‧‧記憶體系統
1410‧‧‧記憶體
1420‧‧‧記憶體控制器
1421‧‧‧處理器
1430‧‧‧介面
1440‧‧‧緩衝記憶體
圖1為說明根據本發明之一實施之可變電阻元件之截面圖。 圖2為根據插入有Pt層之交換耦接多層薄膜中所插入之Pt層之厚度說明垂直磁各向異性能量密度Keff 及RKKY (Ruderman-Kittel-Kasuya-Yoshida)交換耦接常數ARU 之圖。 圖3展示插入有FeZr層之交換耦接多層薄膜之M-H磁化曲線，其中左邊面板展示[Pt/Co]n/Ta/CoFeB/MgO薄膜及[Pt/Co]n/FeZr/CoFeB/MgO薄膜之垂直方向之M-H磁化曲線，而右邊面板展示FeZr/CoFeB/MgO薄膜之垂直方向及水平方向之M-H磁化曲線。 圖4為根據自由層之厚度說明MR (磁阻)及熱穩定性之圖。 圖5為說明XRD型樣之圖，該圖展示根據熱處理溫度，在交換耦接多層薄膜中的CoFeB層之結晶特性，其中左邊面板係針對[Pt/Co]n/CoFeB/MgO薄膜，而右邊面板係針對[Pt/Co]n/FeZr/CoFeB/MgO薄膜。 圖6A為用於解釋根據本發明之一實施之記憶體裝置及製造記憶體裝置之方法的實例之截面圖。 圖6B為用於解釋根據本發明之一實施之記憶體裝置及製造記憶體裝置之方法的截面圖。 圖7為實施基於所揭示技術之儲存電路之微處理器之組態圖的實例。 圖8為實施基於所揭示技術之儲存電路之處理器之組態圖的實例。 圖9為實施基於所揭示技術之儲存電路之系統之組態圖的實例。 圖10為實施基於所揭示技術之儲存電路之資料儲存系統之組態圖的實例。 圖11為實施基於所揭示技術之儲存電路之記憶體系統之組態圖的實例。
100‧‧‧可變電阻元件
110‧‧‧下層
120‧‧‧自由層
122‧‧‧第一磁性層
124‧‧‧間隔層
126‧‧‧含Zr材料層
128‧‧‧第二磁性層
130‧‧‧隧道障壁層
140‧‧‧釘紮層
150‧‧‧上層

Claims (20)

  1. 一種電子裝置，其包含一半導體記憶體，其中該半導體記憶體包括： 一自由層，其具有一可變磁化方向； 一釘紮層，其具有一釘紮磁化方向；及 一隧道障壁層，其經插置於該釘紮層與該自由層之間， 其中該自由層包括： 一第一磁性層； 一第二磁性層，其經形成於該第一磁性層上方；及 一含鋯(Zr)材料層，其經插置於該第一磁性層與該第二磁性層之間。
  2. 如請求項1之電子裝置，其中該含Zr材料層包括包括FeZr之一合金。
  3. 如請求項1之電子裝置，其中該自由層進一步包括經插置於該第一磁性層與該含Zr材料層之間之一間隔層。
  4. 如請求項3之電子裝置，其中該間隔層包括一金屬、一金屬氮化物或一金屬氧化物中之一或多者。
  5. 如請求項4之電子裝置，其中該間隔層包括鉻(Cr)、釕(Ru)、銥(Ir)或銠(Rh)中之一或多者。
  6. 如請求項1之電子裝置，其中該第二磁性層具有比該第一磁性層之厚度大之一厚度。
  7. 如請求項3之電子裝置，其中該含Zr材料層包括包括FeZr之一合金，且該間隔層包括Ru。
  8. 如請求項1之電子裝置，其中該第一磁性層與該第二磁性層包括彼此不同之材料。
  9. 如請求項8之電子裝置，進一步包含經插置於該第一磁性層與該第二磁性層之間之一材料層，該材料層用於緩解該第一磁性層與該第二磁性層之間之一晶格結構差異及一晶格失配。
  10. 如請求項1之電子裝置，進一步包含一處理器，該處理器包括： 一核心單元，其經組態以基於自該處理器之一外部輸入的命令而藉由使用資料來執行與該命令相對應之一操作； 一快取記憶體單元，其經組態以儲存用於執行該操作之資料、與執行該操作之一結果相對應之資料或者被執行該操作之資料之一位址；及 一匯流排介面，其經連接於該核心單元與該快取記憶體單元之間，且經組態以在該核心單元與該快取記憶體單元之間傳輸資料， 其中該半導體記憶體為該處理器中之該快取記憶體單元的部分。
  11. 如請求項1之電子裝置，進一步包含一資料儲存系統，該資料儲存系統包括： 一儲存裝置，其經組態以儲存資料且不管電源供應而保留所儲存之資料； 一控制器，其經組態以根據自一外部輸入之一命令來控制將資料輸入至該儲存裝置及自該儲存裝置輸出資料； 一暫時儲存裝置，其經組態以暫時儲存在該儲存裝置與該外部之間交換的資料；及 一介面，其經組態以在該儲存裝置、該控制器及該暫時儲存裝置中之至少一者與該外部之間執行通信， 其中該半導體記憶體為該資料儲存系統中之該儲存裝置或該暫時儲存裝置的部分。
  12. 一種電子裝置，其包含一半導體記憶體，其中該半導體記憶體包括： 一自由層，其具有一可變磁化方向； 一釘紮層，其具有一釘紮磁化方向；及 一隧道障壁層，其經插置於該釘紮層與該自由層之間， 其中該自由層包括： 複數個磁性層；及 一含鋯(Zr)材料層，其經插置於該複數個磁性層之間， 其中該自由層具有一SAF (合成反鐵磁)結構。
  13. 如請求項12之電子裝置，其中該含Zr材料層包括FeZr。
  14. 如請求項12之電子裝置，其中該自由層進一步包括一間隔層，該間隔層係插置於該複數個磁性層當中之不與該隧道障壁層接觸之一磁性層與該含Zr材料層之間。
  15. 如請求項14之電子裝置，其中該間隔層包括一金屬、一金屬氮化物或一金屬氧化物中之一或多者。
  16. 如請求項15之電子裝置，其中該間隔層包括鉻(Cr)、釕(Ru)、銥(Ir)或銠(Rh)中之一或多者。
  17. 如請求項12之電子裝置，其中該複數個磁性層當中之與該隧道障壁層接觸之一磁性層具有比其餘之該複數個磁性層當中之任一者之厚度大之一厚度。
  18. 如請求項14之電子裝置，其中該含Zr材料層包括含FeZr之一合金，且該間隔層包括Ru。
  19. 如請求項12之電子裝置，其中該複數個磁性層包括彼此不同之材料。
  20. 如請求項19之電子裝置，進一步包含經插置於該複數個磁性層之間之一材料層，該材料層用於緩解該複數個磁性層之間之一晶格結構差異及一晶格失配。
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