TW201719644A - 記憶體系統和記憶體系統的操作方法 - Google Patents

記憶體系統和記憶體系統的操作方法 Download PDF

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Abstract

本發明提供一種記憶體系統，記憶體系統可包括：記憶體裝置，其包括多個平面和對應於平面的多個頁面緩衝器，每一個平面包括適於儲存資料的多個記憶體區塊；以及控制器，其包括記憶體，所述控制器適於透過參照對應於讀取命令的第一資料的中繼資料，對平面中儲存第一資料的第一平面的記憶體區塊執行讀取操作，並將第一資料提供給主機，其中中繼資料被儲存在記憶體或頁面緩衝器中。

Description

記憶體系統和記憶體系統的操作方法
本發明主張的優先權為在2015年11月17日在韓國智慧財產權局提出的申請案，其韓國專利申請號為10-2015-0161074，在此併入其全部參考內容。
本發明的示例性實施例總體關於一種記憶體系統，且更特別地，關於一種用於處理記憶體裝置上的資料的記憶體系統以及記憶體系統的操作方法。
電腦環境範例已經轉變為能夠在任何地方和任何時間使用的普適計算系統。因此，諸如行動電話、數位相機和筆記型電腦的可攜式電子裝置的使用已迅速地增長。這些可攜式電子裝置一般使用用於儲存資料的記憶體系統，即資料儲存裝置。記憶體系統可包括也被簡單稱作記憶體裝置的一個或多個半導體記憶體裝置。記憶體系統可被用作可攜式電子裝置的主要記憶體裝置或次要記憶體裝置。
由於使用記憶體裝置的記憶體系統沒有活動部件，所以它們提供優良的穩定性、耐久性、高的資訊存取速度和低功率消耗。具有這些優勢的記憶體系統的示例包括通用序列匯流排（USB）記憶體裝置、具有各種介面的記憶卡和固態驅動器（SSD）。
各種實施例關於一種記憶體系統及其操作方法，用於透過使包含在記憶體系統中的一個或多個記憶體裝置的複雜性最小化而更迅速和/或更穩定地處理資料。記憶體系統和操作方法可減小對包含在其中的一個或多個記憶體裝置的每一個的操作負載，並可使其使用效率最大化。從下面的描述中，本公開內容的其它實施例和/或其變型對於本發明所屬技術領域中具有通常知識者而言將變得顯而易見。
在實施例中，記憶體系統可包括:記憶體裝置，其包括每個都包括適於儲存資料的多個記憶體區塊的多個平面（plane）和對應於平面的多個頁面緩衝器；和控制器，其包括記憶體，所述控制器適於透過參照第一資料的中繼資料，對平面中的第一平面的記憶體區塊執行讀取操作，並將第一資料提供至主機，第一資料對應於讀取命令，第一平面儲存所述第一資料；其中中繼資料被儲存在記憶體或頁面緩衝器中。
控制器可從第一平面的記憶體區塊中讀取第一資料，並可透過頁面緩衝器中的第一頁面緩衝器將第一資料提供至主機，第一頁面緩衝器對應於第一平面。
第一頁面緩衝器可包括：第一子緩衝器，其適於儲存從第一平面的記憶體區塊中讀取的第一資料；第二子緩衝器，其適於為主機提供第一資料，第一資料儲存在第一子緩衝器中；第三子緩衝器，其適於儲存第一資料的中繼資料，第一資料儲存在第一子緩衝器中；和第四子緩衝器，其適於儲存第一資料的副本，第一資料儲存在第一子緩衝器中。
當在記憶體中未發現中繼資料時，控制器可在第三子緩衝器中搜索中繼資料，並可將儲存在第三子緩衝器中的中繼資料載入到記憶體上。
當在記憶體和第一頁面緩衝器中都未發現中繼資料時，控制器可將儲存在第一平面的記憶體區塊中的中繼資料儲存在第一子緩衝器中，並可將儲存在第一子緩衝器中的中繼資料載入到記憶體上。
當控制器未能為主機提供第一資料或者提供了用於第一資料的另一個讀取命令時，控制器可為主機提供儲存在第四子緩衝器中的第一資料的副本。
當控制器未能為主機提供第一資料或者提供了用於第一資料的另一個讀取命令時，控制器可將儲存在第三子緩衝器內的中繼資料載入到記憶體上、識別載入的中繼資料並可再次執行讀取操作。
中繼資料可包括第一資料的映射資料的映射片段，並且根據儲存在記憶體和頁面緩衝器之其一者中的映射片段的映射列表，控制器可在記憶體和頁面緩衝器之其一者中搜索中繼資料。
控制器可為第一平面提供儲存在記憶體內的啟動命令（boost command）中的對應於第一平面的第一啟動命令，並可執行讀取操作。
控制器：可根據第一啟動命令，將儲存在頁面緩衝器中對應於第一平面的第一頁面緩衝器中的中繼資料載入到記憶體上；以及可透過第一頁面緩衝器為主機提供儲存在第一平面的記憶體區塊中的第一資料，並在讀取操作期間將第一資料和中繼資料儲存在第一頁面緩衝器中。
在實施例中，包含記憶體裝置和控制器的記憶體系統的操作方法可包括：接收用於第一資料的讀取命令，其中第一資料儲存在記憶體裝置中的多個平面中的第一平面內，每個平面包含多個記憶體區塊；透過參照第一資料的中繼資料，對儲存第一資料的第一平面的記憶體區塊執行讀取操作；以及將第一資料提供至主機，其中中繼資料可被儲存在控制器的記憶體中或者分別對應於平面的記憶體裝置的多個頁面緩衝器中。
執行讀取操作可包括：從第一平面的記憶體區塊中讀取第一資料；以及透過頁面緩衝器中的第一頁面緩衝器，將第一資料提供至主機，第一頁面緩衝器對應於第一平面。
第一頁面緩衝器包括：第一子緩衝器，其適於儲存從第一平面的記憶體區塊中讀取的第一資料的第一子緩衝器；第二子緩衝器，其適於為主機提供第一資料，第一資料儲存在第一子緩衝器中；第三子緩衝器，其適於儲存第一資料的中繼資料，第一資料儲存在第一子緩衝器中；和第四子緩衝器，其適於儲存第一資料的副本，第一資料儲存在第一子緩衝器中。
當在記憶體中未發現中繼資料時，執行讀取操作可包括：在第三子緩衝器中搜索中繼資料；和將儲存在第三子緩衝器中的中繼資料載入到記憶體上。
當在記憶體和第一頁面緩衝器中都未發現中繼資料時，執行讀取操作可包括：將儲存在第一平面的記憶體區塊中的中繼資料儲存在第一子緩衝器中；和將儲存在第一子緩衝器中的中繼資料載入到記憶體上。
當未能提供第一資料或者提供了用於第一資料的另一個讀取命令時，記憶體系統的操作方法可進一步包括為主機提供第一資料的副本，第一資料的副本儲存在第四子緩衝器中。
當未能提供第一資料或者提供了用於第一資料的另一個讀取命令時，記憶體系統的操作方法可進一步包括：將儲存在第三子緩衝器內的中繼資料載入到記憶體上；識別所載入的中繼資料；透過參照第一資料的中繼資料，對儲存第一資料的第一平面的記憶體區塊再次執行讀取操作；以及將第一資料提供至主機。
中繼資料可包括第一資料的映射資料的映射片段；並且參照第一資料的中繼資料可包括根據儲存在記憶體和頁面緩衝器之其一者中的映射片段的映射清單，搜索記憶體和頁面緩衝器之其一者中的中繼資料。
執行讀取操作可包括：為第一平面提供第一啟動命令，第一啟動命令儲存在記憶體內的啟動命令中且對應於所述第一平面；和對第一平面的記憶體區塊執行讀取操作。
執行讀取操作可進一步包括：根據第一啟動命令，將中繼資料載入到記憶體上，中繼資料儲存在第一頁面緩衝器中，第一頁面緩衝器在頁面緩衝器中且對應於第一平面；和將第一資料和中繼資料儲存在第一頁面緩衝器中，且其中第一資料的提供透過第一頁面緩衝器利用儲存在第一平面的記憶體區塊中的第一資料來執行。
下面將參照所附附圖對各種實施例進行更詳細的描述。然而，本發明可以不同形式體現，並且不應被理解為侷限於此處所陳述的實施例。而是，提供這些實施例使得本公開將是徹底和完整的，並將本發明完全傳達給相關領域的技術人員。貫穿本公開，在本發明的各種附圖和實施例中，相似的參考數位指的是相似的部件。還應注意的是，在此說明書中，“連接/耦接”不僅指的是一個元件直接耦接另一個元件，而且指的是一個元件透過中間元件間接耦接另一個元件。而且，只要其沒有被另外特別地說明，單數形式也可包括複數形式。應該容易理解的是，本公開中的“在…上”和“之上”的含義應以最廣泛的方式解釋使得“在…上”不僅表示“直接在…上”，而且表示在某物“上”，其中其間具有中間特徵或層，並且“之上”不僅表示直接在頂部上，而且表示在某物的頂部上，其中其間具有中間特徵或層。當第一層被稱為在第二層“上”或在基板“上”時，其可能不僅指的是第一層直接形成在第二層或基板上的情況，而且也可能指的是第三層存在於第一層和第二層或基板之間的情況。
將理解的是，儘管術語“第一”、“第二”、“第三”等可在此處用於描述各種元件、元件、區域、層和/或部分，但這些元件、元件、區域、層和/或部分不應被這些術語限制。這些術語被用於將一個元件、元件、區域、層或部分與另一個元件、元件、區域、層或部分區分開。因此，在不脫離本公開的精神和範圍的情況下，下文所描述的第一元件、元件、區域、層或部分可以被稱做第二元件、元件、區域、層或部分。
將進一步理解的是，當用於此說明書時，術語“含有”、“包含”、“包括”、“包括有”、“有”或“具有”說明所陳述的特徵、整體、操作、元件和/或元件的存在，但並沒有排除一個或多個其它未陳述的特徵、整體、操作、元件、元件和/或其組合的存在或添加。如此處所用，術語“和/或”包括一個或多個相關列出項目的任意和所有的組合。
除非另外定義，否則包括此處使用的技術和科學術語的所有術語具有與該發明所屬領域中具有通常知識者通常理解的含義相同的含義。還將理解的是，比如通常所用的字典中定義的那些術語，應被解釋為具有與其在相關領域的內容中的含義一致的含義，並將不以理想化或過於正式的意義來解釋，除非在文中如此定義。
在下面的說明中，眾多特定細節的闡述是為了提供本公開的徹底的理解。本公開可以在不存在某些或所有這些具體細節的情況下被實施。在其它情況下，為了不模糊本公開，眾所周知的進程結構和/或進程未被詳細描述。
下面，將參照附圖對本公開的各種實施例進行更詳細的描述。
圖1為示出根據本公開的實施例的包括記憶體系統的資料處理系統的方塊圖。
參照圖1，資料處理系統100可包括主機102和記憶體系統110。
主機102可以是或者包括例如可攜式電子裝置，諸如行動電話、MP3播放機和筆記型電腦。主機102也可以是或者包括例如電子裝置，諸如桌上型電腦、遊戲機、TV和投影機。
記憶體系統110可回應於來自主機102的請求而運行。例如，記憶體系統110可儲存待由主機102存取的資料。記憶體系統110可用作主機102的主要記憶體系統。記憶體系統可用作主機102的次要記憶體裝置系統。根據待與主機102電耦接的主機介面的協定，記憶體系統110可以是或者包括各種儲存裝置的任意一種。記憶體系統110可以是或者包括諸如以下的各種儲存裝置的任意一種：固態驅動器（SSD）、多媒體卡（MMC）、嵌入式MMC（eMMC）、減小尺寸的MMC（RS-MMC）和微型-MMC、安全數位（SD）卡、迷你-SD和微型-SD、通用序列匯流排（USB）儲存裝置、通用快閃記憶體（UFS）裝置、標準快閃記憶體（CF）卡、智慧媒體（SM）卡、記憶棒等。
記憶體系統110的儲存裝置可以是或包括揮發性記憶體裝置，諸如動態隨機存取記憶體（DRAM）、靜態隨機存取記憶體（SRAM）等。記憶體系統110的儲存裝置可以是或包括非揮發性記憶體裝置，諸如唯讀記憶體（ROM）、遮罩ROM（MROM）、可編程ROM（PROM）、可擦除可編程ROM（EPROM）、電可擦除可編程ROM（EEPROM）、鐵電式隨機存取記憶體（FRAM）、相變式RAM（PRAM）、磁阻式RAM（MRAM）、電阻式RAM（RRAM）等。
記憶體系統110可包括記憶體裝置150和控制器130。記憶體裝置可儲存待由主機102存取的資料。控制器130可控制資料在記憶體裝置150中的儲存。
控制器130和記憶體裝置150可被集成在單一半導體裝置中。例如，控制器130和記憶體裝置150可被集成在被配置為固態驅動器（SSD）的單一半導體裝置中。當記憶體系統110被配置為SSD時，與記憶體系統110電耦接的主機102的運行速度可被顯著提高。
控制器130和記憶體裝置150可被集成在被配置為記憶卡的單一半導體裝置中。控制器130和記憶卡150可被集成在被配置為諸如以下的記憶卡的單一半導體裝置中：國際個人電腦記憶卡協會（PCMCIA）卡、標準快閃記憶體（CF）卡、智慧媒體（SM）卡（SMC）、記憶棒、多媒體卡（MMC）、RS-MMC和微型-MMC、安全數位（SD）卡、迷你-SD、微型-SD和SDHC、通用快閃記憶體（UFS）裝置等。
對於另一個示例，記憶體系統110可以是或者包括電腦、超移動PC（UMPC）、工作站、上網本、個人數位助理（PDA）、可攜式電腦、網路平板、平板電腦、無線電話、行動電話、智慧型手機、電子書、可攜式多媒體播放機（PMP）、可攜式遊戲機、導航裝置、黑匣子、數位相機、數位多媒體廣播（DMB）播放機、三維（3D）電視、智慧電視、數位音訊記錄器、數位音訊播放機、數位圖像記錄器、數位圖像播放機、數位視訊記錄器、數位視訊播放機、配置資料中心的記憶體、能夠在無線環境下發送和接收資訊的裝置、配置家用網路的各種電子裝置之一、配置電腦網路的各種電子裝置之一、配置遠端資訊處理網路的各種電子裝置之一、RFID裝置、配置計算系統的各種組成元件之一等等。
記憶體裝置150可在寫入操作期間儲存從主機102中提供的資料。記憶體裝置150可在讀取操作期間將儲存的資料提供至主機102。記憶體裝置150可包括多個記憶體區塊152、154和156。各該記憶體區塊152、154和156可包括多個頁面。每個頁面可包括多個記憶胞，多個字元線（WL）可被電耦接至多個記憶胞。
當裝置的電源被切斷或關閉時，記憶體裝置150可保留所儲存的資料。記憶體裝置150可以是非揮發性記憶體裝置，例如快閃記憶體。快閃記憶體可具有三維（3D）堆疊結構。後面參照圖2至圖11對記憶體裝置150的3D堆疊結構進行更詳細的描述。
控制器130可回應於來自主機102的請求控制記憶體裝置150。控制器130可以控制記憶體裝置150和主機102之間的資料流程。例如，控制器130可以將從記憶體裝置150讀取的資料提供至主機102，並將從主機102中提供的資料儲存在記憶體裝置150中。因此，控制器130可以控制記憶體裝置150的整體操作，諸如，例如，讀取操作、寫入操作、編程操作和擦除操作。
在圖1的示例中，控制器130可包括主機介面單元132、處理器134、錯誤校正碼（ECC）單元138、電源管理單元140、NAND快閃記憶體控制器142和記憶體144。
主機介面單元132可處理從主機102中提供的命令和資料。主機介面單元132可透過諸如以下的各種介面協定中的至少一個與主機102通信：通用序列匯流排（USB）、多媒體卡（MMC）、高速周邊元件連接（PCI-E）、串列SCSI（SAS）、串列高級技術附件（SATA）、並行高級技術附件（PATA）、小型電腦系統介面（SCSI）、增強型小型磁片介面（ESDI）、集成驅動電路（IDE）等。
在讀取操作期間，ECC單元138可檢測並校正從記憶體裝置150中讀取的資料中的錯誤。例如，當錯誤位元的數量大於或等於可校正錯誤位元的閾值數量時，ECC單元138可不校正錯誤位元，並且可輸出指示校正錯誤位元失敗的錯誤校正失效信號。
ECC單元138可基於諸如以下的編碼調製執行錯誤校正操作：低密度同位檢查（LDPC）碼、博斯-查德胡裡-霍昆格母（BCH）碼、turbo碼、裡德-索羅門（RS）碼、卷積碼、遞迴系統碼（RSC）、網格編碼調製（TCM）、分組編碼調製（BCM）等。ECC單元138可包括如錯誤校正操作可能需要的所有電路、系統或裝置。
PMU 140可提供和/或管理用於控制器130的電源(即用於包括在控制器130中的組成元件的電源)。可以使用任何合適的電源模組。
NFC 142可以用作控制器130和記憶體裝置150之間的記憶體介面，用於容許控制器130例如回應於來自主機102的請求控制記憶體裝置150。當記憶體裝置150為快閃記憶體時，並且例如當記憶體裝置150為NAND快閃記憶體時，NFC 142可在處理器134的控制下生成用於記憶體裝置150的控制信號並且處理資料。儘管圖1的實施例中的介面單元142為適於將NAND快閃記憶體與控制器介面連接的NFC單元，但本發明並不侷限於這種方式。介面單元142可以是適於將記憶體裝置150介面連接至控制器的任何合適的介面單元。應該注意的是，介面單元142的特定架構和功能可根據採用的記憶體裝置的類型而變化。
記憶體144可用作記憶體系統110和控制器130的工作記憶體，並儲存用於驅動記憶體系統110和控制器130的資料。控制器130可回應於來自主機102的請求控制記憶體裝置150。例如，控制器130可將從記憶體裝置150讀取的資料提供至主機102並將從主機102提供的資料儲存在記憶體裝置150中。當控制器130控制記憶體裝置150的操作時，記憶體144可儲存被控制器130和記憶體裝置150用於諸如讀取操作、寫入操作、編程操作和擦除操作的資料。
記憶體144可以是或包括任何適合的記憶體裝置。記憶體144可以是揮發性記憶體。記憶體144可以是或包括靜態隨機存取記憶體（SRAM）。記憶體144可以是或包括動態隨機存取記憶體（DRAM）。記憶體144可包括任何適合的架構。例如，記憶體144可包括本發明所屬技術領域中習知的編程記憶體、資料記憶體、寫入緩衝器、讀取緩衝器、映射緩衝器等。
處理器134可控制記憶體系統110的一般操作。處理器134可回應於來自主機102的寫入請求或讀取請求而控制用於記憶體裝置150的寫入操作或讀取操作。處理器134可以是或包括任何適合的處理器。處理器134可驅動被稱為快閃記憶體轉換層（FTL）的韌體，以控制記憶體系統110的一般操作。處理器134可以是或包括微處理器。可以使用任何適合的微處理器。處理器134可以是或包括中央處理單元（CPU）。
在處理器134中可包括壞區塊管理單元（圖未示），用於執行記憶體裝置150的壞區塊管理。壞區塊管理單元可發現包括在記憶體裝置150中的處於用於進一步使用的不滿意狀態的壞記憶體區塊，並對壞記憶體區塊執行壞區塊管理。當記憶體裝置150為快閃記憶體例如NAND快閃記憶體時，在寫入操作期間，例如編程操作期間，由於NAND邏輯功能的特性，可能發生編程失敗。在壞區塊管理操作期間，編程失敗的記憶體區塊或壞記憶體區塊的資料可被編程到新的記憶體區塊中。由於編程失敗導致的壞塊可使記憶體裝置150的利用效率和記憶體系統100的可靠性嚴重惡化。因此，為了解決這些問題，在處理器134中可包括可靠的壞區塊管理。
圖2說明了圖1所示的記憶體裝置150的示例。
參照圖2，記憶體裝置150可包括多個記憶體區塊，例如，第0至第（N-1）塊210至240。多個記憶體區塊210至240的每一個可包括多個頁面，例如，本發明將不被侷限於此的2M 數量的頁面（2M 個頁面）。多個頁面的每一個可包括多個字元線可被電耦接至其的多個記憶胞。
根據可被儲存或表達在每個記憶胞中的位元的數量，記憶體區塊可以是單階記憶胞（SLC）記憶體區塊或多階記憶胞（MLC）記憶體區塊。SLC記憶體區塊可包括含有多個記憶胞的多個頁面，每個記憶胞能夠儲存1位元資料。MLC記憶體區塊可包括含有多個記憶胞的多個頁面，每個記憶胞能夠儲存多位元資料，例如，兩位元或更多位元資料。包括利用每個能儲存三位元資料的記憶胞實施的多個頁面的MLC記憶體區塊可被定義為三階記憶胞（TLC）記憶體區塊。
多個記憶體區塊210至240的每一個可在寫入操作期間儲存從主機裝置102中提供的資料，並可在讀取操作期間提供儲存的資料至主機102。
圖3為說明圖1所示的多個記憶體區塊152至156中的一個的電路圖。
參照圖3，記憶體裝置150的記憶體區塊152可包括多個胞字串340，其分別被電耦接至位元線BL0至BLm-1。每列的字串340可包括至少一個汲極選擇電晶體DST和至少一個源極選擇電晶體SST。多個記憶胞或多個記憶胞電晶體MC0至MCn-1可被串聯電耦接在選擇電晶體DST和SST之間。各個記憶胞MC0至MCn-1可由多層單元（MLC）配置，其每一個儲存多位元的資料資訊。字串340可分別電耦接至對應的位元線BL0至BLm-1。作為參考，在圖3中，“DSL”表示汲極選擇線，“SSL”表示源極選擇線，並且“CSL”表示共源線。
儘管作為示例，圖3示出了由NAND快閃記憶胞配置的記憶體區塊152，但是應注意的是，根據該實施例的記憶體裝置150的記憶體區塊152並不侷限於NAND快閃記憶體，並可由NOR快閃記憶體、其中組合有至少兩種記憶胞的混合快閃記憶體或者其中控制器被內置在儲存晶片內的1-NAND快閃記憶體來實現。半導體裝置的操作特性可以不僅應用於其中電荷儲存層由導電浮置閘極配置的快閃記憶體裝置，而且應用於其中電荷儲存層由介電層配置的電荷捕獲快閃記憶體（CTF）。
記憶體裝置150的電壓供應區塊310可提供待根據操作模式被供應至各個字元線的字元線電壓，例如，編程電壓、讀取電壓和過電壓，以及待供應至體材料（bulk）的電壓，例如，其中形成有記憶胞的井區。電壓供應區塊310可在控制電路（圖未示）的控制下執行電壓產生操作。電壓供應區塊310可產生多個可變的讀取電壓以產生多個讀取資料、在控制電路的控制下選擇記憶體區塊或者記憶胞陣列的磁區中的一個、選擇所選擇的記憶體區塊的字元線中的一個並將字元線電壓提供至所選擇的字元線和未選擇的字元線。
記憶體裝置150的讀取/寫入電路320可由控制電路控制，並可以根據操作模式用作感測放大器或寫入驅動器。在校驗/標準讀取操作期間，讀取/寫入電路320可用作用於從記憶胞陣列中讀取資料的感測放大器。而且，在編程操作期間，讀取/寫入電路320可用作寫入驅動器，該寫入驅動器根據將儲存在記憶胞陣列中的資料來驅動位元線。讀取/寫入電路320可在編程操作期間從緩衝器（圖未示）中接收將被寫在記憶胞陣列中的資料，並可以根據輸入的資料來驅動位元線。為此，資料讀取/寫入電路320可包括多個頁面緩衝器322、324和326，其分別對應於列（或位元線）或者列對（或位元線對），且在頁面緩衝器322、324和326的每個中可包含多個鎖存器（圖未示）。
圖4至11為說明圖1所示的記憶體裝置150的示意圖。
圖4為說明圖1所示的記憶體裝置150的多個記憶體區塊152至156的示例的方塊圖。
參照圖4，記憶體裝置150可包括多個記憶體區塊BLK0至BLKN-1。記憶體區塊BLK0至BLKN-1的每一個可實施成三維（3D）結構或垂直結構。各個記憶體區塊BLK0至BLKN-1可包括在第一方向至第三方向例如x-軸、y-軸和z-軸方向上延伸的結構。
各個記憶體區塊BLK0至BLKN-1可包括在第二方向上延伸的多個NAND字串NS。多個NAND字串NS可在第一方向和第三方向上設置。每個NAND字串NS可以被電耦接至位元線BL、至少一個源極選擇線SSL、至少一個接地選擇線GSL、多個字元線WL、至少一個虛擬字元線DWL和共源線CSL。即，各個記憶體區塊BLK0至BLKN-1可以被電耦接至多個位元線BL、多個源極選擇線SSL、多個接地選擇線GSL、多個字元線WL、多個虛擬字元線DWL和多個共源線CSL。
圖5為圖4中所示的多個記憶體區塊BLK0至BLKN-1中的一個記憶體區塊BLKi的立體圖。圖6為圖5中所示的記憶體區塊BLKi沿線I-I＇截取的橫截面圖。
參照圖5和圖6，在記憶體裝置150的多個記憶體區塊中的記憶體區塊BLKi可包括在第一方向至第三方向上延伸的結構。
可設置基板5111。基板5111可包括摻雜有第一類型雜質的矽材料。基板5111可包括摻雜有p-型雜質的矽材料或可以是p-型井，例如口袋（pocket）p-井，並包括圍繞p-型井的n-型井。儘管假定基板5111為p-型矽，但是應注意的是基板5111並不侷限於為p-型矽。
在第一方向上延伸的多個摻雜區域5311至5314可被設置在基板5111上方。多個摻雜區域5311至5314可含有不同於基板5111的第二類型雜質。多個摻雜區域5311至5314可摻雜有n-型雜質。儘管這裡假定第一至第四摻雜區域5311至5314為n-型，但應注意的是第一至第四摻雜區域5311至5314並不侷限於為n-型。
在第一摻雜區域5311和第二摻雜區域5312之間的基板5111上方的區域中，在第一方向上延伸的多個介電材料5112可以在第二方向上順序設置。介電材料5112和基板5111可以在第二方向上相互分開預定的距離。介電材料5112可以在第二方向上相互分開預定的距離。介電材料5112可包括諸如氧化矽的介電材料。
在第一和第二摻雜區域5311和5312之間的基板5111上方的區域中，可以設置多個柱狀物5113，其在第一方向上順序設置並在第二方向上穿過介電材料5112。多個柱狀物5113可各自穿過介電材料5112並可與基板5111電耦接。每個柱狀物5113可由多種材料配置。每個柱狀物5113的表面層5114可包括摻雜有第一類型雜質的矽材料。每個柱狀物5113的表面層5114可包括摻雜有與基板5111相同類型雜質的矽材料。儘管這裡假定每個柱狀物5113的表面層5114可包括p-型矽，但每個柱狀物5113的表面層5114並不限於為p-型矽。
每個柱狀物5113的內層5115可以由介電材料形成。每個柱狀物5113的內層5115可以被諸如氧化矽的介電材料填充。
在第一摻雜區域5311和第二摻雜區域5312之間的區域內，可沿著介電材料5112、柱狀物5113和基板5111的暴露表面設置介電層5116。介電層5116的厚度可小於介電材料5112之間的距離的一半。換言之，可設置不同於介電材料5112和介電層5116的材料的區域可以被設置在（i）設置在介電材料5112的第一介電材料的底面上方的介電層5116和（ii）設置在介電材料5112的第二介電材料的頂面上方的介電層5116之間。介電材料5112位於第一介電材料下方。
在第一摻雜區域5311和第二摻雜區域5312之間的區域內，導電材料5211至5291可以被設置在介電層5116的暴露表面上方。在第一方向上延伸的導電材料5211可被設置在鄰近基板5111的介電材料5112和基板5111之間。例如，在第一方向上延伸的導電材料5211可被設置在（i）設置在基板5111上方的介電層5116和（ii）設置在鄰近基板5111的介電材料5112的底面上方的介電層5116之間。
在第一方向上延伸的導電材料可被設置在（i）設置於一個介電材料5112的頂面上方的介電層5116和（ii）設置於被設置在特定介電材料5112上方的介電材料5112的另一個介電材料的底面上方的介電層5116之間。在第一方向上延伸的導電材料5221至5281可被設置在介電材料5112之間。在第一方向上延伸的導電材料5291可被設置在最上面的介電材料5112上方。在第一方向上延伸的導電材料5211至5291可以是金屬材料。在第一方向上延伸的導電材料5211至5291可以是諸如多晶矽的導電材料。
在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可設置與第一摻雜區域5311和第二摻雜區域5312之間的結構相同的結構。例如，在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可以設置在第一方向上延伸的多個介電材料5112、在第一方向上順序排列並在第二方向上穿過多個介電材料5112的多個柱狀物5113、設置在多個介電材料5112和多個柱狀物5113的暴露表面上方的介電層5116和在第一方向上延伸的多個導電材料5212至5292。
在第三摻雜區域5313和第四摻雜區域5314之間的區域中，可設置與第一摻雜區域5311和第二摻雜區域5312之間相同的結構。例如，在第三摻雜區域5313和第四摻雜區域5313之間的區域中，可設置在第一方向上延伸的多個介電材料5112、在第一方向順序排列並在第二方向上穿過多個介電材料5112的多個柱狀物5113、設置在多個介電材料5112和多個柱狀物5113的暴露表面上方的介電層5116和在第一方向上延伸的多個導電材料5213至5293。
汲極5320可分別設置在多個柱狀物5113上方。汲極5320可以是摻雜有第二類型雜質的矽材料。汲極5320可以是摻雜有n-型雜質的矽材料。儘管為了方便假定汲極5320包括n-型矽，但應注意的是，汲極5320並不侷限於n-型矽。例如，每個汲極5320的寬度可以大於每個對應的柱狀物5113的寬度。每個汲極5320可以焊盤的形狀設置在每個對應的柱狀物5113的頂面上方。
在第三方向上延伸的導電材料5331至5333可被設置在汲極5320上方。可在第一方向上順序設置導電材料5331至5333。各個導電材料5331至5333可與對應區域的汲極5320電耦接。在第三方向上延伸的汲極5320和導電材料5331至5333可透過接觸插塞電耦接。在第三方向上延伸的導電材料5331至5333可以是金屬材料。在第三方向上延伸的導電材料5331至5333可以是諸如多晶矽的導電材料。
在圖5和圖6中，各個柱狀物5113可與介電層5116和在第一方向上延伸的導電材料5211至5291、5212至5292和5213至5293一起形成字串。各個柱狀物5113可與介電層5116和在第一方向上延伸的導電材料5211至5291、5212至5292和5213至5293一起形成NAND字串NS。每個NAND字串NS可包括多個電晶體結構TS。
圖7為圖6所示的電晶體結構TS的橫截面圖。
參照圖7，在圖6所示的電晶體結構TS中，介電層5116可包括第一至第三子介電層5117、5118和5119。
在每個柱狀物5113中的p-型矽的表面層5114可作為主體。鄰近柱狀物5113的第一子介電層5117可作為穿隧介電層，並可包括熱氧化層。
第二子介電層5118可作為電荷儲存層。第二子介電層5118可作為電荷捕獲層，並可包括氮化物層或金屬氧化物層，諸如氧化鋁層、氧化鉿層等。
鄰近導電材料5233的第三子介電層5119可作為阻斷介電層。鄰近在第一方向上延伸的導電材料5233的第三子介電層5119可以形成為單層或多層。第三子介電層5119可以是高-k介電層，諸如氧化鋁層、氧化鉿層等，其具有比第一子介電層5117和第二子介電層5118更大的介電常數。
導電材料5233可作為閘或控制閘。即，閘或控制閘5233、阻斷介電層5119、電荷儲存層5118、穿隧介電層5117和主體5114可形成電晶體或記憶胞電晶體結構。例如，第一至第三子介電層5117至5119可形成氧化物-氮化物-氧化物（ONO）結構。在實施例中，為了方便，每個柱狀物5113中的p-型矽的表面層5114將被稱作第二方向上的主體。
記憶體區塊BLKi可包括多個柱狀物5113。即，記憶體區塊BLKi可包括多個NAND字串NS。詳細地，記憶體區塊BLKi可包括在第二方向或與基板5111垂直的方向上延伸的多個NAND字串NS。
每個NAND字串NS可包括設置在第二方向上的多個電晶體結構TS。每個NAND字串NS的多個電晶體結構TS的至少一個可作為字串源極電晶體SST。每個NAND字串NS的多個電晶體結構TS的至少一個可作為接地選擇電晶體GST。
閘或控制閘可對應於在第一方向上延伸的導電材料5211至5291、5212至5292和5213至5293。換言之，閘或控制閘可在第一方向上延伸並形成字元線和至少兩個選擇線、至少一個源極選擇線SSL和至少一個接地選擇線GSL。
在第三方向上延伸的導電材料5331至5333可被電耦接至NAND字串NS的一端。在第三方向上延伸的導電材料5331至5333可作為位元線BL。即，在一個記憶體區塊BLKi中，多個NAND字串NS可被電耦接至一個位元線BL。
在第一方向上延伸的第二類型摻雜區域5311至5314可被設置於NAND字串NS的其它端。在第一方向上延伸的第二類型摻雜區域5311至5314可作為共源線CSL。
即，記憶體區塊BLKi可包括在垂直於基板5111的方向上延伸的多個NAND字串NS，並可作為例如電荷捕獲型記憶體的NAND快閃記憶體區塊，其中多個NAND字串NS被電耦接至一個位元線BL。
儘管在圖5至圖7中說明了在第一方向上延伸的導電材料5211至5291、5212至5292和5213至5293被設置成9層，但應注意到，在第一方向上延伸的導電材料5211至5291、5212至5292和5213至5293並不侷限於被設置成9層。例如，在第一方向上延伸的導電材料可被設置成8層、16層或任意多層。換言之，在一個NAND字串NS中，電晶體的數量可以是8個、16個或更多個。
儘管如圖5至圖7中說明了3個NAND字串NS被電耦接至一個位元線BL，但應注意到，實施例並不侷限於具有被電耦接至一個位元線BL的3個NAND字串NS。在記憶體區塊BLKi中，m數量的NAND字串NS可被電耦接至一個位元線BL，m為正整數。根據電耦接至一個位元線BL的NAND字串NS的數量，在第一方向上延伸的導電材料5211至5291、5212至5292和5213至5293的數量和共源線5311至5314的數量也可調整。
而且，儘管如圖5至圖7中說明了3個NAND字串NS被電耦接至在第一方向上延伸的一個導電材料，但是應注意到，實施例並不侷限於具有被電耦接至在第一方向上延伸的一個導電材料的3個NAND字串NS。例如，n數量的NAND字串NS可被電耦接至在第一方向上延伸的一個導電材料，n為正整數。根據被電耦接至在第一方向上延伸的一個導電材料的NAND字串NS的數量，位元線5331至5333的數量也可調整。
圖8為說明具有參照圖5至圖7所述的第一結構的記憶體區塊BLKi的等效電路圖。
參照圖8，在具有第一結構的記憶體區塊BLKi中，NAND字串NS11至NS31可被設置在第一位元線BL1和共源線CSL之間。第一位元線BL1可對應於在第三方向上延伸的圖5和圖6的導電材料5331。NAND字串NS12至NS32可被設置在第二位元線BL2和共源線CSL之間。第二位元線BL2可對應於在第三方向上延伸的圖5和圖6的導電材料5332。NAND字串NS13至NS33可被設置在第三位元線BL3和共源線CSL之間。第三位元線BL3可對應於在第三方向上延伸的圖5和圖6的導電材料5333。
每個NAND字串NS的源極選擇電晶體SST可被電耦接至對應的位元線BL。每個NAND字串NS的接地選擇電晶體GST可被電耦接至共源線CSL。記憶胞MC可被設置在每個NAND字串NS的源極選擇電晶體SST和接地選擇電晶體GST之間。
在該示例中，NAND字串NS可以由行和列的單元定義，並且電耦接至一個位元線的NAND字串NS可形成一列。電耦接至第一位元線BL1的NAND字串NS11至NS31可以對應於第一列，電耦接至第二位元線BL2的NAND字串NS12至NS32可以對應於第二列，並且電耦接至第三位元線BL3的NAND字串NS13至NS33可以對應於第三列。電耦接至一個源極選擇線SSL的NAND字串NS可以形成一行。電耦接至第一源極選擇線SSL1的NAND字串NS11至NS13可形成第一行，電耦接至第二源極選擇線SSL2的NAND字串NS21至NS23可形成第二行，且電耦接至第三源極選擇線SSL3的NAND字串NS31至NS33可形成第三行。
在每個NAND字串NS中，可以定義高度。在每個NAND字串NS中，鄰近接地選擇電晶體GST的記憶胞MC1的高度可具有值“1”。在每個NAND字串NS中，當從基板5111測量時，隨著記憶胞靠近源極選擇電晶體SST，記憶胞的高度可增加。在每個NAND字串NS中，鄰近源極選擇電晶體SST的記憶胞MC6的高度可以為7。
在同一行中的NAND字串NS的源極選擇電晶體SST可共用源極選擇線SSL。在不同行中的NAND字串NS的源極選擇電晶體SST可以分別電耦接至不同的源極選擇線SSL1、SSL2和SSL3。
在同一行中的NAND字串NS中的相同高度處的記憶胞可共用字元線WL。即，在同一高度上，電耦接至不同行的NAND字串NS的記憶胞MC的字元線WL可被電耦接。在同一行的NAND字串NS中的相同高度處的虛擬記憶胞DMC可共用虛擬字元線DWL。即，在同一高度或水準上，電耦接至不同行中的NAND字串NS的虛擬記憶胞DMC的虛擬字元線DWL可被電耦接。
位於相同水準或高度或層的字元線WL或虛擬字元線DWL可在其中可設置在第一方向上延伸的導電材料5211至5291、5212至5292和5213至5293的層處互相電耦接。在第一方向上延伸的導電材料5211至5291、5212至5292和5213至5293可以透過接觸部被共同電耦接至上層。在上層處，在第一方向上延伸的導電材料5211至5291、5212至5292和5213至5293可被電耦接。換言之，在同一行中的NAND字串NS的接地選擇電晶體GST可共用接地選擇線GSL。而且，在不同行中的NAND字串NS的接地選擇電晶體GST可共用接地選擇線GSL。即，NAND字串NS11至NS13、NS21至NS23和NS31至NS33可電耦接至接地選擇線GSL。
共源線CSL可與NAND字串NS電耦接。在有源區域上方和基板5111上方，第一至第四摻雜區域5311至5314可被電耦接。第一至第四摻雜區域5311至5314可透過接觸部被電耦接至上層，並且在上層處，第一至第四摻雜區域5311至5314可被電耦接。
即，如圖8所示，同一高度或水準的字元線WL可被電耦接。因此，當特定高度處的字元線WL被選擇時，電耦接至字元線WL的所有NAND字串NS可以被選擇。不同行中的NAND字串NS可被電耦接至不同的源極選擇線SSL。因此，在電耦接至同一字元線WL的NAND字串NS中，透過選擇源極選擇線SSL1至SSL3之一，在未選擇行中的NAND字串NS可以與位元線BL1至BL3電絕緣。換言之，透過選擇源極選擇線SSL1至SSL3之一，可以選擇一行NAND字串NS。而且，透過選擇位元線BL1至BL3之一，在列單元中可選擇在所選擇行中的NAND字串NS。
在每個NAND字串NS中，可設置虛擬記憶胞DMC。在圖8中，可在每個NAND字串NS的第三記憶胞MC3和第四記憶胞MC4之間設置虛擬記憶胞DMC。即，可在虛擬記憶胞DMC和接地選擇電晶體GST之間設置第一至第三記憶胞MC1至MC3。可在虛擬記憶胞DMC和源極選擇電晶體SST之間設置第四至第六記憶胞MC4至MC6。每個NAND字串NS的記憶胞MC可透過虛擬記憶胞DMC被劃分成記憶胞組。在劃分的記憶胞組中，記憶胞(例如鄰近接地選擇電晶體GST的MC1至MC3)可被稱作較低記憶胞組，而記憶胞(例如鄰近字串選擇電晶體SST的MC4至MC6)可被稱作較高記憶胞組。
下面，將參照圖9至圖11進行詳細的描述，圖9至圖11示出了根據利用不同於第一結構的3D非動態記憶體裝置實現的實施例的記憶體系統中的記憶體裝置。
圖9為示意性說明利用不同於上文參照圖5至圖8所述的第一結構的3D非動態記憶體裝置實現的記憶體裝置並示出圖4的多個記憶體區塊中的記憶體區塊BLKj的立體圖。圖10為沿圖9的線VII-VII＇截取的記憶體區塊BLKj的橫截面圖。
參照圖9和圖10，記憶體區塊BLKj可包括在第一方向至第三方向上延伸的結構。
可以設置基板6311。例如，基板6311可包括摻雜有第一類型雜質的矽材料。例如，基板6311可包括摻雜有p-型雜質的矽材料或者可以為p-型井，例如口袋p-井，並包括圍繞p-型井的n-型井。儘管假定在所描述的實施例中，為了方便的原因，基板6311為p-型矽，但應注意到，基板6311並不侷限於為p-型矽。
在x-軸方向和y-軸方向上延伸的第一至第四導電材料6321至6324可被設置在基板6311上方。第一至第四導電材料6321至6324可以在z-軸方向上分離預定距離。
在x-軸方向和y-軸方向上延伸的第五至第八導電材料6325至6328可被設置在基板6311上方。第五至第八導電材料6325至6328可在z-軸方向上分離預定距離。第五至第八導電材料6325至6328可在y-軸方向上與第一至第四導電材料6321至6324分離。
多個下部柱狀物DP可以穿過第一至第四導電材料6321至6324。每個下部柱狀物DP可以在z-軸方向上延伸。而且，多個上部柱狀物UP可穿過第五至第八導電材料6325至6328。每個上部柱狀物UP可在z-軸方向上延伸。
下部柱狀物DP和上部柱狀物UP的每一個可包括內部材料6361、中間層6362和表面層6363。中間層6362可作為單元電晶體的通道。表面層6363可包括阻斷介電層、電荷儲存層和穿隧介電層。
下部柱狀物DP和上部柱狀物UP可透過管閘PG被電耦接。管閘PG可被設置在基板6311中。例如，管閘PG可包括與下部柱狀物DP和上部柱狀物UP所採用的材料相同的材料。
在x-軸和y-軸方向上延伸的第二類型的摻雜材料6312可被設置在下部柱狀物DP上方。例如，第二類型的摻雜材料6312可包括n-型矽材料。第二類型的摻雜材料6312可作為共源線CSL。
汲極6340可被設置在上部柱狀物UP上方。汲極6340可包括n-型矽材料。在y-軸方向上延伸的第一上部導電材料6351和第二上部導電材料6352可被設置在汲極6340上方。
第一上部導電材料6351和第二上部導電材料6352可在x-軸方向上分離。第一上部導電材料6351和第二上部導電材料6352可由金屬形成。第一上部導電材料6351和第二上部導電材料6352和汲極6340可透過接觸插塞電耦接。第一上部導電材料6351和第二上部導電材料6352可分別作為第一位元線BL1和第二位元線BL2。
第一導電材料6321可作為源極選擇線SSL，第二導電材料6322可作為第一虛擬字元線DWL1，且第三導電材料6323和第四導電材料6324可分別作為第一主字元線MWL1和第二主字元線MWL2。第五導電材料6325和第六導電材料6326可分別作為第三主字元線MWL3和第四主字元線MWL4，第七導電材料6327可作為第二虛擬字元線DWL2，且第八導電材料6328可作為汲極選擇線DSL。
下部柱狀物DP和鄰近下部柱狀物DP的第一至第四導電材料6321至6324可形成下部字串。上部柱狀物UP和鄰近上部柱狀物UP的第五至第八導電材料6325至6328可形成上部字串。下部字串和上部字串可透過管閘PG被電耦接。下部字串的一端可電耦接至作為共源線CSL的第二類型的摻雜材料6312。上部字串的一端可透過汲極6340被電耦接至對應的位元線。一個下部字串和一個上部字串可形成一個胞字串，其被電耦接在作為共源線CSL的第二類型的摻雜材料6312和作為位元線BL的上部導電材料層6351和6352中的對應一個之間。
即，下部字串可包括源極選擇電晶體SST、第一虛擬記憶胞DMC1、第一主記憶胞MMC1和第二主記憶胞MMC2。上部字串可包括第三主記憶胞MMC3、第四主記憶胞MMC4、第二虛擬記憶胞DMC2和汲極選擇電晶體DST。
在圖9和圖10中，上部字串和下部字串可形成NAND字串NS，且NAND字串NS可包括多個電晶體結構TS。由於包括在圖9和圖10中的NAND字串NS中的電晶體結構在上文中參照圖7被詳細地描述了，因此這裡將省略其詳細的描述。
圖11為說明具有如上文參照圖9和圖10所述的第二結構的記憶體區塊BLKj的等效電路的電路圖。為了方便，只示出形成在第二結構的記憶體區塊BLKj中的一對的第一字串和第二字串。
參照圖11，在記憶體裝置150的多個塊中具有第二結構的記憶體區塊BLKj中，其每一個利用如上文參照圖9和圖10所述的透過管閘PG電耦接的一個上部字串和一個下部字串實現的胞字串可以定義多個對的方式設置。
即，在具有第二結構的特定記憶體區塊BLKj中，沿第一通道CH1（圖未示）堆疊的記憶胞CG0至CG31例如至少一個源極選擇閘SSG1和至少一個汲極選擇閘DSG1可形成第一字串ST1，沿第二通道CH2（圖未示）堆疊的記憶胞CG0至CG31例如至少一個源極選擇閘SSG2和至少一個汲極選擇閘DSG2可形成第二字串ST2。
第一字串ST1和第二字串ST2可以被電耦接至同一汲極選擇線DSL和同一源極選擇線SSL。第一字串ST1可被電耦接至第一位元線BL1，且第二字串ST2可被電耦接至第二位元線BL2。
儘管圖11中描述了第一字串ST1和第二字串ST2可被電耦接至同一汲極選擇線DSL和同一源極選擇線SSL，但可以設想不同的佈局。例如，在實施例中，第一字串ST1和第二字串ST2可被電耦接至同一源極選擇線SSL和同一位元線BL，第一字串ST1可被電耦接至第一汲極選擇線DSL1，且第二字串ST2可被電耦接至第二汲極選擇線DSL2。而且，可以設想的是，第一字串ST1和第二字串ST2可被電耦接至同一汲極選擇線DSL和同一位元線BL，第一字串ST1可被電耦接至第一源極選擇線SSL1，且第二字串ST2可被電耦接至第二源極選擇線SSL2。
下面，將參照圖12至圖14更詳細地描述回應於從主機102接收的命令的記憶體系統的操作。根據本發明的實施例，操作可以例如為用於記憶體裝置的讀取/寫入操作。
圖12和圖13為示意性地說明根據本發明的實施例的用於記憶體系統110中的記憶體裝置150的資料處理操作的示例的圖。
回應於從主機102提供的讀取或寫入命令，命令資料（即，讀取資料或寫入資料）可被儲存在控制器130的記憶體144的緩衝器/快取中。然後可以執行命令操作（即，讀取或寫入操作），從而儲存在緩衝器/快取中的資料在讀取操作中被提供至主機102，或者在寫入操作（也被稱為編程操作）中被編程在記憶體裝置150中包含的多個記憶體區塊中。
根據本發明的實施例，記憶體裝置150的緩衝器/快取可被動態分割成兩個子緩衝器/子快取片段（segment），在命令操作期間用於儲存命令資料的第一子緩衝器/子快取片段和用於儲存命令資料的中繼資料的第二子緩衝器/子快取片段。
另外，下面，為了便於說明，記憶體系統的資料處理操作被說明為由控制器130執行。然而，應注意到的是，例如，控制器130的處理器134也可以透過如上面所述的FTL來執行資料處理操作。
根據本發明的實施例，命令資料可被儲存在包含於記憶體裝置150中的緩衝器/快取的第一子緩衝器/子快取片段中，以及包含在控制器130的記憶體144中的緩衝器/快取中。
在命令操作期間，命令資料的中繼資料可被儲存在記憶體裝置150的緩衝器/快取的第二子緩衝器/子快取片段中，以及包含在記憶體144中的緩衝器/快取的映射緩衝器/映射快取中。中繼資料例如可以是除命令資料之外的用於讀取資料或寫入資料的映射資料的映射片段。
控制器130的記憶體144的尺寸有限，因此可用記憶體144的尺寸可能不夠儲存命令資料的中繼資料。因此，容許用於讀取或寫入資料的映射資料的映射片段（例如，命令資料的中繼資料）被儲存在除了控制器130的限制尺寸的記憶體144之外的動態分割和分配的記憶體裝置150的子緩衝器/子快取中是有利的。
根據本發明的實施例，例如，包含在圖3的記憶體裝置300中的多個頁面緩衝器322、324和326，多個快取或多個暫存器可被分割和分配為多個子緩衝器/子快取片段。除了控制器130的限制尺寸的記憶體144之外，命令資料和命令資料的中繼資料可被儲存在記憶體裝置150的子緩衝器/子快取中。
當包含在控制器130的記憶體144中的緩衝器/快取的尺寸小於命令資料和命令資料的中繼資料（例如映射資料的映射片段）的尺寸時，包含在記憶體裝置150的晶片或管芯（die）中的多個頁面緩衝器、快取或暫存器可以被動態地分割和分配為映射緩衝器/讀取緩衝器/寫入緩衝器（或映射快取/讀取快取/寫入快取，或映射暫存器/讀取暫存器/寫入暫存器），用於為了儲存命令資料和中繼資料的命令操作。
在回應於命令的命令操作期間，除了包含在控制器130的記憶體144中的緩衝器/快取之外，包含在記憶體裝置150的晶片或管芯中的多個頁面緩衝器、快取或暫存器可以被分割和分配為子緩衝器/子快取，用於儲存命令資料和用於命令資料的中繼資料。因此，命令資料和命令資料的中繼資料可被儲存在由記憶體裝置150的子緩衝器/子快取提供的擴展的儲存空間中。
參照圖12和圖13，回應於讀取命令，控制器130可在包含在控制器130的記憶體144中的映射快取1210中搜索讀取資料的中繼資料（例如，讀取資料的映射片段）。在該情況下，當讀取資料的映射片段不存在於映射快取1210中時，控制器130可將儲存在啟動快取1220中的啟動命令發送至記憶體裝置150，由此搜索儲存在記憶體裝置150的頁面緩衝器或記憶體區塊中的讀取資料的映射片段。作為該搜索的結果，控制器130可識別對應於讀取資料的邏輯位址的實體位址，從對應於識別的實體位址的記憶體裝置150的記憶體區塊中讀取讀取資料，並將讀取的資料提供至主機102。啟動快取也可被包括在如圖12所示的控制器130的記憶體144中。
繼續相同的示例，控制器130可在控制器130的記憶體144的映射快取1210中搜索讀取資料的中繼資料（例如，包括作為映射資料的映射片段的邏輯至實體（L2P）映射資訊的L2P映射資料的L2P片段）。控制器130可將諸如近期最多使用的/近期最少MRU/LRU列表的L2P片段和L2P片段的映射列表保持在映射快取1210中。根據MRU/LRU清單，控制器130可將L2P片段傳送至記憶體裝置150。
為了回應於讀取命令將來自記憶體裝置150的讀取資料提供至主機102，控制器130可識別來自儲存在啟動快取1220中的啟動列表的啟動命令用於待對其執行讀取操作的記憶體裝置150的管芯。特別是，控制器130可首先識別儲存讀取資料的記憶體裝置150的管芯和來自啟動快取1220的啟動列表中的啟動命令，然後可以將識別的啟動命令發送至識別的記憶體裝置150的管芯，從而記憶體裝置150可對識別的管芯執行讀取操作。控制器130還可從記憶體裝置150的管芯接收讀取資料，並將讀取資料提供至主機102。
在讀取操作期間，控制器130可將讀取資料和讀取資料的中繼資料儲存和管理在控制器130的記憶體144的映射快取1210中。讀取資料的中繼資料可以例如為用於讀取資料的映射資料的映射片段。
而且，控制器130可以將對應於包含在記憶體裝置150中的多個管芯0至3（1320至1380）的頁面緩衝器動態地分割成子緩衝器，並可將讀取資料、讀取資料的中繼資料（即，映射資料的映射片段）和映射片段的映射清單儲存和管理記憶體裝置150的分割的子緩衝器中。
當在控制器130的映射快取1210中不存在用於讀取資料的映射資料的映射片段時，為了執行讀取操作，控制器130可在記憶體裝置150的子緩衝器中搜索用於讀取資料的映射資料的映射片段。在讀取操作期間，控制器130可將讀取資料儲存在記憶體裝置150的子緩衝器中，同時將讀取資料提供至主機102。
例如，回應於讀取命令，控制器130可將管芯0至3（1320至1380）的頁面緩衝器分割成多個子緩衝器、從管芯0至3（1320至1380）的記憶體區塊中讀取資料並將讀取資料和讀取資料的中繼資料（即，映射資料的映射片段）儲存在子緩衝器中，同時將讀取資料提供至主機102。
如上所述，記憶體裝置150包括多個管芯0至3（1320至1380）。每一個管芯0至3（1320至1380）包括多個平面0至3（1321至1333、1341至1353、1361至1373和1381至1393）。
而且，多個平面（1321至1333、1341至1353、1361至1373和1381至1393）的每一個包括多個各自記憶體區塊（1322至1334、1342至1354、1362至1374和1382至1394）。例如，如參照圖2所述，多個平面的每一個可包括N個記憶體區塊，包括2M 頁面的區塊0至區塊N-1。而且，平面（1321至1333、1341至1353、1361至1373和1381至1393）可包括各自頁面緩衝器。各個平面的頁面緩衝器包括多個子緩衝器，例如，主緩衝器1323、1327、1331和1335；1343、1347、1351和1355；1363、1367、1371和1375；和1383、1387、1391和1395，快取緩衝器1323-1、1327-1、1331-1和1335-1；1343-1、1347-1、1351-1和1355-1；1363-1、1367-1、1371-1和1375-1；和1383-1、1387-1、1391-1和1395-1，第一臨時緩衝器1324、1328、1332和1336；1344、1348、1352和1356；1364、1368、1372和1376；和1384、1388、1392和1396，和第二臨時緩衝器1324-1、1328-1、1332-1和1336-1；1344-1、1348-1、1352-1和1356-1；1364-1、1368-1、1372-1和1376-1；和1384-1、1388-1、1392-1和1396-1。
在讀取操作期間，來自記憶體區塊（1322至1334、1342至1354、1362至1374和1382至1394）的讀取資料被儲存在主緩衝器中。儲存在主緩衝器中的讀取資料被傳送至快取緩衝器，且然後透過快取緩衝器被提供至主機102。
儲存在主緩衝器中的讀取資料被複製到第二臨時緩衝器。儲存在主緩衝器中的讀取資料的中繼資料被儲存在第一臨時緩衝器中。在該情況下，儲存在第一臨時緩衝器中的映射資料的映射片段的映射列表可被管理在包含於控制器130的記憶體144的映射快取1210或第一臨時緩衝器中。
在讀取操作期間，控制器130可透過儲存在映射快取1210中的映射列表搜索控制器130的記憶體144中將讀取的資料的中繼資料。例如，基於映射快取1210中的映射列表，控制器130回應於讀取命令可搜索待被讀取的第一資料的映射片段。當在映射快取1210中發現第一資料的映射片段時，控制器130可透過儲存在映射快取1210中的映射片段識別對應於第一資料的邏輯位址的實體位址。然後，控制器130可基於儲存在啟動快取1220中的啟動列表來識別對應於第一資料的實體位址的管芯0至3（1320至1380），並可將啟動命令發送至對應於被識別的實體位址的管芯0至3（1320至1380）。然後，控制器130可對管芯0至3（1320至1380）執行讀取操作。
例如，透過儲存在映射快取1210中的第一資料的映射片段，控制器130可以識別對應於第一資料的邏輯位址的實體位址。然後，基於儲存在啟動快取1220中的啟動列表，控制器130可識別在管芯0至3（1320至1380）中對應於第一資料的實體位址的管芯。例如，基於儲存在啟動快取1220中的啟動列表，控制器130可識別在管芯0至3（1320至1380）中對應於第一資料的實體位址的管芯0（1320）。然後，控制器130可基於第一資料的映射片段確認第一資料的實體位址是否對應於包含在管芯0（1320）的平面0（1321）中的記憶體區塊1322，並可發送啟動命令，該啟動命令可基於儲存在啟動快取1220中的啟動列表實現對包含在管芯0（1320）的平面0（1321）中的記憶體區塊1322執行的讀取操作。因此，控制器130可對包含在管芯0（1320）的平面0（1321）中的記憶體區塊1322執行讀取操作。
更具體地，控制器130可透過將啟動命令發送到管芯0（1320）的平面0（1321）而從記憶體區塊1322中讀取第一資料，並可將第一讀取資料儲存在主緩衝器1323中。而且，控制器130可將來自主緩衝器1323的第一讀取資料發送至快取緩衝器1323-1，並且也為主機102提供第一讀取資料。而且，控制器130可將第一讀取資料複製到第二臨時緩衝器1324-1。而且，控制器130將第一資料的中繼資料例如映射資料的映射片段儲存在第一臨時緩衝器1324中。
當主機102提供用於第一資料的另一個讀取命令或者控制器130未能將第一資料提供至主機102時，控制器130可基於儲存在第一臨時緩衝器1324中的第一資料的映射片段識別對應於第一資料的邏輯位址的實體位址，可從記憶體區塊1322中讀取第一資料，並可將讀取的第一資料提供至主機102。可選地，透過快取緩衝器1323-1，控制器130可為主機102提供複製在第二臨時緩衝器1324-1中的第一資料。
在讀取操作期間，控制器130可透過儲存在映射快取1210中的映射列表搜索控制器130的記憶體144中將被讀取的資料的中繼資料。例如，基於映射快取1210中的映射列表，控制器130回應於讀取命令可搜索將讀取的第二資料的映射片段。當在映射快取1210中未發現第二資料的映射片段時，控制器130可基於儲存在啟動快取1220中的啟動清單識別對應於第二資料的映射片段的管芯0至3（1320至1380）。然後，控制器130可將啟動命令發送至所識別的對應於第二資料的映射片段的管芯0至3（1320至1380），並可對管芯0至3（1320至1380）執行讀取操作。
例如，因為第二資料的映射片段不存在於映射快取1210中，所以基於儲存在啟動快取1220中的啟動列表，控制器130可搜索包含在管芯0至3（1320至1380）中的對應於第二資料的映射片段的管芯1（1340）的平面0（1341）中的記憶體區塊1342。例如，基於儲存在啟動快取1220中的啟動列表，控制器130可發送啟動命令，該啟動命令實現對包含在管芯1（1340）的平面0（1341）中的記憶體區塊1342執行的讀取操作。因此，基於儲存在映射快取1210或第一臨時緩衝器1344中的映射列表，控制器130可在對應於管芯1（1340）的平面0（1341）的第一臨時緩衝器1344中搜索第二資料的映射片段。當在第一臨時緩衝器1344中發現第二資料的映射片段時，控制器130可將來自第一臨時緩衝器1344的第二資料的映射片段發送至快取緩衝器1343-1，並可將第二資料的映射片段載入到包含在控制器130的記憶體144中的映射快取1210上。
然後，基於載入到映射快取1210上的第二資料的映射片段，控制器130可識別對應於第二資料的邏輯位址的實體位址。控制器130可基於儲存在啟動快取1220中的啟動列表識別包含在對應於第二資料的實體位址的管芯1（1340）的平面0（1341）中的記憶體區塊1342，並發送啟動命令，用於基於儲存在啟動快取1220中的啟動列表實現對包含在管芯1（1340）的平面0（1341）中的記憶體區塊1342執行的讀取操作。因此，控制器130可對包含在管芯1（1340）的平面0（1341）中的記憶體區塊1342執行讀取操作。
更具體地，透過將啟動命令發送至管芯1（1340）的平面0（1341），控制器130可從記憶體區塊1342中讀取第二資料，並可將讀取的第二資料儲存在主緩衝器1343中。而且，控制器130可將來自主緩衝器1343的第二資料發送到快取緩衝器1343-1，並為主機102提供第二資料。而且，控制器130可將第二資料複製到第二臨時緩衝器1344-1，並將第二資料的中繼資料例如映射資料的映射片段儲存在第一臨時緩衝器1344中。
當主機102提供用於第二資料的另一個讀取命令或者控制器130未能將第二資料提供至主機102時，控制器130可基於儲存在第一臨時緩衝器1344中的第二資料的映射片段識別對應於第二資料的邏輯位址的實體位址，可從記憶體區塊1342中讀取第二資料，並可將讀取的第二資料提供至主機102。可選地，控制器130可透過快取緩衝器1343-1為主機102提供複製在第二臨時緩衝器1344-1中的第二資料。
在讀取操作期間，控制器130可透過儲存在映射快取1210中的映射列表來搜索在控制器130的記憶體144中將被讀取的資料的中繼資料。例如，控制器130回應於讀取命令可基於映射快取1210中的映射列表搜索將被讀取的第三資料的映射片段。當在映射快取1210中未發現第三資料的映射片段時，控制器130可基於儲存在啟動快取1220中的啟動清單識別對應於第三資料的映射片段的管芯0至3（1320至1380），將啟動命令發送至對應於第三資料的映射片段的管芯0至3（1320至1380），並對管芯0至3（1320至1380）執行讀取操作。
例如，因為第三資料的映射片段不存在於映射快取1210中，所以基於儲存在啟動快取1220中的啟動列表，控制器130可搜索包含在管芯0至3（1320至1380）中的對應於第三資料的映射片段的管芯2（1360）的平面0（1361）中的記憶體區塊1362。例如，基於儲存在啟動快取1220中的啟動列表，控制器130可發送啟動命令，該啟動命令實現對包含在管芯2（1360）的平面0（1361）中的記憶體區塊1362執行的讀取操作。因此，控制器130可基於儲存在映射快取1210或第一臨時緩衝器1364中的映射列表在對應於管芯2（1360）的平面0（1361）的第一臨時緩衝器1364中搜索第三資料的映射片段。當在第一臨時緩衝器1364中未發現第三資料的映射片段時，控制器130可從管芯2（1360）的平面0（1361）的記憶體區塊1362中的映射區塊中讀取第三資料的映射片段，並將讀取的第三資料的映射片段儲存到主緩衝器1363中。然後，控制器130可將來自主緩衝器1363的第三資料的映射片段發送至快取緩衝器1363-1，並將第三資料的映射片段載入到包含在控制器130的記憶體144中的映射快取1210上。
然後，基於載入到映射快取1210上的第三資料的映射片段，控制器130可識別對應於第三資料的邏輯位址的實體位址。控制器130可基於儲存在啟動快取1220中的啟動列表識別包含在對應於第三資料的實體位址的管芯2（1360）的平面0（1361）中的記憶體區塊1362，並發送啟動命令，用於基於儲存在啟動快取1220中的啟動列表實現對包含在管芯2（1360）的平面0（1361）中的記憶體區塊1362執行的讀取操作。因此，控制器130可對包含在管芯2（1360）的平面0（1361）中的記憶體區塊1362執行讀取操作。
更具體地，控制器130可透過將啟動命令發送至管芯2（1360）的平面0（1361）從記憶體區塊1362中讀取第三資料，並將讀取的第三資料儲存在主緩衝器1363中。而且，控制器130可將來自主緩衝器1363的第三資料發送至快取緩衝器1363-1，並為主機102提供第三資料。而且，控制器130可將第三資料複製到第二臨時緩衝器1364-1。而且，控制器130可將第三資料的中繼資料例如映射資料的映射片段儲存在第一臨時緩衝器1364中。
當主機102提供用於第三資料的另一個讀取命令或者控制器130未能將第三資料提供至主機102時，控制器130可基於儲存在第一臨時緩衝器1364中的第三資料的映射片段來識別對應於第三資料的邏輯位址的實體位址，可從記憶體區塊1362中讀取第三資料，並可將所讀取的第三資料提供至主機102。可選地，透過快取緩衝器1363-1，控制器130可為主機102提供複製在第二臨時緩衝器1364-1中的第三資料。
如上所述，在本發明的實施例中，包括在記憶體裝置150的多個管芯中的多個頁面緩衝器、快取、暫存器或鎖存器的每一個可被動態地分割成多個子部分，諸如例如子緩衝器/子快取。除了控制器130的記憶體144之外，對應於命令的命令資料的中繼資料，例如映射資料的映射片段可被儲存在記憶體裝置150的子緩衝器/子快取中。當對應於命令的命令操作將被執行時，可在控制器130的記憶體144或記憶體裝置150的子緩衝器/子快取中搜索命令資料的中繼資料。例如，在控制器130的記憶體144或記憶體裝置150的子緩衝器/子快取中發現命令資料的映射片段。在記憶體裝置150的子緩衝器/子快取中發現的命令資料的映射片段可被載入到控制器130的記憶體144上。因此，可以使在記憶體裝置150的記憶體區塊中搜索中繼資料的操作最小化。因此，透過快速確認命令資料的中繼資料，可以更快速和穩定地執行命令操作。
圖14為用於處理根據本發明的實施例的記憶體系統110中的資料的操作的流程圖。
參照圖12至圖14，在步驟1410中，記憶體系統110可從主機接收命令(例如讀取命令)。然後，在步驟1420中，控制器可搜索將讀取的數據的中繼資料。將讀取的資料的中繼資料例如可以是映射資料的映射片段。如上所述，將讀取的資料的中繼資料可以被儲存在控制器130的記憶體144或者記憶體裝置150的管芯的頁面緩衝器的子緩衝器中。在步驟1420中，記憶體系統110可在控制器130的記憶體144或記憶體裝置150的子緩衝器中發現讀取資料的映射片段。當在記憶體裝置150的子緩衝器中發現讀取資料的映射片段時，記憶體系統110可將讀取資料的映射片段載入到控制器130的記憶體144上。
在步驟1430中，記憶體系統110可基於讀取資料的映射片段識別對應於讀取資料的邏輯位址的實體位址，並可從對應於實體位址的記憶體裝置150的記憶體區塊中讀取資料。
在步驟1440中，記憶體系統110可將從記憶體裝置150的記憶體區塊中讀取的資料發送至主機102。即，記憶體系統110可將讀取資料提供至主機102。
作為示例，用於回應於讀取命令搜索將被讀取的資料的映射資料的映射片段、將映射片段和映射清單儲存在控制器130的記憶體144或者記憶體裝置150的子緩衝器中以及執行讀取操作已經參照圖12和圖13被詳細地描述。因此，省略操作的詳細描述。
根據本發明的上述實施例的記憶體系統和記憶體系統的操作方法可以透過最小化記憶體裝置的複雜性並降低記憶體裝置的性能負荷而更加快速和穩定地處理資料。因此，也可以改進記憶體裝置的總體使用效率。
儘管出於說明性的目的已對各種實施例進行了描述，但對於本發明所屬技術領域中具有通常知識者顯而易見的是，在不背離如申請專利範圍限定的本發明的精神和/或範圍的情況下，可以做出各種變化和修改。
100‧‧‧資料處理系統
102‧‧‧主機
110‧‧‧記憶體系統
130‧‧‧控制器
132‧‧‧主機介面單元
134‧‧‧處理器
138‧‧‧錯誤校正碼（ECC）單元
140‧‧‧電源管理單元
142‧‧‧NAND快閃記憶體控制器
144‧‧‧記憶體
150‧‧‧記憶體裝置
152‧‧‧記憶體區塊
154‧‧‧記憶體區塊
156‧‧‧記憶體區塊
210‧‧‧記憶體區塊
220‧‧‧記憶體區塊
230‧‧‧記憶體區塊
240‧‧‧記憶體區塊
310‧‧‧電壓供應區塊
320‧‧‧讀取/寫入電路
322‧‧‧頁面緩衝器
324‧‧‧頁面緩衝器
326‧‧‧頁面緩衝器
340‧‧‧字串
1210‧‧‧映射快取
1220‧‧‧啟動快取
1320‧‧‧管芯
1321,1325,1329,1333‧‧‧平面
1322,1326,1330,1334‧‧‧記憶體區塊
1323,1327,1331,1335‧‧‧主緩衝器
1323-1,1327-1,1331-1‧‧‧快取緩衝器
1324,1328,1332,1336‧‧‧第一臨時緩衝器
1324-1,1328-1,1332-1‧‧‧第二臨時緩衝器
1340‧‧‧管芯
1341,1345,1349,1353‧‧‧平面
1342,1346,1350,1354‧‧‧記憶體區塊
1343,1347,1351,1355‧‧‧主緩衝器
1343-1,1347-1,1351-1,1355-1‧‧‧快取緩衝器
1344,1348,1352,1356‧‧‧第一臨時緩衝器
1344-1,1348-1,1352-1,1356-1‧‧‧第二臨時緩衝器
1360‧‧‧管芯
1361,1365,1369,1373‧‧‧平面
1362,1366,1370,1374‧‧‧記憶體區塊
1363,1367,1371,1375‧‧‧主緩衝器
1363-1,1367-1,1371-1,1375-1‧‧‧快取緩衝器
1364,1368,1372,1376‧‧‧第一臨時緩衝器
1364-1,1368-1,1372-1,1376-1‧‧‧第二臨時緩衝器
1380‧‧‧管芯
1381,1385,1389,1393‧‧‧平面
1382,1386,1390,1394‧‧‧記憶體區塊
1383,1387,1391,1395‧‧‧主緩衝器
1383-1,1387-1,1391-1,1395-1‧‧‧快取緩衝器
1384,1388,1392,1396‧‧‧第一臨時緩衝器
1384-1,1388-1,1392-1,1396-1‧‧‧第二臨時緩衝器
1410~1440‧‧‧步驟
5111‧‧‧ 基板
5112‧‧‧介電材料
5113‧‧‧柱狀物
5114‧‧‧表面層
5115‧‧‧內層
5116‧‧‧介電層
5117‧‧‧第一子介電層
5118‧‧‧第二子介電層
5119‧‧‧第三子介電層
5211,5221,…,5291‧‧‧導電材料
5212,5222,…,5292‧‧‧導電材料
5213,5223, …,5293‧‧‧導電材料
5311~5314‧‧‧摻雜區域
5320‧‧‧汲極
5331-5333‧‧‧導電材料
6311‧‧‧基板
6312‧‧‧ 摻雜材料層
6321~6328‧‧‧導電材料層
6340‧‧‧汲極
6351~6352‧‧‧上部導電材料
6361‧‧‧內部材料層
6362‧‧‧中間層
6363‧‧‧ 表面層
BL‧‧‧位元線
BL0至BLm-1‧‧‧位元線
BLK0至BLKN-1‧‧‧記憶體區塊
CG0至CG31‧‧‧記憶胞
CH1‧‧‧第一通道
CH2‧‧‧第二通道
CSL‧‧‧ 共源線
DMC‧‧‧虛擬記憶胞
DP‧‧‧ 下部柱狀物
DSG‧‧‧汲極選擇閘
DSL‧‧‧ 汲極選擇線
DST‧‧‧ 汲極選擇電晶體
DWL‧‧‧‧‧‧ 虛擬字元線
GSL‧‧‧ 接地選擇線
GST‧‧‧ 電晶體
MC0至MCn-1‧‧‧記憶胞電晶體
MMC1~ MMC 4‧‧‧主記憶胞
MWL1~ MWL4‧‧‧主字元線
NS‧‧‧NAND字串
PG‧‧‧管型閘
SSG‧‧‧源極選擇閘
SSL‧‧‧源極選擇線
SST‧‧‧源極選擇電晶體
ST1, ST2‧‧‧字串
TS‧‧‧電晶體結構
UP‧‧‧上部柱狀物
WL‧‧‧字元線
［圖1］為示出根據本發明的實施例的包括記憶體系統的資料處理系統的圖。 ［圖2］為示出根據本發明的實施例的圖1所示的記憶體系統的記憶體裝置的圖，其中記憶體裝置包括多個記憶體區塊。 ［圖3］為示出根據本發明的實施例的記憶體裝置的記憶體區塊的電路圖。 ［圖4至圖11］為圖示地示出根據本發明的實施例的圖2的記憶體裝置的更多結構細節的圖。 ［圖12至圖13］為圖示地示出根據本發明的實施例的資料處理操作的圖。 ［圖14］為根據本發明的實施例的資料處理操作的流程圖。
100‧‧‧資料處理系統
102‧‧‧主機
110‧‧‧記憶體系統
130‧‧‧控制器
132‧‧‧主機介面單元
134‧‧‧處理器
138‧‧‧錯誤校正碼(ECC)單元
140‧‧‧電源管理單元
142‧‧‧NAND快閃記憶體控制器
144‧‧‧記憶體
150‧‧‧記憶體裝置
152‧‧‧記憶體區塊
154‧‧‧記憶體區塊
156‧‧‧記憶體區塊

Claims (20)

  1. 一種記憶體系統，其包括： 記憶體裝置，其包括多個平面和對應於所述平面的多個頁面緩衝器，每一個所述平面包括適於儲存資料的多個記憶體區塊；以及 控制器，其包括記憶體，所述控制器適於透過參照第一資料的中繼資料，對在所述平面中的第一平面的記憶體區塊執行讀取操作，並將所述第一資料提供至主機，所述第一資料對應於讀取命令，所述第一平面儲存所述第一資料； 其中所述中繼資料被儲存在所述記憶體或所述頁面緩衝器中。
  2. 如請求項1所述的記憶體系統，其中所述控制器從所述第一平面的記憶體區塊中讀取所述第一資料，並透過所述頁面緩衝器中的第一頁面緩衝器將所述第一資料提供至主機，所述第一頁面緩衝器對應於所述第一平面。
  3. 如請求項2所述的記憶體系統，其中所述第一頁面緩衝器包括： 第一子緩衝器，其適於儲存從所述第一平面的記憶體區塊中讀取的所述第一資料； 第二子緩衝器，其適於為所述主機提供所述第一資料，所述第一資料儲存在所述第一子緩衝器中； 第三子緩衝器，其適於儲存所述第一資料的中繼資料，所述第一資料儲存在所述第一子緩衝器中；以及 第四子緩衝器，其適於儲存所述第一資料的副本，所述第一資料儲存在所述第一子緩衝器中。
  4. 如請求項3所述的記憶體系統，其中當未在所述記憶體中發現所述中繼資料時，所述控制器在所述第三子緩衝器中搜索所述中繼資料，並將儲存在所述第三子緩衝器中的所述中繼資料載入到所述記憶體上。
  5. 如請求項3所述的記憶體系統，其中當在所述記憶體和所述第一頁面緩衝器中都未發現所述中繼資料時，所述控制器將儲存在所述第一平面的記憶體區塊中的所述中繼資料儲存在所述第一子緩衝器中，並將儲存在所述第一子緩衝器中的所述中繼資料載入到所述記憶體上。
  6. 如請求項3所述的記憶體系統，其中當所述控制器未能為所述主機提供所述第一資料或者用於所述第一資料的另一個讀取命令被提供時，所述控制器為所述主機提供所述第一資料的副本，所述第一資料的副本儲存在所述第四子緩衝器中。
  7. 如請求項3所述的記憶體系統，其中當所述控制器未能為所述主機提供所述第一資料或者用於所述第一資料的另一個讀取命令被提供時，所述控制器將儲存在所述第三子緩衝器內的所述中繼資料載入到所述記憶體上、識別所載入的中繼資料並再次執行所述讀取操作。
  8. 如請求項1所述的記憶體系統， 其中所述中繼資料包括所述第一資料的映射資料的映射片段，並且基於儲存在所述記憶體和所述頁面緩衝器之其一者中的所述映射片段的映射列表，所述控制器在所述記憶體和所述頁面緩衝器之其一者中搜索所述中繼資料。
  9. 如請求項1所述的記憶體系統，其中所述控制器為所述第一平面提供第一啟動命令，並執行所述讀取操作，所述第一啟動命令儲存在所述記憶體內的啟動命令中且對應於所述第一平面。
  10. 如請求項9所述的記憶體系統，其中所述控制器： 根據所述第一啟動命令，將儲存在第一頁面緩衝器中的所述中繼資料載入到所述記憶體上，所述第一頁面緩衝器在所述頁面緩衝器中且對應於所述第一平面；以及 透過所述第一頁面緩衝器為所述主機提供儲存在所述第一平面的記憶體區塊中的所述第一資料，並且在所述讀取操作期間將所述第一資料和所述中繼資料儲存在所述第一頁面緩衝器中。
  11. 一種包括記憶體裝置和控制器的記憶體系統的操作方法，其包括： 接收用於第一資料的讀取命令，所述第一資料儲存在所述記憶體裝置中的多個平面中的第一平面內，每個所述平面包括多個記憶體區塊； 透過參照所述第一資料的中繼資料，對儲存所述第一資料的所述第一平面的記憶體區塊執行讀取操作；以及 將所述第一資料提供至主機， 其中所述中繼資料被儲存在所述控制器的記憶體或者分別對應於所述平面的所述記憶體裝置的多個頁面緩衝器中。
  12. 如請求項11所述的操作方法，其中執行所述讀取操作包括： 從所述第一平面的記憶體區塊中讀取所述第一資料；以及 透過所述頁面緩衝器中的第一頁面緩衝器將所述第一資料提供至所述主機，所述第一頁面緩衝器對應於所述第一平面。
  13. 如請求項12所述的操作方法，其中所述第一頁面緩衝器包括： 第一子緩衝器，其適於儲存從所述第一平面的記憶體區塊中讀取的所述第一資料； 第二子緩衝器，其適於為所述主機提供所述第一資料，所述第一資料儲存在所述第一子緩衝器中； 第三子緩衝器，其適於儲存所述第一資料的中繼資料，所述第一資料儲存在所述第一子緩衝器中；以及 第四子緩衝器，其適於儲存所述第一資料的副本，所述第一資料儲存在所述第一子緩衝器中。
  14. 如請求項13所述的操作方法，其中當未在所述記憶體中發現所述中繼資料時，執行所述讀取操作包括： 在所述第三子緩衝器中搜索所述中繼資料；以及 將儲存在所述第三子緩衝器中的所述中繼資料載入到所述記憶體上。
  15. 如請求項13所述的操作方法，其中當在所述記憶體和所述第一頁面緩衝器中都未發現所述中繼資料時，執行所述讀取操作包括： 將儲存在所述第一平面的記憶體區塊中的所述中繼資料儲存在所述第一子緩衝器中；以及 將儲存在所述第一子緩衝器中的所述中繼資料載入到所述記憶體上。
  16. 如請求項13所述的操作方法，當未能提供所述第一資料或者用於所述第一資料的另一個讀取命令被提供時，進一步包括為所述主機提供所述第一資料的副本，所述第一資料的副本儲存在所述第四子緩衝器中。
  17. 如請求項13所述的操作方法，當未能提供所述第一資料或者用於所述第一資料的另一個讀取命令被提供時，進一步包括： 將儲存在所述第三子緩衝器內的所述中繼資料載入到所述記憶體上； 識別所載入的中繼資料； 透過參照所述第一資料的中繼資料，對儲存所述第一資料的所述第一平面的記憶體區塊再次執行所述讀取操作；以及 將所述第一資料提供至所述主機。
  18. 如請求項11所述的操作方法， 其中所述中繼資料包括所述第一資料的映射資料的映射片段；並且 其中參照所述第一資料的中繼資料包括基於儲存在所述記憶體和所述頁面緩衝器之其一者中的映射片段的映射列表，在所述記憶體和所述頁面緩衝器之其一者中搜索所述中繼資料。
  19. 如請求項11所述的操作方法，其中執行所述讀取操作包括： 為所述第一平面提供第一啟動命令，所述第一啟動命令儲存在所述記憶體內的啟動命令中且對應於所述第一平面；以及 對所述第一平面的記憶體區塊執行所述讀取操作。
  20. 如請求項19所述的操作方法，其中執行所述讀取操作進一步包括： 根據所述第一啟動命令，將所述中繼資料載入到所述記憶體上，所述中繼資料儲存在第一頁面緩衝器中，所述第一頁面緩衝器在所述頁面緩衝器中且對應於所述第一平面；以及 將所述第一資料和所述中繼資料儲存在所述第一頁面緩衝器中，且 其中所述第一資料的提供透過所述第一頁面緩衝器利用儲存在所述第一平面的記憶體區塊中的所述第一資料來執行。
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