TW201714302A - 半導體裝置及其製造方法 - Google Patents

Abstract

本發明提供半導體裝置，包含基板具有第一導電型，磊晶層具有第一導電型，設置於基板上，且磊晶層內具有溝槽，多晶矽層填入溝槽並具有第一導電型，以及第一摻雜區設置於磊晶層內，且位在溝槽的側壁上，並具有不同於第一導電型的第二導電型。本發明亦提供半導體裝置的製造方法。

Description

半導體裝置及其製造方法

本發明係有關於半導體裝置，特別為有關於溝槽式金屬氧化物半導體場效電晶體(trench metal oxide semiconductor field effect transistor，Trench MOSFET)及其製造方法。

高壓元件技術應用於高電壓與高功率的積體電路，傳統的功率電晶體為了達到高耐壓及高電流，驅動電流的流動由平面方向發展為垂直方向。目前發展出具有溝槽式閘極(trench gate)的金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)，能夠有效地降低導通電阻，且具有較大電流處理能力。

近年來，溝槽式金屬氧化物半導體場效電晶體在電腦、消費電子等領域中發展快速。目前，溝槽式金屬氧化物半導體場效電晶體技術在金屬氧化物半導體場效電晶體的產品市場中已被廣泛接受，具有很高的市場佔有率。然而，溝槽式金屬氧化物半導體場效電晶體的耐壓能力仍有待提升。

因此，有必要尋求溝槽式金屬氧化物半導體場效電晶體及其製造方法，其能夠解決或改善上述的問題。

本發明的一些實施例提供半導體裝置，包括：基板，具有第一導電型；磊晶層，具有第一導電型，設置於基板上，其中磊晶層內具有溝槽；多晶矽層，填入溝槽並具有第一導電型；以及第一摻雜區，設置於磊晶層內且位在溝槽的側壁上，並具有不同於第一導電型的第二導電型。

本發明的一些實施例提供半導體裝置的製造方法，包括：提供具有第一導電型的基板；在基板上形成具有第一導電型的磊晶層；在磊晶層上形成具有第一開口的圖案化遮罩；經由第一開口對磊晶層實施離子佈植製程，以在磊晶層內形成具有第二導電型的第一摻雜區，其中第二導電型不同於第一導電型；形成第一摻雜區之後，經由第一開口對磊晶層實施蝕刻製程，在磊晶層和第一摻雜區內形成溝槽，其中第一摻雜區的剩餘部分位於溝槽的側壁上；以及在溝槽內填入具有第一導電型的多晶矽層。

100、200、300、400‧‧‧半導體裝置

101‧‧‧基板

102‧‧‧磊晶層

103、203‧‧‧第一摻雜區

104、204‧‧‧第二摻雜區

105‧‧‧圖案化遮罩

105a‧‧‧第一開口

106‧‧‧溝槽

107‧‧‧氧化物襯層

108‧‧‧多晶矽層

109‧‧‧井區

110‧‧‧重摻雜區

111‧‧‧降低表面電場摻雜區

112‧‧‧介電層

113‧‧‧金屬層

114‧‧‧第二開口

205‧‧‧第三摻雜區

B‧‧‧基極

D‧‧‧汲極

G‧‧‧閘極

H‧‧‧深度

S‧‧‧源極

W‧‧‧寬度

d1‧‧‧間距

第1A-1H圖顯示依據本發明的一些實施例之半導體裝置的製造方法的剖面示意圖。

第1I-1J圖顯示第1H圖之線I-I’的一些實施例的平面圖。

第2圖顯示依據本發明的一些其他實施例之半導體裝置的剖面示意圖。

第3圖顯示依據本發明的一些其他實施例之半導體裝置的剖面示意圖。

第4圖顯示依據本發明的一些其他實施例之半導體裝置的 剖面示意圖。

第5-7圖顯示依據本發明的一些實施例之半導體裝置的電性測試圖。

以下說明本發明實施例之半導體裝置及其製造方法的製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。再者，在本發明實施例之圖式及說明內容中係使用相同的標號來表示相同或相似的部件。

請參照第1H圖，其顯示出依據本發明的一些實施例之具有溝槽式金屬氧化物半導體場效電晶體之半導體裝置100的剖面示意圖。然而，本發明實施例不限定於任何特定的應用。半導體裝置100包含基板101，基板101具有第一導電型，且做為半導體裝置100的汲極(Drain，D)。在一些實施例中，基板101可為單晶矽基板、磊晶矽基板、矽鍺基板、化合物半導體基板或其他合適的基板。在本實施例中，第一導電型為n型，但並不限定於此。在其他實施例中，第一導電型也可為p型，且可根據設計需要選擇其導電類型。

在一些實施例中，半導體裝置100包含磊晶層102，磊晶層102具有相同於基板101的第一導電型並設置於基板101上，且磊晶層內具有溝槽106。在本實施例中，溝槽106的深度H約為0.8微米(μm)，寬度W約為0.4微米(μm)，但並不限定於此，可根據設計需要調整溝槽106的深度與寬度。多晶矽 層107填入溝槽106並具有與基板101相同的第一導電型，作為半導體裝置100的溝槽式閘極(Trench Gate，G)。

在本實施例中，第一摻雜區103設置於磊晶層102內且位在溝槽106兩個相對的側壁上，並具有不同於基板101的第二導電型。第1I-1J圖顯示第1H圖之線I-I’的一些實施例的平面圖。在一些實施例中，如第1I圖所示，第一摻雜區103為圍繞溝槽106的環狀區域，環狀區域的大小和形狀僅作為範例說明，並不限定於此，可根據設計需要調整環狀區域的大小和形狀。在一些實施例中，如第IJ圖所示，第一摻雜區103為位在溝槽106兩個相對的側壁上的兩個摻雜區域。

在本實施例中，第二導電型為p型，p型的第一摻雜區103可包含p型摻雜物(例如，硼或氟化硼)，但並不限定於此。在一些其他實施例中，第二導電型也可為n型，n型的第一摻雜區103可包含n型摻雜物(例如，磷或砷)，且可根據設計需要選擇其導電類型。

由於第一摻雜區103設置於磊晶層102中，且具有不同於基板101及磊晶層102的第二導電型，因此可在磊晶層102中達到兩種不同導電型的電荷平衡，進一步使具有溝槽式金屬氧化物半導體場效電晶體之半導體裝置100達到高崩潰電壓(breakdown voltage，bv)，也就是說，第一摻雜區103改善半導體裝置100的耐壓能力。

在一些實施例中，半導體裝置100還包含第二摻雜區104設置於磊晶層102內且位在溝槽106的兩個相對的側壁上，第二摻雜區104位於第一摻雜區103上方，且第二摻雜區104 與第一摻雜區103隔開一間距d1。在一些實施例中，第二摻雜區104可與第1I圖所示的第一摻雜區103同為圍繞溝槽106的環狀區域。在一些實施例中，第二摻雜區104可與第1J圖所示的第一摻雜區103同為位在溝槽106兩個相對的側壁上的兩個摻雜區域。

在一些實施例中，第二摻雜區104可具有相同於第一摻雜區103的第二導電型，也可具有相同於第一摻雜區103的摻雜物，更可具有相同於第一摻雜區103的摻雜濃度以及摻雜區面積，但並不限定於此。在一些其他實施例中，第二摻雜區104可具有不同於第一摻雜區103的第一導電型，也可具有不同於第一摻雜區103的摻雜物，更可具有不同於第一摻雜區103的摻雜濃度及摻雜區面積。可以理解的是，第1H圖中半導體裝置100的第一摻雜區103與第二摻雜區104的摻雜區域的形狀僅作為範例說明，並不限定於此，第一摻雜區103與第二摻雜區104的實際摻雜區域的形狀取決於設計需求。

半導體裝置100更包含井區109與重摻雜區110，井區109設置於磊晶層102上並位於第一摻雜區103及第二摻雜區104上方，且井區109具有不同於基板101的第二導電型，井區109係做為半導體裝置100的通道區。

由於做為通道區的井區109具有第二導電型，且井區109位於第二摻雜區104的上方，因此，在一些實施例中，當第二摻雜區104具有相同於井區109的第二導電型且鄰近井區109時，可增加通道區的長度。在一些其他實施例中，當第二摻雜區104具有不同於井區109的第一導電型且鄰近井區109 時，可縮小通道區的長度，而由於通道區的長度與半導體裝置100之溝槽式金屬氧化物半導體場效電晶體的導通電阻(drain-source on-state resistance，Rdson)成正比，因此可進一步降低溝槽式金屬氧化物半導體場效電晶體的導通電阻。由此可見，透過調整第二摻雜區104的導電類型與設置位置，可控制溝槽式金屬氧化物半導體場效電晶體的通道區的長度，進一步控制溝槽式金屬氧化物半導體場效電晶體的導通電阻。

重摻雜區110設置於井區109上並具有相同於基板101的第一導電型，溝槽106從磊晶層102延伸至井區109和重摻雜區110中，重摻雜區110係做為半導體裝置100的源極(Source，S)。在一些實施例中，重摻雜區110的摻雜濃度大於基板101和磊晶層102。

在一些實施例中，半導體裝置100更包含降低表面電場(reduced surface field，RESURF)摻雜區111，降低表面電場摻雜區111設置於磊晶層102內且位於井區109下方，並且與溝槽106隔開，且具有不同於基板101的第二導電型。由於降低表面電場摻雜區111設置於磊晶層102中，且具有不同於基板101及磊晶層102的第二導電型，因此可在磊晶層102中達到兩種不同導電型的電荷平衡，進一步使具有溝槽式金屬氧化物半導體場效電晶體之半導體裝置100達到高崩潰電壓，也就是說，降低表面電場摻雜區111可改善半導體裝置100的耐壓能力。

在一些實施例中，半導體裝置100更包含氧化物襯層107，氧化物襯層107設置於重摻雜區110上，並延伸進入溝 槽106的側壁及底部上，且位於溝槽106中的氧化物襯層107介於多晶矽層108與第一摻雜區103、第二摻雜區104之間。在一些實施例中，氧化物襯層107的材質可包含氧化物或氮氧化物(例如，二氧化矽、氮氧化矽或前述之組合)或其他合適的絕緣材料。

在一些實施例中，半導體裝置100更包含介電層112與金屬層113，介電層112設置於重摻雜區110上方並具有開口114對應於降低表面電場摻雜區111，且開口114更延伸至重摻雜區110和井區109中。在一些實施例中，介電層112的材質可包含無機材料(例如，氧化矽、氮化矽、氮氧化矽或前述之組合)，有機材料(例如，環氧樹脂、聚醯亞胺樹脂(polyimide)、苯環丁烯(butylcyclobutene，BCB)、聚對二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates))或其他合適的絕緣材料。

金屬層113設置於介電層112上並填入開口114中，且開口114中的金屬層113係做為半導體裝置100的基極(bulk/body，B)。在一些實施例中，金屬層113的材質可包含銅、銀、金、鋁或前述之組合或其他合適的導電材料。

在一些實施例中，多晶矽層108與重摻雜區110分別透過穿透介電層112、氧化物襯層107之不同的導通孔(未顯示)及填入這些導通孔的金屬層113與外部電性連接，以做為半導體裝置100的閘極(G)和源極(S)。

請參照第1A-1H圖，其顯示出依據本發明的一些實施例之具有溝槽式金屬氧化物半導體場效電晶體之半導體裝 置100的製造方法的剖面示意圖。然而，本發明實施例不限定於任何特定的應用。

在第1A-1B圖中，提供具有第一導電型的基板101，並透過磊晶成長(Epitaxial Growth)製程(例如，化學氣相沈積製程、液相磊晶、固相磊晶、分子束磊晶或其他合適的製程)在基板101上形成磊晶層102，磊晶層102具有相同於基板101的第一導電型。

在第1C圖中，透過微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗及乾燥(例如，硬烤)；其他適合製程或其組合在磊晶層102上形成圖案化遮罩105，圖案化遮罩105具有第一開口105a，並經由第一開口105a對磊晶層102實施摻雜製程(例如，離子佈植製程)，以在磊晶層102內形成第一摻雜區103，第一摻雜區103具有不同於基板101的第二導電型。

在一些實施例中，在形成第一摻雜區103之後，可透過另一摻雜製程(例如，離子佈植製程)在第一摻雜區103上方形成第二摻雜區104(即第一摻雜區103和第二摻雜區104分別在兩個不同的摻雜製程中形成)，第二摻雜區104與第一摻雜區103隔開一間距d1。在一些實施例中，第二摻雜區104可具有相同於第一摻雜區103的第二導電型，也可包含相同於第一摻雜區103的摻雜物，更可包含相同於第一摻雜區103的摻雜濃度及摻雜區面積，但並不限定於此。在一些其他實施例中，第二摻雜區104可具有不同於第一摻雜區103的第一導電型，也可包含不同於第一摻雜區103的摻雜物，更可包含不同於第一摻雜區 103的摻雜濃度及摻雜區面積。可以理解的是，第1C圖中半導體裝置100的第一摻雜區103與第二摻雜區104的摻雜區域的形狀僅作為範例說明，並不限定於此，第一摻雜區103與第二摻雜區104的實際摻雜區域的形狀取決於設計需求。

在第1D圖中，於形成第一摻雜區103與第二摻雜區104之後，經由圖案化遮罩105的第一開口105a對磊晶層102實施蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他合適的製程)，在磊晶層102、第一摻雜區103和第二摻雜區104內形成溝槽106，此蝕刻製程除去第一摻雜區103和第二摻雜區104的一部分，使得第一摻雜區103和第二摻雜區104的剩餘部分位於溝槽106的兩相對的側壁上。形成溝槽106之後，移除圖案化遮罩105。在本實施例中，溝槽106的深度H約為0.8微米(μm)，寬度W約為0.4微米(μm)，但並不限定於此，可根據設計需要調整溝槽106的深度與寬度。

相較於在形成半導體裝置100的製程製程中先形成溝槽106於磊晶層102內，再於磊晶層102中形成第一摻雜區103與第二摻雜區104之實施方式，在本實施例中，由於在製程製程中先形成第一摻雜區103與第二摻雜區104於磊晶層102內，再形成溝槽106穿透第一摻雜區103與第二摻雜區104，因此在磊晶層102中的第一摻雜區103與第二摻雜區104的摻雜輪廓和摻雜濃度不會受到溝槽106的遮蔽效應影響，可在溝槽106兩個相對的側壁上均勻分布，使具有溝槽式金屬氧化物半導體場效電晶體之半導體裝置100進一步達到較佳的高崩潰電壓。

在本實施例中，由於僅使用一道遮罩完成溝槽式 金屬氧化物半導體場效電晶體的溝槽106與在溝槽106兩個相對的側壁上的第一摻雜區103與第二摻雜區104，因此在製程上具有較高的製程裕度(process margin)。

在1E圖中，透過沉積製程(例如，物理氣相沈積製程、化學氣相沈積製程或其他合適的製程)在磊晶層102上全面性覆蓋氧化物襯層107，且氧化物襯層107延伸進入溝槽106的側壁及底部上。

在1F圖中，透過沉積製程(例如，物理氣相沈積製程、化學氣相沈積製程或其他合適的製程)、微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他合適的製程)在溝槽106內填入多晶矽層108，且位於氧化物襯層107上，使部分在溝槽106中的氧化物襯層107介於多晶矽層108與第一摻雜區103和第二摻雜區104之間，多晶矽層108具有相同於基板101的第一導電型。

在1G圖中，透過摻雜製程(例如，離子佈植製程)在磊晶層102中形成井區109，再透過另一摻雜製程(例如，離子佈植製程)在井區109上形成重摻雜區110，其中溝槽106貫穿井區109和重摻雜區110。井區109具有不同於基板101的第二導電型，而重摻雜區110具有相同於基板101的第一導電型。在一些實施例中，重摻雜區110的摻雜濃度大於基板101和磊晶層102。

在1H圖中，透過摻雜製程(例如，離子佈植製程)在磊晶層102內形成降低表面電場摻雜區111位於井區109下方，且與溝槽106隔開，其中降低表面電場摻雜區具有不同於 基板101的第二導電型，且降低表面電場摻雜區111為重摻雜區，其摻雜濃度大於井區109、第一摻雜區103和第二摻雜區104。

接著，透過沉積製程(例如，物理氣相沈積製程、化學氣相沈積製程或其他合適的製程)、微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他合適的製程)在重摻雜區110上方形成介電層112，並且在介電層112、氧化物襯層107、井區109和重摻雜區110內形成第二開口114對應至降低表面電場摻雜區111的位置，並透過沉積製程(例如，物理氣相沈積製程、化學氣相沈積製程或其他合適的製程)在介電層112上形成金屬層113，且金屬層113填入第二開口114內。

請參照第2圖，其顯示出依據本發明的一些其他實施例之具有溝槽式金屬氧化物半導體場效電晶體之半導體裝置200，其中相同於第1H圖中的部件係使用相同的標號並省略其說明。

第2圖中的半導體裝置200之結構類似於第1H圖中的半導體裝置100之結構，差異處在於半導體裝置200的第二摻雜區204的摻雜面積大於第一摻雜區103。在一些其他實施例中，第二摻雜區204的摻雜面積可小於第一摻雜區103。可以理解的是，第2圖中半導體裝置200的第一摻雜區103與第二摻雜區204的摻雜區域的形狀僅作為範例說明，並不限定於此，第一摻雜區103與第二摻雜區204的實際摻雜區域的形狀取決於設計需求。

請參照第3圖，其顯示出依據本發明的一些其他實施例之具有溝槽式金屬氧化物半導體場效電晶體之半導體裝置300，其中相同於第1H圖中的部件係使用相同的標號並省略其說明。

第3圖中的半導體裝置300之結構類似於第1H圖中的半導體裝置100之結構，差異處在於半導體裝置300的第一摻雜區203係包覆溝槽106的底面。可以理解的是，第3圖中半導體裝置300的第一摻雜區203與第二摻雜區104的摻雜區域的形狀僅作為範例說明，並不限定於此，第一摻雜區203與第二摻雜區104的實際摻雜區域的形狀取決於設計需求。

請參照第4圖，其顯示出依據本發明的一些其他實施例之具有溝槽式金屬氧化物半導體場效電晶體之半導體裝置400，其中相同於第1H圖中的部件係使用相同的標號並省略其說明。

第4圖中的半導體裝置400之結構類似於第1H圖中的半導體裝置100之結構，差異處在於半導體裝置400更包含第三摻雜區205設置於磊晶層102內且位在溝槽106的兩個相對的側壁上，且第三摻雜區205位於第一摻雜區103與第二摻雜區104之間。在一些實施例中，第三摻雜區205具有不同於第一摻雜區103與第二摻雜區104的導電型，但並不限定於此。在一些其他實施例中，第三摻雜區205具有相同於第一摻雜區103與第二摻雜區104的導電型。

請參照第5-7圖，其顯示出依據本發明的一些實施例之具有溝槽式金屬氧化物半導體場效電晶體之半導體裝置 100的電性測試圖。然而，本發明實施例不限定於任何特定的應用。在第5-7圖中，實施例為在製程步驟中先形成第一摻雜區103與第二摻雜區104於磊晶層102內，再形成溝槽106穿透磊晶層102、第一摻雜區103與第二摻雜區104的半導體裝置100，比較例為在製程步驟中先形成溝槽106於磊晶層102內，再經由溝槽106於磊晶層102中形成第一摻雜區103與第二摻雜區104的另一半導體裝置。

如第5圖所示，在實施例與比較例之半導體裝置具有相同的井區摻雜劑量的狀況下，本案實施例的半導體裝置具有較大的崩潰電壓。如第6圖所示，在實施例與比較例之半導體裝置具有相同的導通電阻的狀況下，本案實施例的半導體裝置具有較大的崩潰電壓。由此可見，由於本案實施例之半導體裝置在製程步驟中先形成第一摻雜區103與第二摻雜區104於磊晶層102中，再形成溝槽106穿透磊晶層102、第一摻雜區103與第二摻雜區104，因此第一摻雜區103與第二摻雜區104的摻雜輪廓及濃度可達到較佳分布的效果，使具有溝槽式金屬氧化物半導體場效電晶體之半導體裝置進一步達到較佳的高崩潰電壓。相較於比較例，在本案的一些實施例中，半導體裝置的崩潰電壓可提升約13%。

如第7圖所示，從半導體裝置在關閉態的效能比較上可看出，在不同的閘極電壓下，相較於比較例的半導體裝置在汲極電壓約大於22伏特時達到崩潰電壓，本案實施例的半導體裝置可在汲極電壓約大於25伏特時才達到崩潰電壓，因此本案實施例之半導體裝置具有較大的崩潰電壓。此外，從第7圖 中可看出，相較於比較例的半導體裝置，本案實施例的半導體裝置具有較小的源極與汲極間的飽和漏電流(saturated drain-to-source current leakage，IDSS)，或稱為飽和電流。相較於比較例，在本案的一些實施例中，半導體裝置的源極與汲極間的漏電流可降低約30%。

根據本發明的一些實施例，由於第一摻雜區設置於磊晶層中，且具有不同於基板及磊晶層的第二導電型，因此可在磊晶層中達到兩種不同導電型的電荷平衡，進一步使具有溝槽式金屬氧化物半導體場效電晶體之半導體裝置達到高崩潰電壓，也就是說，第一摻雜區改善半導體裝置的耐壓能力。

此外，由於溝槽式金屬氧化物半導體場效電晶體的通道區之長度與具有溝槽式金屬氧化物半導體場效電晶體之半導體裝置的導通電阻成正比，因此透過調整鄰近井區的第二摻雜區的導電類型與設置位置，可影響並控制溝槽式金屬氧化物半導體場效電晶體的通道區之長度，進一步降低半導體裝置的導通電阻。

另外，根據本發明的一些實施例，由於在形成半導體裝置的製程步驟中先形成第一摻雜區與第二摻雜區於磊晶層內，再形成溝槽穿透磊晶層、第一摻雜區與第二摻雜區，因此在磊晶層中形成的第一摻雜區與第二摻雜區的摻雜輪廓和濃度不會受到溝槽的遮蔽效應影響，可在溝槽兩旁的側壁上均勻分布，使具有溝槽式金屬氧化物半導體場效電晶體之半導體裝置進一步達到較佳的高崩潰電壓與較小的源極與汲極間的飽和漏電流，使半導體裝置具有較高的品質因素(figure of merit，FOM)。

本發明實施例之半導體裝置及其製造方法可應用於高電子移動率電晶體(high electron mobility transistor，HEMT)、絕緣閘極雙極性電晶體(insulated gate bipolar transistor，IGBT)等各種低電壓、高電壓及極高電壓的元件。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可更動與組合上述各種實施例。

100‧‧‧半導體裝置

101‧‧‧基板

102‧‧‧磊晶層

103‧‧‧第一摻雜區

104‧‧‧第二摻雜區

106‧‧‧溝槽

107‧‧‧氧化物襯層

108‧‧‧多晶矽層

109‧‧‧井區

110‧‧‧重摻雜區

111‧‧‧降低表面電場摻雜區

112‧‧‧介電層

113‧‧‧金屬層

114‧‧‧第二開口

d1‧‧‧間距

B‧‧‧基極

D‧‧‧汲極

G‧‧‧閘極

H‧‧‧深度

S‧‧‧源極

W‧‧‧寬度

d1‧‧‧間距

Claims (18)

1. 一種半導體裝置，包括：一基板，具有一第一導電型；一磊晶層，具有該第一導電型，設置於該基板上，且該磊晶層內具有一溝槽；一多晶矽層，填入該溝槽並具有該第一導電型；以及一第一摻雜區，設置於該磊晶層內並位在該溝槽的側壁上，且具有不同於該第一導電型的一第二導電型。
2. 如申請專利範圍第1項所述之半導體裝置，更包括：一井區，設置於該磊晶層上，且具有該第二導電型；以及一重摻雜區，設置於該井區上，且具有該第一導電型，其中該溝槽從該磊晶層延伸至該井區和該重摻雜區中，且其中該重摻雜區、該基板、該井區及該多晶矽層分別作為該半導體裝置的源極、汲極、通道區及閘極。
3. 如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜區為圍繞該溝槽的一環狀區域。
4. 如申請專利範圍第1項所述之半導體裝置，更包括一第二摻雜區，設置於該磊晶層內並位在該溝槽的側壁上，且該第二摻雜區位於該第一摻雜區上方，且與該第一摻雜區隔開一間距。
5. 如申請專利範圍第4項所述之半導體裝置，其中該第二摻雜區具有不同於該第一摻雜區的摻雜濃度、摻雜物、摻雜面積或導電型。
6. 如申請專利範圍第4項所述之半導體裝置，其中該第二摻雜區具有相同於該第一摻雜區的摻雜濃度、摻雜物、摻雜面積或導電型。
7. 如申請專利範圍第2項所述之半導體裝置，更包括一降低表面電場摻雜區，設置於該磊晶層內且位於該井區下方，並且與該溝槽隔開，且具有該第二導電型。
8. 如申請專利範圍第2項所述之半導體裝置，更包括一氧化物襯層，設置於該重摻雜區上，並延伸進入該溝槽的側壁和底部上，且該氧化物襯層介於該多晶矽層與該磊晶層之間。
9. 如申請專利範圍第7項所述之半導體裝置，更包括一介電層，設置於該重摻雜區上方並具有一開口對應於該降低表面電場摻雜區，其中該開口更延伸至該重摻雜區和該井區中。
10. 如申請專利範圍第9項所述之半導體裝置，更包括一金屬層，設置於該介電層上並填入該開口中。
11. 如申請專利範圍第10項所述之半導體裝置，其中該開口內的該金屬層作為該半導體裝置的基極。
12. 一種半導體裝置的製造方法，包括：提供具有一第一導電型的一基板；在該基板上形成具有該第一導電型的一磊晶層；在該磊晶層上形成具有一第一開口的一圖案化遮罩；經由該第一開口對該磊晶層實施一離子佈植製程，以在該磊晶層內形成具有一第二導電型的一第一摻雜區，其 中該第二導電型不同於該第一導電型；形成該第一摻雜區之後，經由該第一開口對該磊晶層實施一蝕刻製程，在該磊晶層和該第一摻雜區內形成一溝槽，其中該第一摻雜區的剩餘部分位於該溝槽的側壁上；以及在該溝槽內填入具有該第一導電型的一多晶矽層。
13. 如申請專利範圍第12項所述之半導體裝置的製造方法，更包括在形成該溝槽前，在該第一摻雜區上方形成一第二摻雜區，其中該第二摻雜區與該第一摻雜區隔開一間距，且該蝕刻製程也除去該第二摻雜區的一部分，使得該第二摻雜區的剩餘部分位於該溝槽的側壁上。
14. 如申請專利範圍第13項所述之半導體裝置的製造方法，其中該第一摻雜區和該第二摻雜區分別在兩個不同步驟的離子佈植製程中形成。
15. 如申請專利範圍第12項所述之半導體裝置的製造方法，更包括：在該磊晶層中形成具有該第二導電型的一井區；以及在該井區上形成具有該第一導電型的一重摻雜區，其中該溝槽貫穿該井區和該重摻雜區。
16. 如申請專利範圍第15項所述之半導體裝置的製造方法，更包括在該重摻雜區上形成一氧化物襯層，且該氧化物襯層延伸進入該溝槽的側壁和底部上。
17. 如申請專利範圍第15項所述之半導體裝置的製造方法，更包括： 在該磊晶層內形成一降低表面電場摻雜區位於該井區下方，且與該溝槽隔開，其中該降低表面電場摻雜區具有該第二導電型。
18. 如申請專利範圍第17項所述之半導體裝置的製造方法，更包括：在該重摻雜區上方形成一介電層，並且在該介電層、該井區和該重摻雜區內形成一第二開口對應至該降低表面電場摻雜區的位置；以及在該介電層上形成一金屬層，且該金屬層填入該第二開口內。