TW201709488A - 畫素陣列 - Google Patents

畫素陣列 Download PDF

Info

Publication number
TW201709488A
TW201709488A TW104127454A TW104127454A TW201709488A TW 201709488 A TW201709488 A TW 201709488A TW 104127454 A TW104127454 A TW 104127454A TW 104127454 A TW104127454 A TW 104127454A TW 201709488 A TW201709488 A TW 201709488A
Authority
TW
Taiwan
Prior art keywords
layer
disposed
gate
insulating layer
data line
Prior art date
Application number
TW104127454A
Other languages
English (en)
Other versions
TWI580015B (zh
Inventor
Tsai-Hui Liao
Meng-Wei Shen
Chi-Pin Cheng
Original Assignee
Au Optronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Au Optronics Corp filed Critical Au Optronics Corp
Priority to TW104127454A priority Critical patent/TWI580015B/zh
Priority to CN201510704785.5A priority patent/CN105185295A/zh
Publication of TW201709488A publication Critical patent/TW201709488A/zh
Application granted granted Critical
Publication of TWI580015B publication Critical patent/TWI580015B/zh

Links

Landscapes

  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種畫素陣列,包括第一圖案化金屬層、第一絕緣層、第二圖案化金屬層、第二絕緣層及第三圖案化金屬層。第一圖案化金屬層包括第一掃描線、第一閘極及第二閘極。第一閘極電性連接於第一掃描線。第一絕緣層配置於第一圖案化金屬層上。第二圖案化金屬層配置於第一絕緣層上。第二絕緣層配置於第二圖案化金屬層上。第一絕緣層及第二絕緣層共同具有貫穿第一絕緣層及第二絕緣層以暴露出第二閘極的接觸窗。第三圖案化金屬層配置於第二絕緣層上,且包括透過接觸窗與第二閘極電性連接的第二掃描線,其中第二掃描線與第一掃描線於垂直投影方向上重疊。

Description

畫素陣列
本發明是有關於一種畫素陣列, 且特別是有關於一種具有高開口率的畫素陣列。
近年來, 顯示裝置除了追求高對比、廣視角、高色彩飽和度之外,更朝向高解析度發展。特別是,在行動顯示裝置方面,消費者使用行動顯示裝置瀏覽網頁或觀看影音多媒體的習慣逐漸形成, 而行動顯示裝置的解析度對觀賞的品質扮演重要的角色。
一般而言,行動顯示裝置的面積不大。為了使行動顯示裝置達到高解析度,設計者需在有限的面積內置入多個畫素結構。然而,畫素結構中有許多透光度低的膜層(例如資料線、掃描線等所屬的膜層),當行動顯示裝置中畫素結構的數目增加時,行動顯示裝置的開口率也急劇下降。如此一來,行動顯示裝置便需消耗更多的功率在提升顯示亮度上,而不利於行動顯示裝置可使用的時間。因此,如何適當地設計畫素結構中各膜層的圖案以達到增加開口率目的,實為研發者所欲達成的目標之一
本發明提供一種畫素陣列, 其具有高開口率。
本發明的一畫素陣列包括基板、第一圖案化金屬層、第一絕緣層、圖案化半導體層、第二圖案化金屬層、透明導電層、第二絕緣層以及第三圖案化金屬層。第一圖案化金屬層配置於基板上,且包括第一掃描線、第一閘極以及一第二閘極,其中第一閘極電性連接於第一掃描線。第一絕緣層配置於第一圖案化金屬層與該基板上。圖案化半導體層配置於第一絕緣層上,其中圖案化半導體層包括在垂直投影方向上與第一閘極重疊的第一半導體圖案層以及與第二閘極重疊的第二半導體圖案層。第二圖案化金屬層配置於圖案化半導體層及第一絕緣層上,且包括資料線、第一源極、第一汲極、第二源極以及第二汲極。透明導電層配置於第一絕緣層上,且包括與第一汲極電性連接的第一透明導電層以及與第二汲極電性連接的第二透明導電層。第二絕緣層配置於第二圖案化金屬層及第一絕緣層上,其中第一絕緣層及第二絕緣層共同具有貫穿第一絕緣層及第二絕緣層以暴露出第二閘極的接觸窗。第三圖案化金屬層配置於第二絕緣層上,且包括第二掃描線,其中第二掃描線透過該接觸窗與第二閘極電性連接,且第二掃描線與第一掃描線於垂直投影方向上重疊。
本發明的另一畫素陣列包括基板、第一圖案化金屬層、第一絕緣層、圖案化半導體層、第二圖案化金屬層、第二絕緣層、鈍化層、透明導電層以及第三圖案化金屬層。第一圖案化金屬層配置於基板上,且包括掃描線、第一閘極以及第二閘極,其中第一閘極及第二閘極皆電性連接於掃描線。第一絕緣層配置於第一圖案化金屬層與基板上。圖案化半導體層配置於第一絕緣層上,且包括在垂直投影方向上與第一閘極重疊的第一半導體圖案層以及與第二閘極重疊的第二半導體圖案層。第二圖案化金屬層配置於圖案化半導體層及第一絕緣層上,且包括第一資料線、第一源極、第一汲極、第二源極以及第二汲極。第二絕緣層配置於第二圖案化金屬層及第一絕緣層上。鈍化層配置於第二絕緣層上,其中第二絕緣層及鈍化層共同具有分別貫穿第二絕緣層及鈍化層的第一接觸窗、第二接觸窗及第三接觸窗,且第一接觸窗、第二接觸窗及第三接觸窗各別暴露出第二源極、第一汲極與第二汲極。透明導電層配置於鈍化層上,且包括透過第二接觸窗及第三接觸窗分別與第一汲極及第二汲極電性連接的第一透明導電層及第二透明導電層。第三圖案化金屬層配置於鈍化層上,且包括第二資料線,其中第二資料線透過第一接觸窗與第二源極電性連接,且第二資料線與第一資料線於垂直投影方向上重疊。
基於上述,在本發明的畫素陣列中,透過設置了分屬於不同金屬膜層且於垂直投影方向上相重疊的第一掃描線與第二掃描線,其中第二掃描線更藉由接觸窗與第二閘極電性連接,或是透過設置了分屬於不同金屬膜層且於垂直投影方向上相重疊的的第一資料線與第二資料線,其中第二資料線更藉由接觸窗與第二源極電性連接,使得畫素陣列能夠具有高開口率。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施方式,並配合所附圖式作詳細說明如下。
圖1 是依照本發明一實施方式的畫素陣列的上視示意圖。圖2 是沿圖1 之剖線I-I ’的剖面示意圖。
請同時參照圖1及圖2,畫素陣列10包括基板100、第一圖案化金屬層M1、第一絕緣層102、圖案化半導體層104、第二圖案化金屬層M2、透明導電層106、第二絕緣層108以及第三圖案化金屬層M3。以下,將針對畫素陣列10中的各元件進行詳細描述。
基板100主要是用以承載上述的其他元件。基板100可以是剛性基板或可撓性基板,其中剛性基板例如是玻璃基板、石英基板或矽基板,可撓性基板例如是塑膠基板或其他聚合物基板。
第一圖案化金屬層M1配置於基板100上,且第一圖案化金屬層M1包括第一掃描線SL1、第一閘極G1以及第二閘極G2,其中第一閘極G1電性連接於第一掃描線SL1。詳細而言,第一閘極G1與第一掃描線SL1彼此互相連接。換言之,在本實施方式中,第一閘極G1為由第一掃描線SL1所延伸出的分支所構成。另一方面,第二閘極G2與第一閘極G1及第一掃描線SL1分離設置且彼此之間未電性連接,意即第二閘極G2不是由第一掃描線SL1所延伸出的分支所構成。另外,在本實施方式中,第一圖案化金屬層M1的材質包括銅(Cu)、鋁(Al)、鉻(Cr)、鉬(Mo)或其合金材料等。
第一絕緣層102配置於第一圖案化金屬層M1與基板100上。在本實施方式中,第一絕緣層102的材質包括無機絕緣材料,例如氧化矽、氮化矽或氮氧化矽。
圖案化半導體層104配置於第一絕緣層102上,其中圖案化半導體層104包括在垂直投影方向上與第一閘極G1重疊的第一半導體圖案層CH1以及與第二閘極G2重疊的第二半導體圖案層CH2。在本實施方式中,圖案化半導體層104的材質包括非晶矽、多晶矽、微晶矽或其他適合的半導體材料。
第二圖案化金屬層M2配置於圖案化半導體層104及第一絕緣層102上,且第二圖案化金屬層M2包括資料線DL、第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2。
詳細而言,資料線DL的延伸方向相交於第一掃描線SL1的延伸方向。在本實施例方式,資料線DL的延伸方向垂直於第一掃描線SL1的延伸方向,但並非用於限定本發明。另外,第一源極S1與第一汲極D1彼此分離地配置於第一半導體圖案層CH1上且第一源極S1連接於資料線DL,以及第二源極S2與第二汲極D2彼此分離地配置於第二半導體圖案層CH2上且第二源極S2連接於資料線DL。換言之,在本實施方式中,第一源極S1及第二源極S2分別為由資料線DL所延伸出的分支所構成。另外,在本實施方式中,第二圖案化金屬層M2的材質包括銅(Cu)、鋁(Al)、鉻(Cr)、鉬(Mo)或其合金材料等。
透明導電層106配置於第一絕緣層102上。詳細而言,透明導電層106包括與第一汲極D1電性連接的第一透明導電層PE1以及與第二汲極D2電性連接的第二透明導電層PE2。更詳細而言,第一透明導電層PE1與第二透明導電層PE2分別位於資料線DL的兩側,且也分別位於第一掃描線SL1的兩側。換言之,本實施方式的畫素陣列10實質上具有類似於半源極驅動(HSD)的畫素架構。另外,在本實施方式中,透明導電層106的材質包括銦錫氧化物(Indium Tin Oxide,ITO)、銦鋅氧化物(Indium Zinc Oxide,IZO)、鎘錫氧化物、鋁鋅氧化物、鋁錫氧化物或氧化鋡。
第二絕緣層108配置於第二圖案化金屬層M2及第一絕緣層102上且覆蓋第二圖案化金屬層M2及透明導電層106。詳細而言,第一絕緣層102及第二絕緣層108共同具有貫穿第一絕緣層102及第二絕緣層108以暴露出第二閘極G2的接觸窗W。另外,在本實施方式中,第二絕緣層108的材質包括氧化矽、氮化矽或氮氧化矽。
第三圖案化金屬層M3配置於第二絕緣層108上,且第三圖案化金屬層M3包括第二掃描線SL2。在本實施方式中,第三圖案化金屬層M3的材質包括銅(Cu)、鋁(Al)、鉻(Cr)、鉬(Mo)或其合金材料等。
詳細而言,第二掃描線SL2透過接觸窗W與第二閘極G2電性連接。更詳細而言,第二掃描線SL2更包括一凸部PP,其中凸部PP於垂直投影方向上部分重疊於第二閘極G2,且凸部PP透過接觸窗W與第二閘極G2電性連接。如此一來,在本實施方式中,當有驅動訊號傳入第二掃描線SL2時,所述驅動訊號會傳遞至第二閘極G2,以驅動對應第二閘極G2的畫素結構。
另外,如圖1所示,第二掃描線SL2與第一掃描線SL1於垂直投影方向上重疊。詳細而言,在本實施方式中,除了第二掃描線SL2的凸部PP未與第一掃描線SL1重疊之外,第二掃描線SL2與第一掃描線SL1於垂直投影方向上重疊。也就是說,第二掃描線SL2與第一掃描線SL1於垂直投影方向上為部分重疊。如此一來,在本實施方式中,第一透明導電層PE1與第二透明導電層PE2亦分別位於第二掃描線SL2的兩側。
另外,如圖1及圖2所示,第二掃描線SL2與第一掃描線SL1的部分重疊處於垂直投影方向上會與資料線DL重疊。
值得說明的是,如上所述,在本實施方式中,透過不同金屬膜層(即第一圖案化金屬層M1及第三圖案化金屬層M3)中的第二掃描線SL2與第一掃描線SL1於垂直投影方向上互相重疊,且第二掃描線SL2藉由接觸窗W得以與第二閘極G2互相電性連接,使得與具有半源極驅動畫素架構的習知畫素陣列相比,本實施方式的畫素陣列10具有較高的開口率,藉以提升了穿透率。具體而言,在一實施方式中,畫素陣列10的開口率為60 % ~ 61 %,而具有半源極驅動畫素架構的習知畫素陣列的開口率為55 % ~ 56 %,意即與習知畫素陣列相比,畫素陣列10增加了4 % ~ 5 %的開口率。
另外一提的是,雖然圖1及圖2的實施方式中,第一透明導電層PE1及第二透明導電層PE2分別地直接與第一汲極D1及第二汲極D2接觸,但本發明並不限於此。在其他實施方式中,第一透明導電層PE1及第二透明導電層PE2也可以分別於第二絕緣層108中對應設置接觸窗而與第一汲極D1及第二汲極D2電性連接。
另外,在圖1及圖2的實施方式中,畫素陣列10透過設置了分屬於不同金屬膜層且於垂直投影方向上相重疊的第二掃描線SL2與第一掃描線SL1而增加了開口率。然而,本發明並不限於此。在其他實施方式中,在畫素陣列中,透過設置分屬於不同金屬膜層且於垂直投影方向上相重疊的兩條資料線,亦可以增加開口率。以下,將參照圖3至圖4來詳細說明。
圖3是依照本發明之另一實施方式的畫素陣列的上視示意圖。圖4是沿圖3之剖線II-II’的剖面示意圖。
請同時參照圖3及圖4,畫素陣列20包括基板200、第一圖案化金屬層M4、第一絕緣層202、圖案化半導體層204、第二圖案化金屬層M5、第二絕緣層206、鈍化層208、透明導電層210以及第三圖案化金屬層M6。以下,將針對畫素陣列20中的各元件進行詳細描述。
基板200主要是用以承載上述的其他元件。基板200可以是剛性基板或可撓性基板,其中剛性基板例如是玻璃基板、石英基板或矽基板,可撓性基板例如是塑膠基板或其他聚合物基板。
第一圖案化金屬層M4配置於基板200上,且第一圖案化金屬層M4包括掃描線SL、第一閘極G3以及第二閘極G4,其中第一閘極G3及第二閘極G4皆電性連接於掃描線SL。詳細而言,第一閘極G3及第二閘極G4與掃描線SL皆彼此相連接。換言之,在本實施方式中,第一閘極G3及第二閘極G4皆為由掃描線SL所延伸出的分支所構成。另外,在本實施方式中,第一圖案化金屬層M4的材質包括銅(Cu)、鋁(Al)、鉻(Cr)、鉬(Mo)或其合金材料等。
第一絕緣層202配置於第一圖案化金屬層M4與基板200上。在本實施方式中,第一絕緣層202的材質包括無機絕緣材料,例如氧化矽、氮化矽或氮氧化矽。
圖案化半導體層204配置於第一絕緣層202上,其中圖案化半導體層204包括在垂直投影方向上,與第一閘極G3重疊的第一半導體圖案層CH3以及與第二閘極G4重疊的第二半導體圖案層CH4。在本實施方式中,圖案化半導體層204的材質包括非晶矽、多晶矽、微晶矽或其他適合的半導體材料。
第二圖案化金屬層M5配置於圖案化半導體層204及第一絕緣層202上,且第二圖案化金屬層M5包括第一資料線DL1、第一源極S3、第一汲極D3、第二源極S4以及第二汲極D4。
詳細而言,第一資料線DL1的延伸方向相交於掃描線SL的延伸方向。在本實施例方式,第一資料線DL1的延伸方向垂直於第一掃描線SL的延伸方向,但並非用於限定本發明。另外,第一源極S3與第一汲極D3彼此分離地配置於第一半導體圖案層CH3上且第一源極S3連接於第一資料線DL1。換言之,在本實施方式中,第一源極S3為由第一資料線DL1所延伸出的分支所構成。另一方面,第二源極S4與第二汲極D4同樣彼此分離地配置於第二半導體圖案層CH4上,然第二源極S4與第一源極S3及第一資料線DL1分離設置且未電性連接,意即第一源極S3不是由第一資料線DL1所延伸出的分支所構成。另外,在本實施方式中,第二圖案化金屬層M5的材質包括銅(Cu)、鋁(Al)、鉻(Cr)、鉬(Mo)或其合金材料等。
第二絕緣層206配置於第二圖案化金屬層M5及第一絕緣層202上且覆蓋第二圖案化金屬層M5。在本實施方式中,第二絕緣層206的材質包括氧化矽、氮化矽或氮氧化矽。
鈍化層208配置於第二絕緣層206上。詳細而言,鈍化層208及第二絕緣層206共同具有分別貫穿第二絕緣層206及鈍化層208的第一接觸窗W1、第二接觸窗W2及第三接觸窗W3,其中第一接觸窗W1、第二接觸窗W2及第三接觸窗W3各別暴露出第二源極S4、第一汲極D3與第二汲極S3。另外,在本實施方式中,鈍化層208的材質包括低介電常數材料,例如氧化矽、有機絕緣材料或矽基高分子,以及鈍化層208的厚度例如是1微米至3微米。
透明導電層210配置於鈍化層208上。詳細而言,透明導電層210包括透過第二接觸窗W2及第三接觸窗W3分別與第一汲極D3及第二汲極D4電性連接的第一透明導電層PE3及第二透明導電層PE4。更詳細而言,第一透明導電層PE3與第二透明導電層PE4分別位於第一資料線DL1的兩側,而分別位於掃描線SL的同一側。換言之,本實施方式的畫素陣列20實質上具有類似於正常畫素(normal pixel)排列驅動的畫素架構。另外,在本實施方式中,透明導電層210的材質包括銦錫氧化物、銦鋅氧化物、鎘錫氧化物、鋁鋅氧化物、鋁錫氧化物或氧化鋡。
第三圖案化金屬層M6配置於鈍化層208上,且第三圖案化金屬層M6包括第二資料線DL2。在本實施方式中,第三圖案化金屬層M6的材質包括銅(Cu)、鋁(Al)、鉻(Cr)、鉬(Mo)或其合金材料等。
詳細而言,第二資料線DL2透過第一接觸窗W1與第二源極S4電性連接。更詳細而言,第二資料線DL2更包括凸部PP2,其中凸部PP2於垂直投影方向上重疊於第二源極S4,且凸部PP2透過第一接觸窗W1與第二源極S4電性連接。如此一來,在本實施方式中,當有資料訊號傳入第二資料線DL2時,所述資料訊號會傳遞至第二源極S4,以驅動對應第二源極S4的畫素結構。
另外,如圖3所示,第二資料線DL2與第一資料線DL1於垂直投影方向上重疊。詳細而言,在本實施方式中,除了第二資料線DL2的凸部PP2未與第一資料線DL1重疊之外,第二資料線DL2與第一資料線DL1於垂直投影方向上重疊。也就是說,第二資料線DL2與第一資料線DL1於垂直投影方向上為部分重疊。如此一來,在本實施方式中,第一透明導電層PE3與第二透明導電層PE4亦分別位於第二資料線DL2的兩側。
另外,如圖3及圖4所示,第二資料線DL2與第一資料線DL1的部分重疊處於垂直投影方向上會與掃描線SL重疊。
值得說明的是,如上所述,在本實施方式中,透過分屬於不同金屬膜層(即第二圖案化金屬層M5及第三圖案化金屬層M6)的第二資料線DL2與第一資料線DL1於垂直投影方向上相重疊,且第二資料線DL2藉由第一接觸窗W1得以與第二源極S4相電性連接,使得與具有正常畫素排列驅動的畫素架構的習知畫素陣列相比,本實施方式的畫素陣列20具有較高的開口率,藉以提升了穿透率。具體而言,在一實施方式中,畫素陣列20的開口率為68 % ~ 69 %,而具有正常畫素排列驅動的畫素架構的習知畫素陣列的開口率為61 % ~ 62 %,意即與習知畫素陣列相比,畫素陣列20增加了7 % ~ 8%的開口率。
另外一提的是,在本實施方式中,透過在第三圖案化金屬層M6與第二圖案化金屬層M5之間以及在透明導電層210與第二圖案化金屬層M5之間設置了第二絕緣層206及鈍化層208,且鈍化層208的材質包括低介電常數材料,使得降低了畫素陣列20中的寄生電容,從而減少配線延遲。
綜上所述,在本發明的畫素陣列中,透過設置了分屬於不同金屬膜層且於垂直投影方向上相重疊的第一掃描線與第二掃描線,其中第二掃描線更藉由接觸窗與第二閘極電性連接,或是透過設置了分屬於不同金屬膜層且於垂直投影方向上相重疊的的第一資料線與第二資料線,其中第二資料線更藉由接觸窗與第二源極電性連接,使得畫素陣列能夠具有高開口率,藉以提升穿透率。
雖然本發明已以實施方式揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20‧‧‧畫素陣列 100、200‧‧‧基板 102、202‧‧‧第一絕緣層 104、204‧‧‧圖案化半導體層 106、210‧‧‧透明導電層 108、206‧‧‧第二絕緣層 208‧‧‧鈍化層 CH1、CH3‧‧‧第一半導體圖案層 CH2、CH4‧‧‧第二半導體圖案層 D1、D3‧‧‧第一汲極 D2、D4‧‧‧第二汲極 DL‧‧‧資料線 DL1‧‧‧第一資料線 DL2‧‧‧第二資料線 G1、G3‧‧‧第一閘極 G2、G4‧‧‧第二閘極 M1、M4‧‧‧第一圖案化金屬層 M2、M5‧‧‧第二圖案化金屬層 M3、M6‧‧‧第三圖案化金屬層 PE1、PE3‧‧‧第一透明導電層 PE2、PE4‧‧‧第二透明導電層 PP、PP2‧‧‧凸部 S1、S3‧‧‧第一源極 S2、S4‧‧‧第二源極 SL‧‧‧掃描線 SL1‧‧‧第一掃描線 SL2‧‧‧第二掃描線 W‧‧‧接觸窗 W1‧‧‧第一接觸窗 W2‧‧‧第二接觸窗 W3‧‧‧第三接觸窗
圖1 是依照本發明一實施方式的畫素陣列的上視示意圖。 圖2 是沿圖1 之剖線I-I ’的剖面示意圖。 圖3 是依照本發明之另一實施方式的畫素陣列的上視示意圖。 圖4 是沿圖3 之剖線II-II ’的剖面示意圖。
10‧‧‧畫素陣列
100‧‧‧基板
CH1‧‧‧第一半導體圖案層
CH2‧‧‧第二半導體圖案層
D1‧‧‧第一汲極
D2‧‧‧第二汲極
DL‧‧‧資料線
G1‧‧‧第一閘極
G2‧‧‧第二閘極
M3‧‧‧第三圖案化金屬層
PE1‧‧‧第一透明導電層
PE2‧‧‧第二透明導電層
PP‧‧‧凸部
S1‧‧‧第一源極
S2‧‧‧第二源極
SL1‧‧‧第一掃描線
SL2‧‧‧第二掃描線
W‧‧‧接觸窗

Claims (11)

  1. 一種畫素陣列,包括: 一基板; 一第一圖案化金屬層,配置於該基板上,且包括一第一掃描線、一第一閘極以及一第二閘極,其中該第一閘極電性連接於該第一掃描線; 一第一絕緣層,配置於該第一圖案化金屬層與該基板上; 一圖案化半導體層,配置於該第一絕緣層上,其中該圖案化半導體層包括在垂直投影方向上與該第一閘極重疊的一第一半導體圖案層以及與該第二閘極重疊的一第二半導體圖案層; 一第二圖案化金屬層,配置於該圖案化半導體層及該第一絕緣層上,且該第二圖案化金屬層包括一資料線、一第一源極、一第一汲極、一第二源極以及一第二汲極; 一透明導電層,配置於該第一絕緣層上,且包括與該第一汲極電性連接的一第一透明導電層以及與該第二汲極電性連接的一第二透明導電層; 一第二絕緣層,配置於該第二圖案化金屬層及該第一絕緣層上,其中該第一絕緣層及該第二絕緣層共同具有貫穿該第一絕緣層及該第二絕緣層以暴露出該第二閘極的一接觸窗;以及 一第三圖案化金屬層,配置於該第二絕緣層上,且包括一第二掃描線,其中該第二掃描線透過該接觸窗與該第二閘極電性連接,且該第二掃描線與該第一掃描線於垂直投影方向上重疊。
  2. 如申請專利範圍第1項所述的畫素陣列,其中該資料線的延伸方向相交於該第一掃描線的延伸方向,該第一源極與該第一汲極彼此分離地配置於該第一半導體圖案層上且該第一源極連接於該資料線,該第二源極與該第二汲極彼此分離地配置於該第二半導體圖案層上且該第二源極連接於該資料線。
  3. 如申請專利範圍第1項所述的畫素陣列,其中該第二掃描線更包括一凸部,該凸部於垂直投影方向上重疊於該第二閘極,且該凸部透過該接觸窗與第二閘極電性連接。
  4. 如申請專利範圍第1項所述的畫素陣列,其中該第二閘極與該第一閘極及第一掃描線分離設置且未電性連接。
  5. 如申請專利範圍第1項所述的畫素陣列,其中該第一透明導電層與該第二透明導電層分別位於該資料線的兩側。
  6. 如申請專利範圍第1項所述的畫素陣列,其中該第二掃描線與該第一掃描線的部分重疊處於垂直投影方向上與該資料線重疊。
  7. 一種畫素陣列,包括: 一基板; 一第一圖案化金屬層,配置於該基板上,且包括一掃描線、一第一閘極以及一第二閘極,其中該第一閘極及該第二閘極皆電性連接於該掃描線; 一第一絕緣層,配置於該第一圖案化金屬層與該基板上; 一圖案化半導體層,配置於該第一絕緣層上,且包括在垂直投影方向上與該第一閘極重疊的一第一半導體圖案層以及與該第二閘極重疊的一第二半導體圖案層; 一第二圖案化金屬層,配置於該圖案化半導體層及該第一絕緣層上,且該第二圖案化金屬層包括一第一資料線、一第一源極、一第一汲極、一第二源極以及一第二汲極; 一第二絕緣層,配置於該第二圖案化金屬層及該第一絕緣層上; 一鈍化層,配置於該第二絕緣層上,其中該第二絕緣層及該鈍化層共同具有分別貫穿該第二絕緣層及該鈍化層的一第一接觸窗、一第二接觸窗及一第三接觸窗,且該第一接觸窗、該第二接觸窗及該第三接觸窗各別暴露出該第二源極、該第一汲極與該第二汲極; 一透明導電層,配置於該鈍化層上,且包括透過該第二接觸窗及該第三接觸窗分別與該第一汲極及該第二汲極電性連接的一第一透明導電層及一第二透明導電層;以及 一第三圖案化金屬層,配置於該鈍化層上,且包括一第二資料線,其中該第二資料線透過該第一接觸窗與該第二源極電性連接,且該第二資料線與該第一資料線於垂直投影方向上重疊。
  8. 如申請專利範圍第7項所述的畫素陣列,其中該第一資料線的延伸方向相交於該掃描線的延伸方向,該第一源極與該第一汲極彼此分離地配置於該第一半導體圖案層上且該第一源極連接於該第一資料線,該第二源極與該第二汲極彼此分離地配置於該第二半導體圖案層上。
  9. 如申請專利範圍第7項所述的畫素陣列,其中該第二資料線更包括一凸部,該凸部於垂直投影方向上重疊於該第二源極,且該凸部透過該第一接觸窗與第二資料線電性連接。
  10. 如申請專利範圍第7項所述的畫素陣列,其中該第二源極與該第一源極及第一資料線分離設置且未電性連接。
  11. 如申請專利範圍第7項所述的畫素陣列,其中該第一透明導電層與該第二透明導電層分別位於該第一資料線及該第二資料線的兩側。
TW104127454A 2015-08-24 2015-08-24 畫素陣列 TWI580015B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW104127454A TWI580015B (zh) 2015-08-24 2015-08-24 畫素陣列
CN201510704785.5A CN105185295A (zh) 2015-08-24 2015-10-27 像素阵列

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104127454A TWI580015B (zh) 2015-08-24 2015-08-24 畫素陣列

Publications (2)

Publication Number Publication Date
TW201709488A true TW201709488A (zh) 2017-03-01
TWI580015B TWI580015B (zh) 2017-04-21

Family

ID=54907330

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104127454A TWI580015B (zh) 2015-08-24 2015-08-24 畫素陣列

Country Status (2)

Country Link
CN (1) CN105185295A (zh)
TW (1) TWI580015B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017004729T5 (de) * 2016-09-21 2019-08-01 Sony Semiconductor Solutions Corporation Anzeigevorrichtung und elektronische vorrichtung
TWI626497B (zh) * 2017-02-15 2018-06-11 友達光電股份有限公司 主動元件陣列基板及應用其之顯示裝置
CN109037245A (zh) * 2018-08-03 2018-12-18 惠科股份有限公司 显示装置及显示面板的制造方法
TWI694292B (zh) * 2019-03-04 2020-05-21 友達光電股份有限公司 顯示面板
CN112185248A (zh) * 2019-07-05 2021-01-05 瀚宇彩晶股份有限公司 像素结构
TWI721776B (zh) * 2020-02-06 2021-03-11 友達光電股份有限公司 主動元件基板及其製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69522354T2 (de) * 1994-03-15 2002-05-23 Canon K.K., Tokio/Tokyo Vorrichtung und Verfahren zur Anzeige von Bildinformationen
KR101238337B1 (ko) * 2006-05-12 2013-03-04 삼성디스플레이 주식회사 어레이 기판 및 이를 갖는 액정표시장치
KR101281830B1 (ko) * 2006-09-26 2013-07-03 엘지디스플레이 주식회사 멀티 터치 감지기능을 갖는 액정표시장치와 그 구동방법
CN101526705B (zh) * 2008-03-07 2011-02-16 群康科技(深圳)有限公司 液晶显示面板、薄膜晶体管基板及其制造工艺
CN101540329B (zh) * 2008-03-19 2012-06-27 群康科技(深圳)有限公司 薄膜晶体管基板及其制造工艺
CN101762917B (zh) * 2009-12-21 2011-12-28 深超光电(深圳)有限公司 像素阵列以及显示面板
US8902135B2 (en) * 2012-02-04 2014-12-02 Integrated Digital Technologies, Inc. Pixel structure of organic electroluminescence device
TWI523217B (zh) * 2013-09-12 2016-02-21 友達光電股份有限公司 畫素結構

Also Published As

Publication number Publication date
CN105185295A (zh) 2015-12-23
TWI580015B (zh) 2017-04-21

Similar Documents

Publication Publication Date Title
TWI580015B (zh) 畫素陣列
CN106684155B (zh) 双栅薄膜晶体管及其制备方法、阵列基板及显示装置
US9240485B2 (en) Thin film transistor and method for manufacturing the same, array substrate and display device
WO2019223682A1 (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
US20170338252A1 (en) Display device
US8609477B2 (en) Manufacturing method for array substrate with fringe field switching type thin film transistor liquid crystal display
WO2017166341A1 (zh) Tft基板的制作方法及制得的tft基板
US9324735B2 (en) Array substrate and manufacturing method thereof, display panel and display device
US10217778B2 (en) Array substrate and manufacturing method thereof
TWI497182B (zh) 顯示裝置
TWI676837B (zh) 畫素陣列基板
US10381384B2 (en) Array substrate, method for manufacturing array substrate, display panel and display device
US9978880B2 (en) Display device
US20150311231A1 (en) Array substrate, method for manufacturing the same and display apparatus
TW201310654A (zh) 薄膜電晶體基板與其所組成之顯示裝置
WO2017094644A1 (ja) 半導体基板及び表示装置
US9618809B2 (en) Liquid crystal display and method for manufacturing same
US7924355B2 (en) Liquid crystal display device
WO2014176876A1 (zh) 显示面板及其制作方法、液晶显示器
WO2016201778A1 (zh) 阵列基板及其制造方法
TW201743118A (zh) 顯示面板
WO2018090496A1 (zh) 一种阵列基板及其制备方法、液晶显示面板
US20120140159A1 (en) Pixel array substrate and method of fabricating the same
TWI695367B (zh) 畫素陣列基板
JP6584157B2 (ja) 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置及び薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees