TW201705827A - 互連結構及其製造方法 - Google Patents

互連結構及其製造方法 Download PDF

Info

Publication number
TW201705827A
TW201705827A TW105105177A TW105105177A TW201705827A TW 201705827 A TW201705827 A TW 201705827A TW 105105177 A TW105105177 A TW 105105177A TW 105105177 A TW105105177 A TW 105105177A TW 201705827 A TW201705827 A TW 201705827A
Authority
TW
Taiwan
Prior art keywords
component
substrate
width
forming
bonding
Prior art date
Application number
TW105105177A
Other languages
English (en)
Other versions
TWI608771B (zh
Inventor
高振宏
洪漢堂
楊竣翔
陳彥彬
Original Assignee
國立臺灣大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國立臺灣大學 filed Critical 國立臺灣大學
Publication of TW201705827A publication Critical patent/TW201705827A/zh
Application granted granted Critical
Publication of TWI608771B publication Critical patent/TWI608771B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemically Coating (AREA)
  • Combinations Of Printed Boards (AREA)
  • Micromachines (AREA)

Abstract

本揭露內容提供一種用於使組件互連之方法。首先，提供第一及第二基板，並將第一及第二組件分別提供於該第一及第二基板，其中該第二組件沒有接觸該第一組件。之後，形成一接合組件於該第一及該第二組件之間，形成該接合組件之步驟係藉由使包含一導電材料之離子之一流體之一流動通過該第一組件及該第二組件之間並無電地將該第一組件及該第二組件鍍以該導電材料，以使得該接合組件係電性地連接於該第一組件及該第二組件之間。本揭露內容亦包含相關的互連結構及用於形成一相關的微通道結構之固定物。

Description

互連結構及其製造方法
本揭露內容一般來說是關於電子封裝，且詳細來說是關於互連結構及用於製造互連組件之方法。
在電子產業，摩爾定律於過去數十年間預測晶片上每單位面積的電晶體數量每18至24個月會加倍，使得晶片的計算性能越來越強。晶片的輸入/輸出(I/O)埠數目也增加了，以更有效地利用指數性成長的計算性能。隨著電晶體尺寸的縮小，同樣的面積裡面需要容納更多數目的I/O埠(也就是I/O間距會縮小)，甚至是更小的面積裡面需要容納更多數目的I/O埠。
焊接材料被廣泛地用以連接電子組件及將電子組件連接至印刷電路板(PCB)。然而，由於焊接材料本身的物理、化學及材料性質，焊接材料無法在I/O間距越來越小的同時同比例地縮小。
焊接材料的一種替代品是微型互連(micro-interconnects)，其至少包含以金屬(例如銅)為基底的柱狀物或組件。金屬基底柱狀物可達成更細緻的I/O間距及較佳的間隙高度(stand-off height)，且具有更好的電學性質及熱力性質。金屬基底柱狀物亦可能是導電的以降低生產成本。
因此，需要一種改良的用於將電子組件互連的結構以及一種用 於製造該改良的互連結構的方法。
本揭露內容的一個實施例提供一種用於使組件互連之方法，且該方法包含以下步驟。提供一第一及一第二基板，提供一第一組件於該第一基板，提供一第二組件於該第二基板，其中該第二組件沒有接觸該第一組件。形成一接合組件於該第一組件及該第二組件之間，形成該接合組件之步驟係藉由使包含一導電材料之離子之一流體之一流動通過該第一組件及該第二組件之間並無電地將該第一組件及該第二組件鍍以該導電材料，以使得該接合組件係電性地連接於該第一組件及該第二組件之間。
本揭露內容的一個實施例提供一種互連結構，其包含：一第一基板；耦合至該第一基板且具有一第一寬度之一第一組件；一第二基板；耦合至該第二基板之一第二組件，該第二組件面向且沒有接觸該第一組件並具有一第二寬度；及一接合組件，其包含一第一部份及一第二部份，該接合組件連接該第一組件及該第二組件，該第一部份及該第二部份形成具有一介面寬度之一介面。在該互連結構中，該第一部份之至少一部份環繞該第一組件且該第二部份之至少一部份環繞該第二組件。在該互連結構中，該介面寬度小於該第一寬度及該第一部份之若干寬度之一加總並小於該第二寬度及該第二部份之若干寬度之一加總。
本揭露內容的一個實施例提供一種互連結構，其包含：一第一基板；耦合至該第一基板之一第一組件，該第一組件具有一第一寬度；一第二基板；耦合至該第二基板之一第二組件，該第二組件面向且沒有接觸該第一組件並具有一第二寬度；及一接合組件，其包含一第一部份及一第二部份，該接合組件在該第一組件及該第二組件之間並連接該第一組件及該第二組件，該第一部份及該第二部份形成具有 一介面寬度之一介面。在該互連結構中，該介面寬度小於該第一寬度及該第二寬度。
本揭露內容的一個實施例提供一種用於形成一微通道結構之固定物。該固定物包含：一第一平板；一第二平板，其包含一第一管、一第二管及一通道，其中該第二平板與該第一平板係氣密連接(air-tight contact)；及一試樣，其包含一第一基板及一第二基板，該試樣配置於該第一平板及該第二平板之間以使得流體可經由該第一管、該第二管及該通道通過該第一基板及該第二基板之間。
1‧‧‧半導體結構
1a-1e‧‧‧互連結構
6‧‧‧固定物
20‧‧‧流動
61‧‧‧第一平板
62‧‧‧第二平板
63‧‧‧試樣
111‧‧‧第一基板
112‧‧‧第二基板
121‧‧‧第一組件
122‧‧‧第二組件
130‧‧‧接合組件
130a‧‧‧介面
131‧‧‧第一部份
132‧‧‧第二部份
140‧‧‧接合組件
140a‧‧‧介面
141‧‧‧第一部份
142‧‧‧第二部份
211‧‧‧第一基板
212‧‧‧種晶層
213‧‧‧光阻
214‧‧‧孔
215‧‧‧第一組件
216‧‧‧中間層
217‧‧‧側壁
221‧‧‧第二基板
225‧‧‧第二組件
226‧‧‧中間層
227‧‧‧側壁
230‧‧‧接合組件
240‧‧‧接合組件
621‧‧‧第一管
622‧‧‧第二管
625‧‧‧通道
631‧‧‧第一基板
632‧‧‧第二基板
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W4‧‧‧寬度
W11‧‧‧寬度
W12‧‧‧寬度
W21‧‧‧寬度
W22‧‧‧寬度
以下關於本揭露內容的詳細說明若與各圖式搭配參照閱讀可以使本揭露內容更易於理解。應注意的是，根據行業內的標準通行做法，圖式中的特徵可能不是按照比例繪出。事實上，圖式中的特徵的尺寸可能被任意地放大或縮小以使本揭露內容更易於理解。
圖1A是根據本揭露內容的一些實施例之互連結構的一示意性剖面圖。
圖1B是根據本揭露內容的一第一實施例之互連結構的一局部放大剖面圖。
圖1C是根據本揭露內容的一第二實施例之互連結構的一局部放大剖面圖。
圖1D是根據本揭露內容的一第二實施例之互連結構的一局部放大剖面圖。
圖2A-2H是根據本揭露內容的一些實施例之互連結構在製造過程之各個階段的剖面圖。
圖3A-3I是根據本揭露內容的一些實施例之互連結構在製造過程之各個階段的剖面圖。
圖4是描述根據本揭露內容的一些實施例之將組件互連的方法之 流程圖。
圖5A及5B所示為根據本揭露內容的一些實施例之在將組件互連的過程中之流率條件。
圖6所示為根據本揭露內容的一些實施例之可用於形成互連結構之固定物。
圖7描述根據本揭露內容的一些實施例之用於製造圖6之固定物之方法的流程圖。
在描述本揭露內容的諸多例示性實施例的圖式中使用相同的元件符號表示相同的元件以利閱讀。
圖1A所示為根據本揭露內容的一些實施例之一半導體結構1。半導體結構1包含一第一基板111、第二基板112、及根據不同實施例之不同種類的互連結構1a-1f。半導體結構1的間距，也就是互連結構之間的距離，可介於約5微米(μm)及約800微米之間。在某些實施例中，半導體結構1的間距可介於約120微米(μm)及約300微米之間。如圖1A中所示，X方向是水平方向，Z方向是垂直方向，且Y方向穿透圖1A的紙面。
第一及第二基板111、112可包含二氧化矽(SiO2)、低K值(低介電常數)材料、或任何其他適合的材料。在某些實施例中，第一及第二基板111、112可為，但不限於，個別的半導體晶粒、半導體晶圓、及半導體封裝基板。第一及第二基板111、112可在Y方向具有任何適合的長度(例如，0.2公分及1.5公分之間)、可在X方向具有任何適合的寬度(例如，0.2公分及1.5公分之間)、且可在Z方向具有任何適合的厚度(例如，20微米及600微米之間)。
每一互連結構包含形成於第一基板111之一第一組件121、形成於第二基板112之一第二組件122、及一接合組件130。第一及第二組件 121、122可為柱狀、彼此沒有接觸、且是由接合組件130所連接。在某些實施例中，各個第一及第二組件121、122彼此實質上對準，如互連結構1a-1d所示。在某些實施例中，各個第一及第二組件121、122彼此沒有完全地對準，如互連結構1e及1f所示。對不準的程度可以是第一組件121、第二組件122、及/或接合組件130的(X、Y方向上的)平均直徑的50%。
第一及第二組件121、122可以由導電材料製成，例如銅、鎳、其組合、及/或任何其他適合的材料。
第一及第二組件121、122的(Z方向上的)平均厚度可介於1微米及100微米之間。在某些實施例中，各別的第一及第二組件121、122具有相同的高度；在某些實施例中，它們具有不同高度。第一及第二組件121、122的頂部(也就是相對於第一及第二基板111、112的那一側)可具有不同形狀，例如平坦的(參見互連結構1a-1c、1e及1f)、凸頂的(參見互連結構1d的第一組件121)、及尖頂的(參見互連結構1d的第二組件122)。在某些實施例中，凸頂及尖頂形狀可減少接合組件130形成過程中及形成後的裂縫。
接合組件130可包含一第一部份131及第二部份132，其在元件符號130a處形成一介面。接合組件130電性地且實體地連接至第一及第二部份131、132。在某些實施例中，第一部份131之至少一部份環繞第一組件121，且第二部份132之至少一部份環繞第二組件122。在某些實施例中，第一及第二部份131、132不環繞第一組件121或第二組件122。
接合組件130可由一導電材料製成以電性地連接第一組件121及第二組件122。導電材料可包含鎳(Ni)、銅(Cu)、銀(Ag)、銦(In)、鏷(Pa)、鈷(Co)、無電電鍍金屬合成物、無電電鍍多元合金(alloys)、及/或其組合。接合組件130的材料可與第一及第二組件121、122的材料 相同或是不同。在某些實施例中，由於鎳的成本較低、較易取得且沈積速度較快，接合組件130實質上由鎳製成。
現在參見圖1B，其係根據本揭露內容的一實施例之互連結構1b的一局部放大剖面圖。互連結構1b包含第一及第二基板111、112、第一及第二組件121、122、及接合組件130。第一及第二組件121、122各自具有寬度W1及W2。在某些實施例中，W1及W2實質上相同。在某些實施例中，W1及W2的差異可為低於5%、5%至10%、10%至20%、20%至30%、30%至40%、40%至50%、或多於50%。W1可大於或小於W2。
在圖1B中，接合組件130包含第一部份131及第二部份132，其形成具有寬度W3之介面130a。W3可大於或小於W1，且W3可大於或小於W2。第一部份131之至少一部份環繞第一組件121，且第二部份132之至少一部份環繞第二組件122。如圖1B所示，W3小於W1以及第一部份131之剖面寬度W11及W12之加總，且W3亦小於W2以及第二部份132之剖面寬度W21及W22之加總。在某些實施例中，如本揭露內容所敘述之製造互連結構的方法可以導致前述W1、W2、W3以及第一及第二部份131、132之剖面寬度之間的數量關係。
現在參見圖1C，其係根據本揭露內容的一實施例之互連結構1c的一局部放大剖面圖。互連結構1c包含第一及第二基板111、112、第一及第二組件121、122、及接合組件140。接合組件140包含第一部份141及第二部份142，其形成具有寬度W4之介面140a。
現在參見圖1D，其係根據本揭露內容的一實施例之互連結構的一局部放大剖面圖。圖1D之互連結構與圖1B的相似，只是第一及第二基板111、112沒有顯示在圖1D中。如圖1D所示，第一及第二組件121、122各自具有寬度W1及W2。接合組件130之第一部份131具有剖面寬度W11及W12，且接合組件130之第二部份132具有剖面寬度W21及 W22。W1及W2可實質上相同或是可以不同。介面130a具有寬度W3。W3小於W1、W11及W12之加總，且W3亦小於W2、W21及W22之加總。
互連結構1b及互連結構1c之間的差異之一在於接合組件130、140。接合組件140之第一及第二部份141、142沒有環繞第一組件121或第二組件122。在某些實施例中，W4可小於W1、可小於W2、或可小於W1及W2。
參見圖2A-2H，其描繪根據本揭露內容的一些實施例之互連結構在製造過程之各個階段的剖面圖。
在圖2A中，提供一第一基板211。在圖2B中，可視需要而在第一基板211上方提供一種晶層212。種晶層212的材料與將要形成的第一組件215的材料相同，且具有促進第一組件215形成的益處。在圖2C中，提供具有孔214的一圖案化光阻213。在圖2D中，第一組件215藉由沈積、電鍍、無電電鍍、任何其他適合的方法、及/或其組合而形成於孔214中。在圖2E中，沒有光阻213及種晶層212沒有被第一組件215所覆蓋的部份被移除。在圖2F中，形成有第二組件225的一第二基板221可由上述方法所提供，並接著放在靠近第一基板211處使得第一組件215及第二組件225面向彼此。第一基板211與第二基板221之間的距離及/或第一組件215與第二組件225之間的距離可調整至所需要的數值。在某些實施例中，第一組件215與第二組件225之間的距離可介於1微米及100微米之間。
在圖2G中，流體(液體或氣體)的一流動20通過第一組件215及第二組件225之間。該流體包含導電材料的離子。施加流體流動20導致導電材料被無電地(electrolessly)沈積在第一及第二組件215、225上，最終形成連接第一組件215及第二組件225之接合組件230，如圖2H所示。流體流動通過的期間可經選擇以形成所需要之接合組件230的數量/厚度/寬度。在某些實施例中，流體流動20的期間介於1秒及10小時 之間。在某些實施例中，在接合組件230的形成期間，外部壓力沒有施加於第一基板211或第二基板221。與需要過量外部壓力而可能損壞互連結構的某些部份之其他製程相比，沒有外部壓力的情況可以減少第一及第二基板211、212、第一及第二組件215、225、及接合組件230中的裂縫。
在某些實施例中，流體流動20的施加以及所導致之接合組件230的形成可在一實質上恆定的溫度下實施。此處將「實質上恆定的溫度」界定為在接合組件230的形成過程中溫度變化不超過攝氏10度。實質上恆定溫度的環境可預防由大量溫度變化所致之過量熱引起的膨脹/收縮。在兩種材料具有不同熱膨脹係數(CTE)的情況下，沒有大量溫度變化可減少產生由於材料CTE不匹配所致之熱壓而誘發的裂縫之可能性。在某些實施例中，接合組件230的形成可實施於低於攝氏300度之溫度下、低於攝氏250度之溫度下、低於攝氏200度之溫度下、低於攝氏150度之溫度下、低於攝氏100度之溫度下、或低於攝氏50度之溫度下。
流體流動20可以不同流率(flow rate)施加。在某些實施例中，流率(其量度為每單位時間通過的流體體積)係介於0.01μl/min及100ml/min之間。在某些實施例中，流體的流速(其量度每單位時間流體通過的長度)係介於0.1μm/s及10cm/s之間。較高的流率(例如15μl/min)可改善鍍上材料的過程並減少H2的陷入(entrapment)，從而可能減少所形成的接合組件230中的空洞(或縫隙)。
請先暫時參照圖5A及5B，其所示為根據本揭露內容的一些實施例之流率條件。在圖5A中，流體流動20以實質上恆定的流率施加，例如在一個實施例中是0.2ml/min。在圖5B中，流體流動20週期性地變化，例如在一個實施例中是變化於0及10ml/min之間。在圖5B的實例中，流率每30秒改變一次，但也可以使用其他的週期。週期性地改 變流率可幫助減少所形成的接合組件230中的空洞/或縫隙。
回頭參照圖2H，其所示的互連結構類似於圖1B中所示的互連結構。藉由施加流體流動20所形成的接合組件230電性地且實體地連接第一組件215及第二組件225。溫度在接合組件230的形成期間維持實質上恆定，且沒有施加外部壓力至第一基板211及第二基板221。因此，與需要大的溫度變化(例如，退火(annealing))及/或外部壓力(例如，熱壓)的方法相比，根據本揭露內容的實施例之方法所製造的互連結構中存在比較少的裂縫及變形。
參見圖3A-3I，其描繪根據本揭露內容的一些實施例之互連結構在製造過程之各個階段的剖面圖。
在圖3A中，提供一第一基板211。在圖3B中，可視需要而在第一基板211上方提供一圖案化種晶層212。種晶層212的材料與將要形成的第一組件215的材料相同，且具有促進第一組件215形成的益處。在圖3C中，一圖案化中間層216可形成於第一基板211上並可包含例如是二氧化矽(SiO2)的材料。中間層216可用於預防沈積在第一基板211上的導電材料所導致的(尚未形成的)第一組件215之間的短路。在圖3D中，至少一側壁217可形成於圖案化中間層216上。側壁217的益處之一是在施加流體流動20以形成接合組件的過程中預防導電材料形成在(尚未形成的)第一組件215之側面。側壁217的另一個益處是減少因施加流體流動20導致過量導電材料沈積而使各第一組件215之間短路的可能性。在圖3E中，第一組件215藉由沈積、電鍍、無電電鍍、任何其他適合的方法、及/或其組合而形成於兩兩側壁217之間。在圖3F中，形成有第二組件225的一第二基板221可由上述方法所提供，並接著放在靠近第一基板211處使得第一組件215及第二組件225面向彼此。第一基板211與第二基板221之間的距離及/或第一組件215與第二組件225之間的距離可調整至所需要的數值。在某些實施例中，第一 組件215與第二組件225之間的距離可介於1微米及100微米之間。
在圖3G中，包含導電材料離子的流體(液體或氣體)的一流動20通過第一組件215及第二組件225之間。與圖2G類似，施加流體流動20導致導電材料被無電地沈積在第一及第二組件215、225上，最終形成連接第一組件215及第二組件225之接合組件240，如圖3H所示。注意，由於側壁217、227的關係，接合組件240沒有環繞第一組件215或第二組件225。如同圖2G，流體流動20的期間長短可視所需要之接合組件240的數量/厚度/寬度而定。在某些實施例中，流體流動20的期間介於1秒及10小時之間。在某些實施例中，流率可以實質上恆定或是週期性變化，如前述關於圖5A及5B的論述。在某些實施例中，在接合組件240的形成期間，外部壓力沒有施加於第一基板211或第二基板221。與需要過量外部壓力而可能損壞互連結構的某些部份之其他製程相比，沒有外部壓力的情況可以減少第一及第二基板211、212、第一及第二組件215、225、及接合組件240中的裂縫。在圖3I中，中間層216、226及側壁217、227可被移除，雖然在某些實施例中它們不需要被移除。
參見圖4，其描述根據本揭露內容的一些實施例之將組件互連的方法之流程圖。在步驟402，提供若干基板；種晶層(不論經圖案化與否)可視需要而被提供於基板上以促進將被互連的組件之形成。在非必要的步驟403，側壁可被形成。在步驟404，將被互連的組件(如銅柱)形成於各個基板上。在步驟406，定位基板以使其面朝彼此，並在有需要的情況下彼此對準；如非必要的步驟407所示，組件之間的距離亦可加以調整。在步驟408，預處理基板及組件。預處理包含以酸或其他化學物質進行清理以移除在將被互連的組件之間形成接合組件的過程中可能導致污染或其他所不欲的效應之金屬氧化物及/或其他不需要的沈積物。該預處理亦可包含活化該等組件，該活化係藉由對 組件提供與將被形成的接合組件的材料相比具有不同電位的一材料(例如鈀(Pd)、銀(Ag)、金(Au)之離子)，以進一步促進接下來的步驟中沈積於該等組件的導電材料。其他的清理及活化方法也是有可能的。在步驟410，包含導電材料離子的流體之一流動通過該等組件，藉此無電地沈積導電材料於該等組件上並在步驟412形成將該等組件互連的接合組件。在某些實施例中，接合組件的形成係實施於介於1秒及10小時之間之一期間。在非必要的步驟413，側壁可以被移除。
參照圖6，其所示為根據本揭露內容的一些實施例之可用於形成互連結構之固定物6。固定物6包含第一平板61、第二平板62及試樣63。第二平板62與該第一平板61氣密連接(air-tight contact)且包含第一管621、第二管622及通道625。試樣63配置於第一及第二平板61、62之間且包含第一基板631及第二基板632，第一基板631及第二基板632皆具有可被互連的組件。通道625與第一及第二管621、622流體連通且係形成於第一及第二基板631、632之間以使得流體可經由第一管621、第二管622及通道625通過第一及第二基板631、632之間。
第一及第二平板61、62可用於固持試樣63、將第一基板631與第二基板632對準、且設定第一及第二基板631、632之間所需的距離。在某些實施例中，第一平板61可由玻璃或其他適合材料製成。在某些實施例中，第二平板62可由聚二甲基矽氧烷(polydimethylsiloxane，PDMS)、聚甲基丙烯酸甲酯(polymethylmethacrylat，PMMA)、聚對苯二甲酸乙二酯(polyethylene terephthalate，PET)、聚苯乙烯(polystyrene、PS)、玻璃、陶瓷、或金屬所製成。通道625的大小可幫助決定通過第一及第二基板631、632之間的流體的流率，藉此控制諸如鍍覆率等參數。在接合組件的形成期間，固定物6可藉由諸如置於水槽內等方法而促進一實質上恆溫環境的生成。由於第一及第二平板61、62是氣密連接的，即便將固定物6放在水槽內也不會干擾接合組 件的形成。
參照圖7，其描述根據本揭露內容的一些實施例之用於製造固定物6之方法。在步驟702，二Sylgard材料以一特定比例混和，該比例可介於1：1與1：10之間。在步驟704，該混和物以諸如抽真空或其他適合的方法而除去氣體。在步驟706，將該混和物倒入一模具並根據該混和物的材料組成而以一適當的溫度加熱一適當的期間；在某些實施例中，該混和物以攝氏30度至攝氏100度之間的溫度加熱並加熱5分鐘至180分鐘。在步驟708，經加熱的該混和物的表面以諸如O2電漿等方式處理；由例如是玻璃的材料所製成的平板的表面也可以被處理。經加熱的該混和物以及平板之經處理的表面可促進該混和物及該平板之間氣密接觸的形成。在步驟710，將一試樣置於經加熱的該混和物及該平板之間。在步驟712，經加熱的該混和物與玻璃結合在一起；試樣的兩基板之間的距離也可以調整。在步驟714，經結合的組成品進一步地以一適當的溫度加熱一適當的期間。在一實施例中，該組成品以攝氏30度至攝氏100度之間的溫度加熱並加熱5分鐘至180分鐘。
以上說明敘述各個實施例之特徵以使技藝人士更瞭解本揭露內容的各個面向。技藝人士可以明瞭本揭露內容可作為一個基礎來完成能達到與上述實施例相同目的及/或具有相同益處的方法與結構。這些修改、替換及變化並沒有脫離本揭露內容的精神與範圍。
1b‧‧‧互連結構
111‧‧‧第一基板
112‧‧‧第二基板
121‧‧‧第一組件
122‧‧‧第二組件
130‧‧‧接合組件
130a‧‧‧介面
131‧‧‧第一部份
132‧‧‧第二部份
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W11‧‧‧寬度
W12‧‧‧寬度
W21‧‧‧寬度
W22‧‧‧寬度

Claims (20)

  1. 一種用於使組件互連之方法，該方法包含以下步驟：提供一第一基板及一第二基板；提供一第一組件於該第一基板；提供一第二組件於該第二基板，其中該第二組件沒有接觸該第一組件；及形成一接合組件於該第一組件及該第二組件之間，形成該接合組件之步驟係藉由使包含一導電材料之離子之一流體之一流動通過該第一組件及該第二組件之間並無電地將該第一組件及該第二組件鍍以該導電材料，以使得該接合組件係電性地連接於該第一組件及該第二組件之間。
  2. 如請求項1之方法，其中該流體係一液體。
  3. 如請求項1之方法，其中形成該接合組件之步驟係實施於低於攝氏250度之一溫度下。
  4. 如請求項3之方法，其中形成該接合組件之步驟係實施於低於攝氏150度之一溫度下。
  5. 如請求項4之方法，其中形成該接合組件之步驟係實施於低於攝氏100度之一溫度下。
  6. 如請求項1之方法，其中該流體之該流動之一流率(flow rate)係介於0.01μl/min及100ml/min之間。
  7. 如請求項1之方法，其中該流體之該流動之一流速(flow velocity)係介於0.1μm/s及10cm/s之間。
  8. 如請求項7之方法，其中該流體之該流動之該流率週期性地變化。
  9. 如請求項1之方法，其中該第一基板及該第二基板包含二氧化矽 (SiO2)。
  10. 如請求項1之方法，其中該第一基板及該第二基板包含一低K值材料。
  11. 如請求項1之方法，其中導電材料係選自由鎳(Ni)、銅(Cu)、銀(Ag)、銦(In)、鏷(Pa)、鈷(Co)、無電電鍍金屬合成物、無電電鍍多元合金(alloys)、及其組合所組成之群組中選出。
  12. 如請求項1之方法，其中該第一組件及該第二組件包含銅。
  13. 如請求項1之方法，其中形成該接合組件之步驟係實施於介於1秒及10小時之間之一期間。
  14. 如請求項1之方法，其進一步包含在形成該接合組件之步驟前預處理該第一組件及該第二組件。
  15. 如請求項14之方法，其中該預處理步驟包含：清理該第一組件及該第二組件；及活化該第一組件及該第二組件。
  16. 如請求項1之方法，其進一步包含：於該第一組件及該第二組件周圍形成側壁。
  17. 一種互連結構，其包含：一第一基板；耦合至該第一基板之一第一組件，該第一組件具有一第一寬度；一第二基板；耦合至該第二基板之一第二組件，該第二組件面向且沒有接觸該第一組件並具有一第二寬度；一接合組件，其包含一第一部份及一第二部份，該接合組件連接該第一組件及該第二組件，該第一部份及該第二部份形成具有一介面寬度之一介面； 其中該第一部份之至少一部份環繞該第一組件且該第二部份之至少一部份環繞該第二組件；其中該介面寬度小於該第一寬度及該第一部份之若干寬度之一加總並小於該第二寬度及該第二部份之若干寬度之一加總。
  18. 一種互連結構，其包含：一第一基板；耦合至該第一基板之一第一組件，該第一組件具有一第一寬度；一第二基板；耦合至該第二基板之一第二組件，該第二組件面向且沒有接觸該第一組件並具有一第二寬度；一接合組件，其包含一第一部份及一第二部份，該接合組件在該第一組件及該第二組件之間並連接該第一組件及該第二組件，該第一部份及該第二部份形成具有一介面寬度之一介面；其中該介面寬度小於該第一寬度及該第二寬度。
  19. 一種用於形成一微通道結構之固定物，其包含：一第一平板；一第二平板，其包含一第一管、一第二管及一通道，其中該第二平板與該第一平板係氣密連接(air-tight contact)；一試樣，其包含一第一基板及一第二基板，該試樣配置於該第一平板及該第二平板之間以使得流體可經由該第一管、該第二管及該通道通過該第一基板及該第二基板之間。
  20. 如請求項19之用於形成一微通道結構之固定物，其中該第二平板係由聚二甲基矽氧烷(polydimethylsiloxane，PDMS)、聚甲基丙烯酸甲酯(polymethylmethacrylat，PMMA)、聚對苯二甲酸乙二酯(polyethylene terephthalate，PET)、聚苯乙烯(polystyrene、PS)、玻璃、陶瓷、或金屬所製成。
TW105105177A 2015-07-17 2016-02-22 互連結構及其製造方法 TWI608771B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/802,903 US9786634B2 (en) 2015-07-17 2015-07-17 Interconnection structures and methods for making the same

Publications (2)

Publication Number Publication Date
TW201705827A true TW201705827A (zh) 2017-02-01
TWI608771B TWI608771B (zh) 2017-12-11

Family

ID=57775888

Family Applications (2)

Application Number Title Priority Date Filing Date
TW105105177A TWI608771B (zh) 2015-07-17 2016-02-22 互連結構及其製造方法
TW106136783A TWI643533B (zh) 2015-07-17 2016-02-22 互連結構

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW106136783A TWI643533B (zh) 2015-07-17 2016-02-22 互連結構

Country Status (2)

Country Link
US (2) US9786634B2 (zh)
TW (2) TWI608771B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110164782A (zh) 2018-02-13 2019-08-23 财团法人工业技术研究院 封装结构及组件连接的方法
JP2024506896A (ja) 2021-02-08 2024-02-15 マクダーミッド エンソン インコーポレイテッド 拡散バリア形成のための方法及び湿式化学組成物

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5134460A (en) * 1986-08-11 1992-07-28 International Business Machines Corporation Aluminum bump, reworkable bump, and titanium nitride structure for tab bonding
US5260234A (en) 1990-12-20 1993-11-09 Vlsi Technology, Inc. Method for bonding a lead to a die pad using an electroless plating solution
US6365500B1 (en) * 1994-05-06 2002-04-02 Industrial Technology Research Institute Composite bump bonding
JP3348528B2 (ja) * 1994-07-20 2002-11-20 富士通株式会社 半導体装置の製造方法と半導体装置及び電子回路装置の製造方法と電子回路装置
TW520816U (en) * 1995-04-24 2003-02-11 Matsushita Electric Ind Co Ltd Semiconductor device
US5796591A (en) * 1995-06-07 1998-08-18 International Business Machines Corporation Direct chip attach circuit card
JPH0982760A (ja) * 1995-07-07 1997-03-28 Toshiba Corp 半導体装置、半導体素子およびその半田接続部検査方法
JP3407275B2 (ja) * 1998-10-28 2003-05-19 インターナショナル・ビジネス・マシーンズ・コーポレーション バンプ及びその形成方法
US5986348A (en) * 1999-03-15 1999-11-16 Ball Semiconductor Inc. Magnetic alignment system for bumps on an integrated circuit device
US6177729B1 (en) * 1999-04-03 2001-01-23 International Business Machines Corporation Rolling ball connector
US6429388B1 (en) 2000-05-03 2002-08-06 International Business Machines Corporation High density column grid array connections and method thereof
WO2002047139A2 (en) * 2000-12-04 2002-06-13 Ebara Corporation Methode of forming a copper film on a substrate
US6924232B2 (en) * 2003-08-27 2005-08-02 Freescale Semiconductor, Inc. Semiconductor process and composition for forming a barrier material overlying copper
JP2005146398A (ja) * 2003-11-19 2005-06-09 Ebara Corp めっき方法及びめっき装置
WO2005071138A1 (ja) * 2004-01-23 2005-08-04 Ebara Corporation 基板処理方法及び触媒処理液及び基板処理装置
US7736474B2 (en) * 2004-01-29 2010-06-15 Ebara Corporation Plating apparatus and plating method
US20060081478A1 (en) * 2004-10-19 2006-04-20 Tsuyoshi Sahoda Plating apparatus and plating method
JP2007051346A (ja) * 2005-08-18 2007-03-01 Ebara Corp 無電解めっき装置及びめっき液
JP4934325B2 (ja) * 2006-02-17 2012-05-16 株式会社フジクラ プリント配線板の接続構造及びプリント配線板の接続方法
US8438729B2 (en) * 2006-03-09 2013-05-14 Canon Kabushiki Kaisha Method of producing liquid discharge head
US7964800B2 (en) * 2006-05-25 2011-06-21 Fujikura Ltd. Printed wiring board, method for forming the printed wiring board, and board interconnection structure
JP5177625B2 (ja) 2006-07-11 2013-04-03 独立行政法人産業技術総合研究所 半導体チップの電極接続構造および導電部材、並びに半導体装置およびその製造方法
US20080073795A1 (en) 2006-09-24 2008-03-27 Georgia Tech Research Corporation Integrated circuit interconnection devices and methods
JP2008159948A (ja) * 2006-12-25 2008-07-10 Rohm Co Ltd 半導体装置
US8436467B2 (en) * 2007-06-15 2013-05-07 Rohm Co., Ltd. Semiconductor device
WO2009031522A1 (ja) * 2007-09-04 2009-03-12 Kyocera Corporation 半導体素子およびその製造方法、ならびにその半導体素子を実装する実装構造体
WO2009124180A2 (en) * 2008-04-02 2009-10-08 The Trustees Of Columbia University In The City Of New York In situ plating and soldering of materials covered with a surface film
JP5143045B2 (ja) * 2008-07-09 2013-02-13 富士フイルム株式会社 微細構造体およびその製造方法
US7919663B2 (en) * 2008-07-31 2011-04-05 Chevron U.S.A. Inc. Process for producing a low volatility gasoline blending component and a middle distillate
US9935038B2 (en) 2012-04-11 2018-04-03 Taiwan Semiconductor Manufacturing Company Semiconductor device packages and methods
US9299674B2 (en) * 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US8916448B2 (en) 2013-01-09 2014-12-23 International Business Machines Corporation Metal to metal bonding for stacked (3D) integrated circuits
US9941240B2 (en) 2013-07-03 2018-04-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor chip scale package and manufacturing method thereof
US20150279793A1 (en) * 2014-03-27 2015-10-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9793198B2 (en) * 2014-05-12 2017-10-17 Invensas Corporation Conductive connections, structures with such connections, and methods of manufacture

Also Published As

Publication number Publication date
US10332861B2 (en) 2019-06-25
US9786634B2 (en) 2017-10-10
US20170018532A1 (en) 2017-01-19
TW201804883A (zh) 2018-02-01
US20170373043A1 (en) 2017-12-28
TWI608771B (zh) 2017-12-11
TWI643533B (zh) 2018-12-01

Similar Documents

Publication Publication Date Title
CN109196638A (zh) 用于3d集成器件中的互连件的阻挡层
TW200913105A (en) Connecting and bonding adjacent layers with nanostructures
EP1847834B1 (en) Interposer, probe card and method for manufacturing interposer
TW202040764A (zh) 貫通電極基板及其製造方法、以及安裝基板
Keech et al. Fabrication of 3D-IC interposers
TWI608771B (zh) 互連結構及其製造方法
TWI822659B (zh) 用於低溫接合的結構和方法
US9397279B2 (en) Electric conductive heat dissipation substrate
WO2015091673A1 (en) Bonded assemblies with pre-deposited polymer balls on demarcated areas and methods of forming such bonded assemblies
Chen et al. Low cost glass interposer development
JP6490594B2 (ja) ポリマー貫通ビア（ｔｐｖ）及びそのようなビアを製造する方法
JP2012222328A (ja) 配線基板およびその製造方法
US11229090B2 (en) Multilayered nanowire arrays with lateral interposers
US11121061B2 (en) Cooling chip structures having a jet impingement system and assembly having the same
US10660202B1 (en) Carrier structure and manufacturing method thereof
JP2006518553A (ja) 熱相互接続システムの生成方法およびその使用法
Liu et al. A metal oxide adhesion layer prepared with water based coating solution for wet Cu metallization of glass interposer
JP2010519410A (ja) めっきピラーパッケージの形成
US11419217B2 (en) Substrate structures and methods of manufacture
CN110191596A (zh) 一种bga焊接小圆pad的pcb制作方法
KR101232889B1 (ko) 관통형 비아를 구비한 반도체 기판 및 그 제조 방법
Murugesan et al. High-step-coverage Cu-lateral interconnections over 100 µm thick chips on a polymer substrate—an alternative method to wire bonding
JP2016171323A (ja) 配線基板の製造方法
Flemming et al. Cost effective 3D glass microfabrication for advanced electronic packages
Chen et al. 20 ″× 20 ″panel size glass substrate manufacturing for 2.5 D SiP application