TW201635498A - 主動元件陣列基板 - Google Patents

Abstract

一種主動元件陣列基板包含基板本體、畫素電路、平坦層與導體圖案。畫素電路位於基板本體上。平坦層位於基板本體上，並與畫素電路至少部分重疊。平坦層具有溝槽，溝槽位於基板本體之周邊區並圍繞畫素電路。平坦層毗鄰溝槽的至少一側具有截斷結構。導體圖案至少位於部分溝槽中並毗鄰平坦層，且導體圖案具有複數個不連續的片段，兩相鄰之片段之間存在一間隙，此間隙與平坦層之截斷結構相對應。

Description

主動元件陣列基板

本揭露有關於一種主動元件陣列基板。

隨著顯示器技術不斷的開發，因應未來顯示器之需求包括輕薄、堅固、方便攜帶、易讀取資訊及多功能整合等特性，平面顯示器有逐漸取代傳統顯示器的趨勢。結合未來生活情境，對智慧生活型態將強調互動與連結、個人化以及取得資訊之便利性，平面顯示器的各類產品，如筆記型電腦、監視器、顯示器、電視及電子書等，將會越來越廣泛地出現在你我的身旁。

在一般平面顯示器中，平坦層的材質多為有機材料，其具有吸水氣的特性，因此水氣會透過平坦層傳輸進入顯示區，而劣化內部的金屬元件。為了克服這個問題，有些製造商會在平坦層中形成溝槽，以避免水氣透過平坦層進入顯示區。然而，由於溝槽與平坦層之間會產生較大的高低差，因此在後續的製程中，有可能會有金屬殘留在平坦層與溝槽的交界處，這些殘留金屬有可能會與其他電子線路產生電性耦合，進而造成電阻電容負載的問題。(Resistance-Capacitance loading；RC loading)。

因此，如何有效阻隔水氣進入顯示區，又不影響元件的電性特性，在當前仍有卓越成長空間的平面顯示器產業中，是相當重要的課題之一。

本發明之一技術態樣是在提供一種主動元件陣列基板，其在平坦層毗鄰溝槽的至少一側設置截斷結構，藉此截斷可能存在的導體圖案，以避免造成無法忽略的電性問題。

根據本發明一或多個實施方式，一種主動元件陣列基板包含基板本體、畫素電路、平坦層與導體圖案。畫素電路位於基板本體上。平坦層位於基板本體上，並與畫素電路至少部分重疊。平坦層具有溝槽。溝槽位於基板本體之周邊區並圍繞畫素電路。平坦層毗鄰溝槽的至少一側具有截斷結構。導體圖案至少位於部分溝槽中並毗鄰平坦層的該至少一側，且導體圖案具有複數個不連續的片段，兩相鄰之片段之間存在間隙，此間隙與平坦層之截斷結構相對應。

在本發明一或多個實施方式中，上述之截斷結構具有寬度最寬之底部，以及寬度最窄之端部。截斷結構的寬度由底部向端部縮小。

在本發明一或多個實施方式中，上述之截斷結構具有寬度最寬之底部，以及寬度最窄之端部。截斷結構從底部到端部之距離，大於或等於底部之寬度的兩倍。

在本發明一或多個實施方式中，上述之截斷結 構為平坦層的缺口。

在本發明一或多個實施方式中，上述之截斷結構為平坦層的凸出結構。

在本發明一或多個實施方式中，上述之凸出結構連接該溝槽兩側的平坦層，而使得溝槽不連續，並且凸出結構包含至少一孔洞。

在本發明一或多個實施方式中，上述之溝槽包含複數個主孔洞與至少一補強孔洞。主孔洞彼此分開，使得兩相鄰之主孔洞之間存在截斷結構。補強孔洞與主孔洞分開，但至少部分與截斷結構相對，其中凸出結構至少部分介於主孔洞與補強孔洞之間。

在本發明一或多個實施方式中，上述之截斷結構具有呈鋸齒狀的側面。

在本發明一或多個實施方式中，上述之主動元件陣列基板更包含引線。引線電性連接畫素電路，且至少部分位於平坦層與基板本體之間。上述之引線在基板本體上的正投影，與導體圖案在基板本體上的正投影至少部分重疊。

在本發明一或多個實施方式中，上述之畫素電路包含掃描線、資料線、薄膜電晶體與畫素電極。掃描線電性連接引線。薄膜電晶體的閘極電性連接掃描線。薄膜電晶體的源極電性連接資料線。畫素電極電性連接薄膜電晶體的汲極。

在本發明一或多個實施方式中，上述之畫素電路包含掃描線、資料線、薄膜電晶體與畫素電極。資料線電 性連接引線。薄膜電晶體的閘極電性連接掃描線。薄膜電晶體的源極電性連接資料線。畫素電極電性連接薄膜電晶體的汲極。

在本發明一或多個實施方式中，上述之溝槽位於平坦層中，使得平坦層具有毗鄰溝槽的相對兩側。截斷結構的數量為複數個，截斷結構分別位於平坦層毗鄰溝槽的相對兩側。

根據本發明一或多個實施方式，一種主動元件陣列基板包含基板本體、畫素電路與平坦層。基板本體具有顯示區與圍繞顯示區之周邊區。畫素電路位於基板本體之顯示區上。平坦層位於基板本體上，並與畫素電路至少部分重疊。平坦層具有溝槽，位於基板本體之周邊區並圍繞畫素電路。平坦層毗鄰溝槽的至少一側具有截斷結構。截斷結構具有寬度最寬之底部，以及寬度最窄之端部。截斷結構的寬度由底部向端部縮小，且截斷結構從底部到端部之距離，大於或等於底部之寬度的兩倍。

在本發明一或多個實施方式中，上述之截斷結構為平坦層的缺口。

在本發明一或多個實施方式中，上述之截斷結構為平坦層向溝槽凸出的凸出結構。

在本發明一或多個實施方式中，上述之截斷結構具有呈鋸齒狀的側面。

在本發明一或多個實施方式中，上述之溝槽位於平坦層中，使得平坦層具有毗鄰溝槽的相對兩側。截斷結 構的數量為複數個，截斷結構分別位於平坦層毗鄰溝槽的相對兩側。

2-2‧‧‧線段

3-3‧‧‧線段

4-4‧‧‧區域

8-8‧‧‧線段

100‧‧‧主動元件陣列基板

110‧‧‧基板本體

120‧‧‧畫素電路

122‧‧‧掃描線

124‧‧‧資料線

126‧‧‧薄膜電晶體

128‧‧‧畫素電極

130‧‧‧平坦層

132‧‧‧溝槽

133‧‧‧孔洞

133M‧‧‧主孔洞

133S‧‧‧補強孔洞

134‧‧‧截斷結構

135‧‧‧保護層

136‧‧‧側面

138‧‧‧截斷結構

140‧‧‧導體圖案

142‧‧‧片段

150‧‧‧引線

160‧‧‧引線

170‧‧‧遮光金屬層

AR‧‧‧顯示區

B‧‧‧底部

BW‧‧‧寬度

C‧‧‧通道區

D‧‧‧汲極

E‧‧‧距離

G‧‧‧閘極

GD‧‧‧閘極驅動器

GI‧‧‧閘介電層

PR‧‧‧周邊區

S‧‧‧源極

SD‧‧‧源極驅動器

T‧‧‧端部

TH‧‧‧貫孔

第1圖繪示依照本發明一實施方式之主動元件陣列基板的俯視圖。

第2圖繪示沿第1圖之線段2-2的剖面圖。

第3圖繪示沿第1圖之線段3-3的剖面圖。

第4圖繪示第1圖之區域4-4的放大圖。

第5圖繪示依照本發明另一實施方式之主動元件陣列基板的區域放大圖。

第6圖繪示依照本發明再一實施方式之主動元件陣列基板的區域放大圖。

第7圖繪示第1圖之單一畫素電路的俯視圖。

第8圖繪示沿第7圖之線段8-8的剖面圖。

第9圖繪示依照本發明另一實施方式之主動元件陣列基板的區域放大圖。

第10圖繪示依照本發明再一實施方式之主動元件陣列基板的區域放大圖。

以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說 明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

當一元件被稱為在另一元件上時，它可泛指元件直接在另一元件上，或者是有其他元件存在於兩者之間。相對地，當一元件被稱為直接在另一元件上時，它指的是不會有其他元件存在於兩者之間。

第1圖繪示依照本發明一實施方式之主動元件陣列基板100的俯視圖。如第1圖所示，主動元件陣列基板100包含基板本體110、畫素電路120與平坦層130。畫素電路120位於基板本體110上。平坦層130位於基板本體110上，並與畫素電路120至少部分重疊。

由於平坦層130的材質可為有機材料，其具有吸水氣的特性，所以在本實施方式中，平坦層130可具有圍繞畫素電路120的溝槽132。藉由溝槽132的存在，可以阻隔水氣進入而腐蝕畫素電路120。在本實施方式中，上述之基板本體110可區分為顯示區AR與周邊區PR。畫素電路120位於顯示區AR。溝槽132位於周邊區PR，並圍繞畫素電路120所在的顯示區AR，以阻隔水氣進入而腐蝕畫素電路120。

然而，由於平坦層130的厚度較厚，因此平坦層130毗鄰溝槽132的交界處會產生較大的高低差。若後續欲形成其他的導體圖案層，例如在與畫素電路120重疊的位 置欲形成遮光金屬層，則相關的微影製程可能會在平坦層130毗鄰溝槽132的至少一側累積較厚的光阻，使得後續蝕刻製程無法完全去除此處的導體，而讓導體圖案殘留於此處。一旦殘留的導體圖案串連達一定的長度，則可能會導致無法忽略的電性問題。

第2圖繪示沿第1圖之線段2-2的剖面圖。如第2圖所示，由於導體圖案140可能會殘留，並與位於平坦層130下方的引線150至少部分重疊，因此若導體圖案140串連達一定的長度，甚至呈環狀，則可能會導致與下方的引線150電性耦合，使得電阻電容負載(Resistance-Capacitance loading；RC loading)增加，影響畫素電路120的作動。在第1、2圖中，平坦層130下方的引線150可以是電性連接畫素電路120之掃描線與閘極驅動器GD的引線。亦即，第1、2圖的引線150可與畫素電路120的掃描線屬於同一圖案化金屬層，例如第一金屬層。但在其他位置，平坦層130下方的引線也可以是與畫素電路120之資料線電性連接的引線。舉例來說，第3圖繪示沿第1圖之線段3-3的剖面圖。第1、3圖所繪示之平坦層130下方的引線160就是電性連接畫素電路120之資料線與源極驅動器SD的引線。亦即，第1、3圖的引線160可與畫素電路120的資料線屬於同一圖案化金屬層，例如第二金屬層。

更具體地說，上述之引線150、160在基板本體110上的正投影，與導體圖案140在基板本體110上的正投影可至少部分重疊。此外，上述之引線150、160可至少部 分位於平坦層130與基板本體110之間。由於引線150、160與導體圖案140至少部分重疊，因此若導體圖案140達一定的大小，則可能會導致引線150、160的電阻電容負載增加，影響畫素電路120的作動。

為了改善以上的現象，本實施方式係在平坦層130毗鄰溝槽132的側壁設置截斷結構。第4圖繪示第1圖之區域4-4的放大圖。如第4圖所示，本實施方式在平坦層130毗鄰溝槽132的側壁設置截斷結構134。藉由截斷結構134的存在，即便導體圖案140殘留在平坦層130毗鄰溝槽132的側壁，也會被截斷結構134所斷開，而不會串連達一定的長度，造成無法忽略的電性問題。

更具體地說，上述之截斷結構134具有寬度最寬之底部B，以及寬度最窄之端部T。截斷結構134的寬度由底部B向端部T縮小，且截斷結構134從底部B到端部T的距離E，大於或等於底部B之寬度BW的兩倍。由於導體圖案140至少不容易殘留在截斷結構134的端部T，因此即便導體圖案140存在，導體圖案140也至少會在截斷結構134斷開，而不會串連達一定長度，造成無法忽略的電性問題。

也就是說，導體圖案140會斷開成複數個不連續的片段142。兩相鄰之片段142之間存在一間隙，此間隙至少會與截斷結構134相對應。藉由截斷結構134將導體圖案140斷開成複數個不連續的片段142，除了能夠降低引線150、160的電阻電容負載外，還能夠降低靜電荷透過導體圖案140，打傷內部線路的機會。

在本實施方式中，溝槽132位於平坦層130中，使得平坦層130具有毗鄰溝槽132的相對兩側。上述之截斷結構134的數量為複數個。這些截斷結構134可分別位於平坦層130毗鄰溝槽132的相對兩側。應瞭解到，以上截斷結構134的配置僅為例示，而非用以限制本發明，如果實際條件允許，截斷結構134的數量也可以是一個，或是只位於平坦層130毗鄰溝槽132的一側。本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇截斷結構134的配置。

雖然第4圖將截斷結構134繪示為平坦層130的缺口，但此並不限制本發明。在本發明另一實施方式中，上述之截斷結構134亦可為平坦層130向溝槽132凸出的凸出結構(如第5圖所繪示)。本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇截斷結構134的具體實施態樣。

此外，雖然第4、5圖均將截斷結構134的側面繪示為平面，但此並不限制本發明。在本發明再一實施方式中，上述之截斷結構134亦可具有呈鋸齒狀的側面136(如第6圖所繪示)。本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇截斷結構134之側面的形狀。

第7圖繪示第1圖之單一畫素電路120的俯視圖。第8圖繪示沿第7圖之線段8-8的剖面圖。如第7~8圖所示，畫素電路120包含掃描線122、資料線124、薄膜電晶體126與畫素電極128。掃描線122與資料線124交錯。薄膜電晶體126包含閘極G、閘介電層GI、通道區C、源極S與汲 極D。閘極G電性連接掃描線122。閘介電層GI至少介於通道區C與閘極G之間。源極S與汲極D位於通道區C的兩側。源極S電性連接資料線124。平坦層130覆蓋薄膜電晶體126，並具有貫孔TH暴露出汲極D。畫素電極128至少部分位於平坦層130上，並透過貫孔TH電性連接汲極D。

在本實施方式中，平坦層130與畫素電極128之間可具有遮光金屬層170。此遮光金屬層170可遮蔽薄膜電晶體126的通道區C，以避免薄膜電晶體126的通道區C受到環境光照射而產生光致漏電流。第2、3圖的導體圖案140可以與此遮光金屬層170屬於同一圖案化金屬層，例如第三金屬層。但此並不限制本發明，導體圖案140可與任何在平坦層130後形成的導體層屬於同一圖案化導體層。於另一實施方式中，當平坦層130與畫素電極128之間不具有遮光金屬層170時，導體圖案140可能與畫素電極128屬於同一圖案化導體層。

在本實施方式中，平坦層130與薄膜電晶體126之間可選擇性地具有保護層135。此保護層135可覆蓋資料線124、源極S、汲極D、通道區C與第3圖所繪示之引線160，以避免這些元件受到環境因素的影響或污染。上述之保護層135的材質可為無機介電材料，例如氮化矽、氧化矽、氮氧化矽或上述之任意組合。

上述之第一金屬層(例如：掃描線122、閘極G與引線150)、第二金屬層(例如：源極S、汲極D、資料線124與引線160)與第三金屬層(例如：遮光金屬層170與導體圖 案140)的材質可為任何金屬，例如：鈦、鉬、鉻、銥、鋁、銅、銀、金或上述之任意組合，其形成方式可為薄膜、微影及蝕刻製程。更具體地說，本段所述之薄膜製程可為物理氣相沉積法，例如濺鍍法。

上述之閘介電層GI的材質可為任何介電材料，例如：氮化矽、氧化矽、氮氧化矽、氧化石墨烯、氮化石墨烯、氮氧化石墨烯、聚合物材料或上述之任意組合，其形成方式可為薄膜、微影及蝕刻製程。

上述之通道區C的材質可為任何半導體材料，例如：非晶矽、複晶矽、單晶矽、氧化物半導體(oxide semiconductor)、石墨烯或上述之任意組合，其形成方式可為薄膜、微影及蝕刻製程。

上述之畫素電極128的材質可為任何導電材料，例如：氧化銦錫、氧化銦鋅、氧化鋅鋁、石墨烯、奈米碳管或上述任意之組合，其形成方式可為薄膜、微影及蝕刻製程。

上述之平坦層130的材質可為有機材料，例如：丙烯酸類聚合物(acrylic polymer)，其形成方式可為例如旋轉塗佈法。

第9圖繪示依照本發明另一實施方式之主動元件陣列基板的區域放大圖。在第9圖中，平坦層130具有截斷結構138。更具體地說，此截斷結構138為凸出結構並連接溝槽132兩側的平坦層130，而使溝槽132成為非連續溝槽，且截斷結構138可包含至少一孔洞133，且孔洞133不 與溝槽132相連通。

在本實施方式中，雖然導體圖案140有可能會殘留在溝槽132及/或孔洞133中，但由於溝槽132及/或孔洞133被截斷結構138分開，所以溝槽132及/或孔洞133中的導體圖案140將無法串連達一定的大小。在本實施方式中，位於溝槽132及/或孔洞133中的導體圖案140可以被考慮為不連續的片段142，兩相鄰之片段142之間存在一間隙，此間隙會與截斷結構138相對應。在本實施方式中，上述之孔洞133可避免水氣從連接溝槽132兩側的截斷結構138進入畫素電路所在的顯示區，而腐蝕畫素電路。

在其他實施方式中，如第10圖所繪示，溝槽132包含複數主孔洞133M與複數補強孔洞133S，彼此接續排列或交錯排列但不連接，任兩接續排列的主孔洞133M之間具有截斷結構138，且任兩行接續排列的主孔洞133M採交錯排列使得任兩行的截斷結構138成為非直線結構，補強孔洞133S進一步對應截斷結構138設置，用以阻斷水氣直接進入畫素電路，並可避免導體圖案140串聯形成大片導電圖案而影響畫素電路，其中主孔洞133M的寬度大致等於補強孔洞133S的寬度，主孔洞133M的長度大於補強孔洞133S的長度。本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇主孔洞133M與補強孔洞133S的具體實施態樣。

以上各實施方式所提供的主動元件陣列基板100可應用於各種顯示器中，其包含但不限於：電泳顯示器 (Electro-Phoretic Display；EPD)、液晶顯示器(Liquid Crystal Display；LCD)與主動矩陣有機發光二極體顯示器(Active-Matrix Organic Light-Emitting Diode Display；AMOLED Display)。應了解到，以上所舉之主動元件陣列基板100的應用範圍僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要彈性選擇主動元件陣列基板100的應用方式。

綜上所述，本發明上述實施方式之平坦層在毗鄰溝槽的一側設置截斷結構，因此能夠避免因殘留金屬所導致的電性問題。雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

130‧‧‧平坦層

132‧‧‧溝槽

134‧‧‧截斷結構

140‧‧‧導體圖案

142‧‧‧片段

B‧‧‧底部

BW‧‧‧寬度

E‧‧‧距離

T‧‧‧端部

Claims (17)

1. 一種主動元件陣列基板，包含：一基板本體；至少一畫素電路，位於該基板本體上；至少一平坦層，位於該基板本體上，並與該畫素電路至少部分重疊，該平坦層具有一溝槽，該溝槽位於該基板本體之一周邊區並圍繞該至少一畫素電路，該平坦層毗鄰該溝槽的至少一側具有至少一截斷結構；以及一導體圖案，至少位於部分該溝槽中並毗鄰該平坦層的該至少一側，且該導體圖案包含複數個不連續的片段，兩相鄰之該些片段之間存在一間隙，該間隙與該平坦層之該截斷結構相對應。
2. 如申請專利範圍第1項所述之主動元件陣列基板，其中該截斷結構具有寬度最寬之一底部，以及寬度最窄之一端部，該截斷結構的寬度由該底部向該端部縮小。
3. 如申請專利範圍第1項所述之主動元件陣列基板，其中該截斷結構具有寬度最寬之一底部，以及寬度最窄之一端部，其中該截斷結構從該底部到該端部之距離，大於或等於該底部之寬度的兩倍。
4. 如申請專利範圍第1項所述之主動元件陣列基板，其中該截斷結構為該平坦層的至少一缺口。
5. 如申請專利範圍第1項所述之主動元件陣列基板，其中該截斷結構為該平坦層的至少一凸出結構。
6. 如申請專利範圍第5項所述之主動元件陣列基板，其中該凸出結構連接該溝槽兩側的該平坦層，而使得該溝槽不連續，並且該凸出結構包含至少一孔洞。
7. 如申請專利範圍第5項所述之主動元件陣列基板，其中該溝槽包含：複數個主孔洞，該些主孔洞彼此分開，使得兩相鄰之該些主孔洞之間存在該截斷結構；以及至少一補強孔洞，與該些主孔洞分開，但至少部分與該截斷結構相對，其中該凸出結構至少部分介於該些主孔洞與該補強孔洞之間。
8. 如申請專利範圍第1項所述之主動元件陣列基板，其中該截斷結構具有至少一呈鋸齒狀的側面。
9. 如申請專利範圍第1項所述之主動元件陣列基板，更包含：至少一引線，電性連接該畫素電路，該引線至少部分位於該平坦層與該基板本體之間，該引線在該基板本體上的正投影，與該導體圖案在該基板本體上的正投影至少部分重疊。
10. 如申請專利範圍第9項所述之主動元件陣列基板，其中該畫素電路包含：至少一掃描線，電性連接該引線；至少一資料線；至少一薄膜電晶體，該薄膜電晶體的閘極電性連接該掃描線，該薄膜電晶體的源極電性連接該資料線；以及至少一畫素電極，電性連接該薄膜電晶體的汲極。
11. 如申請專利範圍第9項所述之主動元件陣列基板，其中該畫素電路包含：至少一掃描線；至少一資料線，電性連接該引線；至少一薄膜電晶體，該薄膜電晶體的閘極電性連接該掃描線，該薄膜電晶體的源極電性連接該資料線；以及至少一畫素電極，電性連接該薄膜電晶體的汲極。
12. 如申請專利範圍第1項所述之主動元件陣列基板，其中該溝槽位於該平坦層中，使得該平坦層具有毗鄰該溝槽的相對兩側，該截斷結構的數量為複數個，該些截斷結構分別位於該平坦層毗鄰該溝槽的該相對兩側。
13. 一種主動元件陣列基板，包含：一基板本體，具有一顯示區與圍繞該顯示區之一周邊 區；至少一畫素電路，位於該基板本體之該顯示區上；至少一平坦層，位於該基板本體上，並與該畫素電路至少部分重疊，該平坦層具有至少一溝槽，位於該基板本體之該周邊區並圍繞該至少一畫素電路，該平坦層毗鄰該溝槽的至少一側具有至少一截斷結構，該截斷結構具有寬度最寬之一底部，以及寬度最窄之一端部，該截斷結構的寬度由該底部向該端部縮小，且該截斷結構從該底部到該端部之距離，大於或等於該底部之寬度的兩倍。
14. 如申請專利範圍第13項所述之主動元件陣列基板，其中該截斷結構為該平坦層的至少一缺口。
15. 如申請專利範圍第13項所述之主動元件陣列基板，其中該截斷結構為該平坦層向該溝槽凸出的至少一凸出結構。
16. 如申請專利範圍第13項所述之主動元件陣列基板，其中該截斷結構具有至少一呈鋸齒狀的側面。
17. 如申請專利範圍第13項所述之主動元件陣列基板，其中該溝槽位於該平坦層中，使得該平坦層具有毗鄰該溝槽的相對兩側，該截斷結構的數量為複數個，該些截斷結構分別位於該平坦層毗鄰該溝槽的該相對兩側。