KR102564127B1 - 디스플레이 패널 - Google Patents

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Abstract

기판 상에 연속적으로 제 1 차광층, 제 2 차광층, 절연층, 및 게이트 라인을 포함하는 디스플레이 패널이 제공된다. 콘택트 홀은 절연층을 관통하여 반도체층을 노출시킨다. 금속층은 절연층 상에 있고 콘택트 홀을 통해 반도체층에 전기적으로 연결된다. 제 1 차광층은 금속층과 오버랩되고 제 1 방향으로 제 1 폭을 갖는 오버랩 영역을 포함한다. 게이트 라인에 인접한 금속층의 가장자리와 콘택트 홀의 바닥부 사이의 제 1 방향으로의 최소 거리는 제 2 폭으로서 규정된다. 제 1 방향은 게이트 라인의 연장 방향에 실질적으로 수직이고, 제 2 폭에 대한 제 1 폭의 비율은 0.2 내지 0.8 범위 내에 있다.

Description

디스플레이 패널{DISPLAY PANEL}
본 출원은 2015년 4월 15일에 출원된 대만 특허 출원 제 104112025 호의 우선권을 주장하며, 이 대만 특허 출원은 그 전체 내용이 참조로서 본원에 포함된다.
본 개시는 디스플레이 기술에 관한 것이다.
디스플레이 디바이스들[예를 들어, 액정 디스플레이(liquid-crystal display; LCD)들, 활성 매트릭스 유기 발광 디스플레이(active matrix organic light-emitting display; AMOLED)들]은 노트북 컴퓨터들, 개인용 디지털 단말기(personal digital assistant; PDA)들, 전자책들, 프로젝터들, 및 모바일 폰들과 같은 전자 제품들에 널리 이용된다.
디스플레이 패널들은 일반적으로 픽셀 영역 내의 스위칭 엘리먼트로서 박막 트랜지스터(thin film transistor; TFT)들을 이용한다. 추가적으로, 또한 TFT들로 구성되는 상보형 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 회로가 주변 회로(즉, 드라이빙 회로) 영역에 이용될 수 있다. 그러한 엘리먼트들은 사용되는 활성층 재료들에 따라 비정질 실리콘(amorphous silicon; a-Si) TFT들 및 폴리 실리콘(poly-silicon; poly-Si) TFT들로 분류된다. 비정질 실리콘 TFT들과 비교하여, 폴리 실리콘 TFT들은 높은 캐리어 이동도 및 높은 드라이빙 회로 집적도(integration)의 장점들을 갖고, 종종 고속 동작을 필요로 하는 애플리케이션들에 사용된다. 따라서, 저온 폴리 실리콘(low temperature poly-silicon; LTPS)은 디스플레이 기술을 위한 신규 애플리케이션이다.
픽셀 영역의 스위칭 엘리먼트들로서 역할하는 TFT들은 최상부 게이트 구조물 또는 바닥부 게이트 구조물을 가질 수 있다. 디스플레이 패널이 최상부 게이트 구조물을 갖는 TFT들을 갖는 경우, 백라이트 모듈로부터 방출되는 광이 디스플레이 디바이스의 바닥부 기판(예를 들어, TFT 기판)을 통해 게이트 아래의 활성층에 인가되어, 활성층 내에 광 누설 전류를 생성한다. 이 문제를 다루기 위해, 활성층 아래에 차광층(light-shielding layer)이 배치된다. 그러나, 그러한 차광층은 백라이트 모듈로부터의 산란광(scattering light)을 효과적으로 차단할 수 없고, 따라서 TFT들의 전자 특성들이 유지될 수 없다.
따라서, 게이트 아래의 활성층에 인가되는 광을 효과적으로 차단할 수 있는 디스플레이 패널을 개발함으로써 TFT들의 전자 특성들을 향상시키거나 또는 유지할 필요가 있다.
예시적인 실시예의 디스플레이 패널은 기판; 기판 상의 제 1 차광층; 제 1 차광층 상의 반도체층; 반도체층 상의 절연층; 절연층 상의 게이트 라인; 절연층을 관통하여 반도체층을 노출시키는 콘택트 홀; 및 절연층 상에 있고 콘택트 홀을 통해 반도체층에 전기적으로 연결되는 금속층을 포함한다. 제 1 차광층은 금속층과 오버랩되는 오버랩 영역을 포함하고, 오버랩 영역은 제 1 방향으로 제 1 폭을 가지며, 게이트 라인에 인접한 금속층의 가장자리와 콘택트 홀의 바닥부 사이의 제 1 방향으로의 최소 거리는 제 2 폭으로서 규정된다. 제 1 방향은 게이트 라인의 연장 방향에 실질적으로 수직이고, 제 2 폭에 대한 제 1 폭의 비율은 0.2 내지 0.8 범위 내에 있다.
또 다른 예시적인 실시예의 디스플레이 패널은 기판; 기판 상의 제 1 차광층; 제 1 차광층 상의 반도체층; 반도체층 상의 절연층; 절연층 상에 있고 반도체층과 오버랩되는 돌출 부분 - 돌출 부분은 게이트 라인의 연장 방향에 실질적으로 수직인 제 1 방향으로 연장됨 - 을 갖는 게이트 라인; 절연층을 관통하여 반도체층을 노출시키는 콘택트 홀; 및 절연층 상에 있고 콘택트 홀을 통해 반도체층에 전기적으로 연결되는 금속층을 포함한다. 제 1 차광층은 금속층과 오버랩되는 오버랩 영역을 포함하고, 오버랩 영역은 제 2 방향으로 제 1 폭을 가지며, 돌출 부분에 인접한 금속층의 가장자리와 콘택트 홀의 바닥부 사이의 제 2 방향으로의 최소 거리는 제 2 폭으로서 규정된다. 제 2 방향은 게이트 라인의 연장 방향과 실질적으로 평행하고, 제 2 폭에 대한 제 1 폭의 비율은 0.2 내지 0.8 범위 내에 있다.
예시적인 실시예의 디스플레이 디바이스는 기판; 기판 상의 제 1 차광층; 제 1 차광층 상의 반도체층; 반도체층 상의 절연층; 절연층 상의 게이트 라인; 절연층을 관통하여 반도체층을 노출시키는 콘택트 홀; 및 절연층 상에 있고 콘택트 홀을 통해 반도체층에 전기적으로 연결되는 금속층을 포함하는 디스플레이 패널을 포함한다. 제 1 차광층은 금속층과 오버랩되는 오버랩 영역을 포함하고, 오버랩 영역은 제 1 방향으로 제 1 폭을 가지며, 게이트 라인에 인접한 금속층의 가장자리와 콘택트 홀의 바닥부 사이의 제 1 방향으로의 최소 거리는 제 2 폭으로서 규정된다. 제 1 방향은 게이트 라인의 연장 방향에 실질적으로 수직이고, 제 2 폭에 대한 제 1 폭의 비율은 0.2 내지 0.8 범위 내에 있다. 디스플레이 디바이스는 디스플레이에 패널에 대향하여 배치되는 백라이트 모듈을 더 포함한다.
본 개시는 첨부된 도면들을 참조하면서 이후의 상세한 설명과 예시들을 읽음으로써 보다 완전하게 이해될 수 있다.
도 1은 예시적인 실시예에 따른 디스플레이 패널의 픽셀 유닛의 평면도이다.
도 2는 도 1에 도시된 라인(2-2')을 따른 단면도이다.
도 3A는 예시적인 실시예에 따른 디스플레이 패널의 픽셀 유닛의 저면도이다.
도 3B는 예시적인 실시예에 따른 디스플레이 패널의 픽셀 유닛의 저면도이다.
도 4는 예시적인 실시예에 따른 디스플레이 패널의 픽셀 유닛의 저면도이다.
도 5는 예시적인 실시예에 따른 디스플레이 패널의 단면도이다.
도 6은 예시적은 실시예에 따른 디스플레이 디바이스의 블록도이다.
이어지는 설명은 본 개시의 제조 프로세스 및 목적을 망라한다. 이 설명이 본 개시의 제조 프로세스 및 사용을 예시하는 목적을 위해 제공되며 제한적인 의미로 받아들여지지 않아야 한다는 점이 이해되어야 한다. 도면들 또는 개시에서, 동일하거나 유사한 엘리먼트들은 동일하거나 유사한 심볼들에 의해 표시되거나 라벨링된다. 게다가, 도면들에 도시된 엘리먼트들의 형상들 또는 두께들은 단순화 및 편의를 위해 확대될 수 있다. 추가적으로, 본 기술분야에 잘 알려진 통상적인 엘리먼트들은 도면들에 도시되지 않거나 개시에서 설명되지 않는다.
도 1은 예시적인 실시예에 따른 디스플레이 패널의 픽셀 유닛(10)의 평면도를 예시하고, 도 2는 도 1에 도시된 라인(2-2')을 따른 단면을 예시한다. 일 실시예에서, 픽셀 유닛(10)은 LCD 패널 내에 구현될 수 있다. 픽셀 유닛(10)은 기판(100), 제 1 차광층(102a) 및 제 2 차광층(102b), 반도체층(106), 절연층(108), 콘택트 홀(113), 한 쌍의 게이트 라인들(110), 한 쌍의 데이터 라인들(114a), 및 금속층(114b)을 포함한다. 기판(100)은 게이트 라인들(110)의 쌍 및 데이터 라인들(114a)의 쌍에 의해 규정되는 픽셀 영역(P)을 포함한다. 본원에서, 도면을 단순화하기 위해, 데이터 라인들(114a)의 쌍 및 하나의 게이트 라인(110)만이 도 1에 도시된다. 게다가, 기판(100)은 유리, 수정 또는 플라스틱과 같은 투명 재료로 이루어질 수 있고, 디스플레이 패널용 TFT 기판으로서 역할할 수 있다.
제 1 차광층(102a) 및 제 2 차광층(102b)(도 2에서는 도시 생략)은 기판(100) 상에 배치되고, 제 1 차광층(102a)은 게이트 라인(110)과 오버랩되는 오버랩 영역을 포함하며, 제 2 차광층(102b)은 데이터 라인(114a)과 게이트 라인(110)의 교차 영역과 오버랩되는 부분을 포함한다. 실시예에서, 제 1 차광층(102a) 및 제 2 차광층(102b)은 디스플레이 패널의 백라이트 모듈(도시 생략)로부터의 광을 차단하는데 이용되고, 금속 재료들 또는 다른 불투명 비금속 재료들로 이루어질 수 있다.
실시예에서, 픽셀 유닛(10)은, 기판(100) 상에 배치되고 제 1 차광층(102a) 및 제 2 차광층(102b)을 커버하는 버퍼층(104)(도 1에서는 도시 생략)을 더 포함한다. 실시예에서, 버퍼층(104)은 단일층 또는 다중층 구조물일 수 있고, 실리콘 산화물, 실리콘 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다.
반도체층(106)은 TFT의 활성층[즉, 픽셀 유닛(10)의 스위칭 엘리먼트]으로서 역할하도록 버퍼층(104) 상에 배치된다. 게다가, 반도체층(106)은 제 1 차광층(102a)과 오버랩되는 부분 및 제 2 차광층(102b)과 오버랩되는 다른 부분을 포함한다. 일 실시예에서, 반도체층(106)은 LTPS를 포함할 수 있다.
절연층(108)은, TFT의 게이트 유전체층으로서 역할하도록 버퍼층(104) 상에 배치되고 반도체층(106)을 커버한다. 실시예에서, 절연층(108)은 단일층 또는 다중층 구조물일 수 있고, 실리콘 산화물, 실리콘 질화물, 산화질화물, 하프늄 산화질화물(hafnium oxynitride; HfON) 또는 이들의 조합을 포함할 수 있다.
게이트 라인(110)은 TFT의 게이트 전극으로서 역할하도록 절연층(108) 상에 배치된다. 게다가, 게이트 라인(110)은 반도체층(106) 및 제 1 차광층(102a)과 오버랩되는 부분 및 반도체층(106) 및 제 2 차광층(102b)과 오버랩되는 다른 부분을 포함한다. 일 실시예에서, 게이트 라인(110)은 (몰리브데늄, 알루미늄, 구리, 티타늄 또는 이들의 조합과 같은) 금속 재료들 또는 다른 적절한 전극 재료들로 이루어질 수 있다.
실시예에서, 픽셀 유닛(10)은, 절연층(108) 상에 배치되고 게이트 라인(110)을 커버하는 층간 유전체(interlayer dielectric; ILD)층(112)(도 1에서는 도시 생략)을 더 포함한다. 실시예에서, 콘택트 홀(113)은 ILD층(112) 및 절연층(108)을 관통하여 반도체층(106)을 노출시킨다. 게다가, 실시예에서, ILD층(112)은 단일층 또는 다중층 구조물일 수 있고, 실리콘 산화물, 실리콘 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다.
각각의 데이터 라인(114a)이 각각의 게이트 라인(110)과 교차하는 영역을 포함하도록, 각각의 데이터 라인(114a)은 ILD층(112) 상에 그리고 게이트 라인(110) 위에 배치된다. 게다가, 제 2 차광층(102b)은, 도 1에 도시된 바와 같이 데이터 라인들(114a)의 쌍 중 하나와 게이트 라인(110)의 교차점과 오버랩되는 부분을 포함한다.
금속층(114b)이 콘택트 홀(113)을 관통하고 콘택트 홀(113)로부터 노출되는 반도체층(106)에 전기적으로 연결되도록, 금속층(114b)은 ILD층(112) 상에 그리고 절연층(108) 위에 배치되고, 콘택트 홀(113)의 측벽들 및 바닥부를 따라 컨포멀하게(conformably) 연장된다. 일 실시예에서, 금속층(114b) 및 데이터 라인들(114a)은, 예를 들어 몰리브데늄 알루미늄, 구리, 티타늄 또는 이들의 조합을 포함하는 동일한 재료층에 의해 형성된다.
실시예에서, 도 1 및 도 2에 도시된 바와 같이, 제 1 차광층(102a)은 금속층(114b)과 오버랩되는 오버랩 영역을 포함한다. 오버랩 영역은 제 1 차광층(102a)이 백라이트 모듈(도시 생략)로부터 반도체층(106)에 인가되는 산란광을 차단함으로써 반도체층(106) 상에 인가되는 산란광으로 인해 반도체층(106)에 발생되는 광 누설 전류를 경감시키거나 또는 감소시키는데 유용하다. 그러나, 오버랩 영역이 너무 작을 때, 금속층(114b)은 제 1 차광층(102a)이 백라이트 모듈로부터 반도체층(106)에 인가되는 산란광을 효과적으로 차단하는 것을 지원할 수 없다. 반대로, 오버랩 영역이 너무 클 때, 과도한 기생 용량을 초래할 수 있다.
따라서, 실시예에서, 도 1에 도시된 바와 같이, 금속층(114b)은 게이트 라인(110)의 가장자리(110')에 인접한 가장자리(114')를 갖는다. 게다가, 오버랩 영역은 [게이트 라인(110)의 연장 방향 - 연장 방향은 제 2 방향(D2)과 실질적으로 평행함 - 에 실질적으로 수직인] 제 1 방향(D1)으로 제 1 폭(A)을 갖고, 금속층(114b)의 가장자리(114')와 콘택트 홀(113)의 바닥부 사이의 제 1 방향(D1)으로의 최소 거리는 제 2 폭(B)으로서 규정된다. 제 2 폭(B)에 대한 제 1 폭(A)의 비율은 0.2 내지 0.8 사이의 범위 내에 있다.
실시예에서, 픽셀 유닛(10)은 평탄화층(116) 및 콘택트 홀(117)(도 1에서는 도시 생략)을 더 포함한다. 평탄화층(116)은 ILD층(112) 상에 배치되고, 데이터 라인들(114a) 및 금속층(114b)을 커버하며, 콘택트 홀(113) 내에 채워진다. 게다가, 콘택트 홀(117)은 평탄화층(116)을 관통하여 금속층(114b)을 노출시킨다. 일 실시예에서, 평탄화층(116)은 퍼플루오로알콕시(perfluoroalkoxy; PFA) 폴리머 수지와 같은 절연 재료를 포함할 수 있다.
실시예에서, 픽셀 유닛(10)은 하부 투명 전극(118), 상부 투명 전극(124), 및 투명 전극들(118 및 124) 사이의 패시베이션층(120)(도 1에서는 도시 생략)을 더 포함한다. 실시예에서, 하부 투명 전극(118)은 픽셀 유닛(10)의 공통 전극으로서 역할하도록 평탄화층(116) 상에 배치된다. 게다가, 패시베이션층(120)은 평탄화층(116) 상에 배치되고 하부 투명 전극(118) 및 콘택트 홀(117)의 측벽들을 커버하여, 금속층(114b)을 노출시키고 콘택트 홀(117) 내에 있는 콘택트 홀(121)을 형성한다. 상부 투명 전극(124)은 패시베이션층(120) 상에 배치되고, 콘택트 홀(121)에 의해 콘택트 홀(121)의 바닥부로부터 노출되는 금속층(114b)에 전기적으로 연결되며, 패시베이션층(120)에 의해 하부 투명 전극(118)으로부터 전기적으로 격리된다. 상부 투명 전극(124)은 픽셀 유닛(10)의 픽셀 전극으로서 역할한다. 실시예에서, 하부 투명 전극(118) 및 상부 투명 전극(124)은 투명 도전성 재료들[예를 들어, 인듐 주석 산화물(indium tin oxide; ITO) 또는 인듐 아연 산화물(indium zinc oxide; IZO)]로 이루어질 수 있다. 게다가, 패시베이션층(120)은 실리콘 질화물로 이루어질 수 있다.
또 다른 실시예에서, 하부 투명 전극(118)은 콘택트 홀(117)에 의해 콘택트 홀(117)의 바닥부로부터 노출되는 금속층(114b)에 전기적으로 연결될 평탄화층(116) 상에 배치됨으로써 픽셀 유닛(10)의 픽셀 전극으로서 역할한다. 게다가, 패시베이션층(120)은 하부 투명 전극(118)을 커버한다. 상부 투명 전극(124)은 픽셀 유닛(10)의 공통 전극으로서 역할하도록 패시베이션층(120) 상에 배치되고, 패시베이션층(120)에 의해 하부 투명 전극(118)으로부터 전기적으로 격리된다.
예시적인 실시예에 따른 디스플레이 패널의 픽셀 유닛의 저면도를 예시하는 도 3A를 참조하면, 도 1의 엘리먼트들과 동일한 도 3A의 엘리먼트들은 도 1과 동일한 참조 번호들로 라벨링되고 간략화를 위해 다시 설명되지 않는다. 실시예에서, 픽셀 유닛(10')의 구조물은 도 1에 도시된 픽셀 유닛(10)의 구조물과 유사하다. 차이점은 단지 픽셀 유닛(10')의 제 1 차광층(102a)이 서로 대향하여 배치되는 2개의 리세싱된 가장자리들을 가짐으로써 제 1 차광층(102a)의 면적을 감소시킨 점이다. 예를 들어, 제 1 차광층(102a)은 게이트 라인(110)과 오버랩되는 오버랩 영역을 갖는다. 오버랩 영역은 게이트 라인(110)의 양 가장자리들(opposing edges)(110')과 오버랩되는 2개의 오버랩 라인 세그먼트들(111a')(점선들로 표시됨) 및 2개의 오버랩 라인 세그먼트들(111a') 사이의 제 1 중앙 영역(111a)을 포함한다. 제 1 차광층(102a)의 2개의 오버랩 라인 세그먼트들(111a') 중 하나는 제 2 방향(D2)으로 제 1 길이(L1)를 갖고, 제 1 중앙 영역(111a)은 제 2 방향(D2)으로 제 2 길이(L2)를 가지며, 제 1 길이(L1)는 제 2 길이(L2)보다 길다. 그 결과로서, 제 1 차광층(102a)과 게이트 라인(110) 사이의 기생 용량이 효과적으로 감소될 수 있다. 또 다른 실시예에서, 제 2 차광층(102b)(도시 생략)은 제 1 차광층(102a)의 윤곽과 동일하거나 또는 유사한 윤곽을 가질 수 있다.
예시적인 실시예에 따른 디스플레이 패널의 픽셀 유닛의 저면도를 예시하는 도 3B를 참조하면, 도 1의 엘리먼트들과 동일한 도 3B의 엘리먼트들은 도 1과 동일한 참조 번호들로 라벨링되고 간략화를 위해 다시 설명되지 않는다. 실시예에서, 픽셀 유닛(10'')의 구조물은 도 1에 도시된 픽셀 유닛(10)의 구조물과 유사하다. 차이점은 단지 픽셀 유닛(10'')의 제 1 차광층(102a)이 서로 대향하여 배치되는 2개의 리세싱된 가장자리들을 가짐으로써 제 1 차광층(102a)의 면적을 감소시킨 점이다. 예를 들어, 제 1 차광층(102a)은 반도체층(106)과 오버랩되는 오버랩 영역을 갖는다. 오버랩 영역은 반도체층(106)의 양 가장자리들(106')과 오버랩되는 2개의 오버랩 라인 세그먼트들(111b')(점선들로 표시됨) 및 2개의 오버랩 라인 세그먼트들(111b') 사이의 제 2 중앙 영역(111b)을 포함한다. 제 1 차광층(102a)의 2개의 오버랩 라인 세그먼트들(111b') 중 하나는 제 1 방향(D1)으로 제 3 길이(L3)를 갖고, 제 2 중앙 영역(111b)은 제 1 방향(D1)으로 제 4 길이(L4)를 가지며, 제 3 길이(L3)는 제 4 길이(L4)보다 길다. 그 결과로서, 제 1 차광층(102a)과 반도체층(106) 사이의 기생 용량이 효과적으로 감소될 수 있다. 또 다른 실시예에서, 제 2 차광층(102b)(도시 생략)은 제 1 차광층(102a)의 윤곽과 동일하거나 또는 유사한 윤곽을 가질 수 있다.
도 1의 픽셀 유닛(10)에서, 제 1 차광층(102a) 및/또는 제 2 차광층(102b)이 (도 3A에 도시된 바와 같은) 오버랩 라인 세그먼트들(111a') 및 제 1 중앙 영역(111a)을 포함할 수 있고, (도 3B에 도시된 바와 같은) 오버랩 라인 세그먼트들(111b') 및 제 2 중앙 영역(111b)을 포함할 수 있으며, 제 1 길이(L1)가 제 2 길이(L2)보다 길고, 제 3 길이(L3)가 제 4 길이(L4)보다 길다는 점이 이해되어야 한다.
예시적인 실시예에 따른 디스플레이 패널의 픽셀 유닛의 저면도를 예시하는 도 4를 참조하면, 도 1의 엘리먼트들과 동일한 도 4의 엘리먼트들은 도 1과 동일한 참조 번호들로 라벨링되고 간략화를 위해 다시 설명되지 않는다. 실시예에서, 픽셀 유닛(20)의 구조물은 도 1에 도시된 픽셀 유닛(10)의 구조물과 유사하다. 픽셀 유닛(20)은 기판, 제 1 차광층(202a) 및 제 2 차광층(202b), 반도체층(206), 절연층(108), 콘택트 홀(113), 한 쌍의 게이트 라인들(210), 한 쌍의 데이터 라인들(114a), 및 금속층(114c)을 포함한다. 기판(도시 생략)은 게이트 라인들(210)의 쌍 및 데이터 라인들(114a)의 쌍에 의해 규정되는 픽셀 영역(P)을 포함한다. 본원에서, 도면을 단순화하기 위해, 데이터 라인들(114a)의 쌍 및 하나의 게이트 라인(210)만이 도 4에 도시된다.
실시예에서, 도 1의 게이트 라인(110)과 달리, 게이트 라인(210)은 돌출 부분(220)("게이트 전극"으로도 칭해짐)을 포함한다. 돌출 부분(220)은 제 1 방향(D1)을 따라[즉, 게이트 라인(210)의 연장 방향에 수직으로] 연장된다.
게다가, 도 4에 도시된 바와 같이, 제 1 차광층(202a)은 돌출 부분(220)과 오버랩되는 부분을 포함하고, 금속층(114c)과 오버랩되는 오버랩 영역을 포함한다. 유사하게, 오버랩 영역은 제 1 차광층(202a)이 백라이트 모듈(도시 생략)로부터 반도체층(206)에 인가되는 산란광을 차단함으로써 반도체층(206) 상에 인가되는 산란광으로 인해 반도체층(106)에 발생되는 광 누설 전류를 경감시키거나 또는 감소시키는데 유용하다. 실시예에서, 금속층(114c)은 돌출 부분(220)의 가장자리(220')에 인접한 가장자리(214')를 포함한다. 게다가, 오버랩 영역은 제 2 방향(D2)[즉, 게이트 라인(210)의 연장 방향과 평행]으로 제 1 폭(C)을 갖고, 금속층(114c)의 가장자리(214')와 콘택트 홀(113)의 바닥부 사이의 제 2 방향(D2)으로의 최소 거리는 제 2 폭(D)으로서 규정된다. 제 2 폭(D)에 대한 제 1 폭(C)의 비율은 0.2 내지 0.8 사이의 범위 내에 있다.
실시예에서, 제 2 차광층(202b)은 데이터 라인(114a) 및 게이트 라인(210)의 영역과 오버랩되는 부분을 포함한다. 도 1의 제 1 및 제 2 차광층들(102a 및 102b)과 달리, 제 1 차광층(202a)은 반도체층(206)과 오버랩되는 제 1 원호형 가장자리(arc-edge)(203)를 포함하고, 제 2 차광층(202b)은 반도체층(206)과 오버랩되는 제 2 원호형 가장자리(204)를 포함한다. 제 1 원호형 가장자리(203)는 제 2 원호형 가장자리(204)에 인접해 있다. 제 1 및 제 2 차광층들(202a 및 202b)이 각각 제 1 원호형 가장자리(203) 및 제 2 원호형 가장자리(204)를 포함하기 때문에, 제 1 및 제 2 차광층들(202a 및 202b) 사이의 거리가 감소될 수 있으므로, 픽셀 유닛(20)의 개구비(aperture ratio)를 증가시킨다.
픽셀 유닛들(20)의 구조물이 도 2에 도시된 바와 같은 픽셀 유닛(10)의 엘리먼트들과 유사한 버퍼층(104), 절연층(108), ILD층(112), 평탄화층(116), 콘택트 홀들(117 및 121), 하부 투명 전극(118), 패시베이션층(120), 및 상부 투명 전극(124)을 포함할 수 있으며, 이 엘리먼트들이 간략화를 위해 여기서 다시 설명되지 않는다는 점이 이해되어야 한다.
예시적인 실시예에 따른 디스플레이 패널의 단면을 예시하는 도 5를 참조하면, 도 1 또는 도 2의 엘리먼트들과 동일한 도 5의 엘리먼트들은 도 1 또는 도 2와 동일한 참조 번호들로 라벨링되고 간략화를 위해 다시 설명되지 않는다. 실시예에서, 디스플레이 패널(52)은 (도 2에 도시된 바와 같은) 픽셀 유닛(10)의 구조물과 동일한 구조물을 갖는 픽셀 유닛 상에 배치되는 액정층을 더 포함한다. 게다가, 제 2 기판(128)은 액정층(126)이 기판(100)과 제 2 기판(128) 사이에 개재되도록 기판(100)에 대향한다. 기판(128)은 유리, 수정 또는 플라스틱과 같은 투명 재료로 이루어질 수 있고, 디스플레이 패널용 컬러 필터(color filter; CF) 기판으로서 역할할 수 있다. 몇몇 실시예에서, 액정층(126) 및 그 위에 있는 기판(128)은 (도 3A, 도 3B, 및 도 4에 각각 도시된 바와 같은) 픽셀 유닛(10', 10'', 및 20) 중 하나의 구조물과 동일한 구조물을 갖는 픽셀 유닛 상에 배치될 수 있다.
예시적인 실시예에 따른 디스플레이 디바이스의 블록도를 예시하는 도 6을 참조한다. 실시예에서, 디스플레이 디바이스(50)는 위에서 언급된 디스플레이 패널(52) 및 백라이트 모듈(54)을 포함할 수 있다. 실시예에서, 백라이트 모듈(54)은 디스플레이 패널(52)에 대향하여 배치된다. 예를 들어, 백라이트 모듈(54)은 디스플레이 패널(52)의 기판(100) 아래에 배치된다.
이전의 실시예들에 따르면, 디스플레이 패널용 픽셀 유닛 내에 금속층과 제 1 차광층 사이의 적절한 오버랩 영역이 있기 때문에, 백라이트 모듈로부터 반도체층 상에 인가되는 산란광이 과도한 기생 용량을 발생시키지 않고 효과적으로 차단될 수 있으므로, 광 누설 전류를 경감시키거나 또는 감소시킨다. 게다가, 제 1 차광층 및/또는 제 2 차광층이 서로 대향하는 적어도 2개의 리세스 가장자리들을 포함하기 때문에, 차광층과 게이트 라인 사이 및/또는 차광층과 반도체층 사이의 기생 용량이 더욱 감소될 수 있다. 추가적으로, 게이트 라인이 돌출 부분을 갖는 경우, 제 1 및 제 2 차광층들이 서로 근접하고 대향하는 원호형 가장자리들을 포함하기 때문에, 제 1 및 제 2 차광층들 사이의 거리가 감소될 수 있으므로, 픽셀 유닛의 개구비를 증가시킨다.
본 발명을 예시를 통해 바람직한 실시예의 측면들에서 설명해 왔지만, 본 발명은 설명 내용으로 제한되지 않음을 이해하여야 한다. 이와는 달리, 본 발명은 (본 발명분야의 당업자에게 자명할) 다양한 수정들과 유사한 배열들을 커버하도록 의도된 것이다. 그러므로, 첨부된 청구항들의 범위는 이러한 수정들과 유사 배열들을 모두 망라하도록 광범위한 해석을 용인해야 한다.

Claims (15)

  1. 디스플레이 패널에 있어서,
    기판;
    상기 기판 상의 제 1 차광층(light-shielding layer);
    상기 제 1 차광층 상의 반도체층;
    상기 반도체층 상의 절연층;
    상기 절연층 상에 있고 제 1 방향을 따라 실질적으로 연장되는 게이트 라인;
    상기 게이트 라인 상에 있고 상기 반도체층과 오버랩되는 데이터 라인;
    상기 절연층을 관통하여 상기 반도체층을 노출시키는 콘택트 홀; 및
    상기 절연층 상에 있고 상기 콘택트 홀을 통해 상기 반도체층에 전기적으로 연결되는 금속층
    을 포함하고,
    상기 제 1 방향으로의 상기 제 1 차광층과 상기 데이터 라인 사이의 최소 거리는 제 1 거리로서 규정되고, 상기 제 1 방향으로의 상기 금속층과 상기 데이터 라인 사이의 최소 거리는 제 2 거리로서 규정되며, 상기 제 1 거리는 상기 제2 거리보다 큰 것인 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 제 1 차광층은 상기 게이트 라인과 오버랩되는 제 2 오버랩 영역을 포함하고, 상기 제 2 오버랩 영역은, 상기 게이트 라인의 양 가장자리들(opposing edges)과 오버랩되는 2개의 오버랩 라인 세그먼트들 및 상기 오버랩 라인 세그먼트들 사이의 제 1 중앙 영역을 포함하며, 상기 제 1 차광층의 오버랩 라인 세그먼트들 중 하나는 제 2 방향으로 제 1 길이를 갖고, 상기 제 1 중앙 영역은 상기 제 2 방향으로 제 2 길이를 가지며,
    상기 제 2 방향은 상기 게이트 라인의 연장 방향과 실질적으로 평행하고, 상기 제 1 길이는 상기 제 2 길이보다 긴 것인 디스플레이 패널.
  3. 제 1 항에 있어서,
    상기 제 1 차광층은 상기 반도체층과 오버랩되는 제 3 오버랩 영역을 포함하고, 상기 제 3 오버랩 영역은, 상기 반도체층의 양 가장자리들과 오버랩되는 2개의 오버랩 라인 세그먼트들 및 상기 오버랩 라인 세그먼트들 사이의 제 2 중앙 영역을 포함하며, 상기 제 1 차광층의 오버랩 라인 세그먼트들 중 하나는 상기 제 1 방향으로 제 3 길이를 갖고, 상기 제 2 중앙 영역은 상기 제 1 방향으로 제 4 길이를 가지며,
    상기 제 3 길이는 상기 제 4 길이보다 긴 것인 디스플레이 패널.
  4. 제 1 항에 있어서, 상기 기판과 상기 반도체층 사이에 있고, 상기 반도체층과 상기 게이트 라인의 교차 영역과 오버랩되는 부분을 갖는 제 2 차광층을 더 포함하는 디스플레이 패널.
  5. 제 1 항에 있어서, 상기 제 1 차광층과 상기 반도체층 사이의 버퍼층을 더 포함하는 디스플레이 패널.
  6. 제 1 항에 있어서,
    상기 기판에 대향하는 제 2 기판; 및
    상기 기판과 상기 제 2 기판 사이에 개재되는 액정층
    을 더 포함하고, 상기 액정층은 상기 금속층 위에 배치되는 것인 디스플레이 패널.
  7. 디스플레이 패널에 있어서,
    기판;
    상기 기판 상의 제 1 차광층;
    상기 제 1 차광층 상의 반도체층;
    상기 반도체층 상의 절연층;
    상기 절연층 상에 있고 상기 반도체층과 오버랩되는 돌출 부분 - 상기 돌출 부분은 게이트 라인의 연장 방향에 실질적으로 수직인 제 1 방향으로 연장됨 - 을 갖는 상기 게이트 라인;
    상기 절연층을 관통하여 상기 반도체층을 노출시키는 콘택트 홀; 및
    상기 절연층 상에 있고 상기 콘택트 홀을 통해 상기 반도체층에 전기적으로 연결되는 금속층
    을 포함하고,
    상기 제 1 차광층은 상기 금속층과 오버랩되는 오버랩 영역을 포함하며, 상기 오버랩 영역은 제 2 방향으로 제 1 폭을 갖고, 상기 돌출 부분에 인접한 상기 금속층의 가장자리와 상기 콘택트 홀의 바닥부 사이의 상기 제 2 방향으로의 최소 거리가 제 2 폭으로서 규정되고,
    상기 제 2 방향은 상기 게이트 라인의 연장 방향과 실질적으로 평행하고, 상기 제 2 폭에 대한 상기 제 1 폭의 비율은 0.2 내지 0.8 범위 내에 있으며,
    상기 제 1 차광층은 상기 반도체층과 오버랩되는 제 1 원호형 가장자리(arc-edge)를 포함하는 것인 디스플레이 패널.
  8. 제 7 항에 있어서, 상기 기판과 상기 반도체층 사이의 제 2 차광층을 더 포함하고, 상기 제 2 차광층은 상기 반도체층과 오버랩되는 제 2 원호형 가장자리를 포함하고, 상기 제 1 원호형 가장자리는 상기 제 2 원호형 가장자리에 근접해 있는 것인 디스플레이 패널.
  9. 제 8 항에 있어서, 상기 제 1 차광층은 상기 반도체층과 상기 게이트 라인의 교차 영역과 오버랩되는 부분을 포함하는 것인 디스플레이 패널.
  10. 제 9 항에 있어서, 상기 제 1 차광층은 상기 돌출 부분과 오버랩되는 부분을 포함하고, 상기 제 2 차광층은 상기 반도체층과 상기 게이트 라인의 또 다른 교차 영역과 오버랩되는 부분을 포함하는 것인 디스플레이 패널.
  11. 제 7 항에 있어서, 상기 제 1 차광층과 상기 반도체층 사이의 버퍼층을 더 포함하는 디스플레이 패널.
  12. 제 7 항에 있어서,
    상기 기판에 대향하는 제 2 기판; 및
    상기 기판과 상기 제 2 기판 사이에 개재되는 액정층
    을 더 포함하고, 상기 액정층은 상기 금속층 위에 배치되는 것인 디스플레이 패널.
  13. 디스플레이 디바이스에 있어서,
    디스플레이 패널; 및
    상기 디스플레이 패널에 대향하여 배치되는 백라이트 모듈
    을 포함하고, 상기 디스플레이 패널은,
    기판;
    상기 기판 상의 제 1 차광층;
    상기 제 1 차광층 상의 반도체층;
    상기 반도체층 상의 절연층;
    상기 절연층 상에 있고 제 1 방향을 따라 실질적으로 연장되는 게이트 라인;
    상기 게이트 라인 상에 있고 상기 반도체층과 오버랩되는 데이터 라인;
    상기 절연층을 관통하여 상기 반도체층을 노출시키는 콘택트 홀; 및
    상기 절연층 상에 있고 상기 콘택트 홀을 통해 상기 반도체층에 전기적으로 연결되는 금속층
    을 포함하고,
    상기 제 1 방향으로의 상기 제 1 차광층과 상기 데이터 라인 사이의 최소 거리는 제 1 거리로서 규정되고, 상기 제 1 방향으로의 상기 금속층과 상기 데이터 라인 사이의 최소 거리는 제 2 거리로서 규정되며, 상기 제 1 거리는 상기 제2 거리보다 큰 것인 디스플레이 디바이스.
  14. 제 13 항에 있어서,
    상기 제 1 차광층은 상기 게이트 라인과 오버랩되는 제 2 오버랩 영역을 포함하고, 상기 제 2 오버랩 영역은, 상기 게이트 라인의 양 가장자리들과 오버랩되는 2개의 오버랩 라인 세그먼트들 및 상기 오버랩 라인 세그먼트들 사이의 제 1 중앙 영역을 포함하며, 상기 제 1 차광층의 오버랩 라인 세그먼트들 중 하나는 제 2 방향으로 제 1 길이를 갖고, 상기 제 1 중앙 영역은 상기 제 2 방향으로 제 2 길이를 가지며,
    상기 제 2 방향은 상기 게이트 라인의 연장 방향과 실질적으로 평행하고, 상기 제 1 길이는 상기 제 2 길이보다 긴 것인 디스플레이 디바이스.
  15. 제 13 항에 있어서,
    상기 제 1 차광층은 상기 반도체층과 오버랩되는 제 3 오버랩 영역을 포함하고, 상기 제 3 오버랩 영역은, 상기 반도체층의 양 가장자리들과 오버랩되는 2개의 오버랩 라인 세그먼트들 및 상기 오버랩 라인 세그먼트들 사이의 제 2 중앙 영역을 포함하며, 상기 제 1 차광층의 오버랩 라인 세그먼트들 중 하나는 상기 제 1 방향으로 제 3 길이를 갖고, 상기 제 2 중앙 영역은 상기 제 1 방향으로 제 4 길이를 가지며,
    상기 제 3 길이는 상기 제 4 길이보다 긴 것인 디스플레이 디바이스.
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