KR102614464B1 - 디스플레이 디바이스 - Google Patents

Abstract

디스플레이 디바이스가 제공된다. 디스플레이 디바이스는, 제1 기판; 제1 기판 상에 배치된 활성층; 활성층 상에 배치된 제1 절연층; 제1 방향을 따라 연장하는 게이트 전극 라인과, 제2 방향을 따라 연장하는 돌출부를 포함하는, 상기 제1 절연층 상에 배치된 제1 전극층; 제1 전극층 상에 배치된 제2 절연층; 및 제2 절연층 상에 배치된 제2 전극층을 포함한다. 특히, 제2 전극층은 제2 방향을 따라 연장하는 데이터 라인과, 도전성 패턴을 포함한다. 도전층은 제1 도전부와 제2 도전부를 포함하고, 제1 도전부는 제1 방향을 따라 제1 최대 폭(A)을 갖고, 제2 도전부는 제1 방향을 따라 제2 최대 폭(B)을 갖는다. 제1 최대 폭(A)은 제2 최대 폭(B)보다 작다.

Description

디스플레이 디바이스{DISPLAY DEVICE}

본 출원은 2015년 8월 28일에 출원된 대만 특허 출원 제104128305호에 기초하고, 이 출원의 우선권을 청구하며, 이 특허 출원의 내용은 그 전체가 참조로서 본 명세서 내에 병합된다.

본 발명개시는 디스플레이 디바이스에 관한 것이다.

낮은 복사, 작은 크기, 및 저전력 소모로 특징지어지는 액정 디스플레이(liquid-crystal display; LCD) 디바이스들은 전통적인 음극선관(cathode ray tube; CRT) 디스플레이들을 점진적으로 대체해 왔고, 노트북 컴퓨터, 개인 보조 단말기(personal digital assistant; PDA), 평면 패널 TV, 및 모바일 폰과 같은 다양한 전자 제품들에서 광범위하게 이용되고 있다.

전통적인 LCD 디바이스들에서는, 이미지들을 디스플레이하기 위해 패널의 픽셀들을 구동하기 위한 외부 소스 드라이버들 및 게이트 드라이버들이 이용된다. 최근에는, 게이트 드라이버가 LCD 패널 바로 위에 제조되는 GOA(gate driver on array) 기술이 개발되어 왔다.

하지만, 전통적인 박막 트랜지스터의 게이트 전극과 드레인 전극 사이에는 기생 캐패시턴스가 존재하기 때문에, 동작 동안 픽셀 엘리먼트(pixel element)는 기생 캐패시턴스에 영향을 쉽게 받을 수 있고, 이에 따라 피드 쓰루 효과(feed-through effect)를 초래시킨다. 이러한 피드 쓰루 효과는 이미지 깜박거림(flicker)을 손쉽게 야기시켜서, 디스플레이의 품질을 저감시킬 수 있다.

본 발명개시의 실시예들에 따르면, 본 발명개시는, 제1 기판; 제2 기판; 제1 기판과 제2 기판 사이에 배치된 디스플레이 매질층; 제1 기판 상에 배치된 활성층; 활성층 상에 배치된 제1 절연층; 제1 절연층 상에 배치된 제1 전극층으로서, 제1 전극층은 제1 방향을 따라 연장하는 게이트 라인과, 제2 방향을 따라 연장하는 돌출부를 포함하며, 제1 방향은 제2 방향에 직교한 것인, 상기 제1 전극층; 제1 전극층 상에 배치된 제2 절연층; 및 제2 절연층 상에 배치된 제2 전극층을 포함하고, 제2 전극층은 제2 방향을 따라 연장하는 데이터 라인과, 도전성 패턴을 포함하고, 데이터 라인과 도전성 패턴은 돌출부의 양쪽 측부들에 배치되며, 데이터 라인과 도전성 패턴은 제1 콘택트 비아 및 제2 콘택트 비아를 통해 각각 활성층과 전기적 접촉을 하는 디스플레이 디바이스를 제공한다. 또한, 도전성 패턴은 제1 도전부와 제2 도전부를 포함하고, 제1 도전부는 제2 도전부와 게이트 전극 라인 사이에 배치된다. 제1 도전부와 제2 도전부 사이의 계면은 제1 방향을 따라 연장하며, 기판 상으로의 제1 도전부의 투영(projection)은 기판 상으로의 돌출부의 투영과 제2 방향쪽으로 적어도 부분적으로 중첩한다. 특히, 제1 도전부는 제1 방향을 따라 제1 최대 폭(A)을 갖고, 제2 도전부는 제1 방향을 따라 제2 최대 폭(B)을 가지며, 제1 최대 폭(A)은 제2 최대 폭(B)보다 작다.

본 발명개시의 다른 실시예들에 따르면, 본 발명개시의 디스플레이 디바이스는 또한, 제1 기판; 제2 기판; 제1 기판과 제2 기판 사이에 배치된 디스플레이 매질층; 제1 기판 상에 배치된 활성층; 활성층 상에 배치된 제1 절연층; 제1 절연층 상에 배치된 제1 전극층으로서, 상기 제1 전극층은 제1 방향을 따라 연장하는 게이트 전극 라인을 포함한 것인, 상기 제1 전극층; 제1 전극층 상에 배치된 제2 절연층; 및 제2 절연층 상에 배치된 제2 전극층을 포함하고, 제2 전극층은 제2 방향을 따라 연장하는 데이터 라인과, 도전성 패턴을 포함하고, 제1 방향은 제2 방향에 직교한다. 데이터 라인과 도전성 패턴은 제1 콘택트 비아 및 제2 콘택트 비아를 통해 각각 활성층과 전기적 접촉을 한다. 게이트 전극 라인은 제1 게이트 전극부와 제2 게이트 전극부를 포함하고, 제1 게이트 전극부는 활성층과 중첩하고, 제1 기판 상으로의 제1 게이트 전극부의 투영과 제1 기판 상으로의 도전성 패턴의 투영 사이에 제1 최소 거리(D2)가 존재하고, 제1 기판 상으로의 제2 게이트 전극부의 투영과 제1 기판 상으로의 도전성 패턴의 투영 사이에 제2 최소 거리(D3)가 존재한다. 제1 최소 거리(D2)는 제2 최소 거리(D3)보다 크다.

첨부 도면들을 참조하여 상세한 설명이 아래의 실시예들에서 주어진다.

본 발명개시는 첨부된 도면들을 참조하면서 후속하는 상세한 설명과 예시들을 판독함으로써 보다 완전하게 이해될 수 있다.
도 1은 본 발명개시의 실시예에 따른 디스플레이 디바이스의 개략적인 평면도이다.
도 2a 내지 도 2f는 도 1에서 도시된 디스플레이 디바이스를 제조하는 방법을 2-2’ 라인을 따라 절취하여 바라본 개략적인 단면도들이다.
도 3 내지 도 5는 본 발명개시의 실시예들에 따른 디스플레이 디바이스의 개략적인 평면도들이다.
도 6a 내지 도 6f는 도 5에서 도시된 디스플레이 디바이스를 제조하는 방법을 6-6’ 라인을 따라 절취하여 바라본 개략적인 단면도들이다.
도 7 및 도 8은 본 발명개시의 실시예들에 따른 디스플레이 디바이스의 개략적인 평면도들이다.

본 설명은 본 발명개시의 일반적인 원리들을 예시할 목적으로 주어진 것이며, 제한적인 의미로 받아들여서는 안된다. 본 발명개시의 범위는 첨부된 청구항들에 대한 참조에 의해 결정된다.

본 발명개시의 디스플레이 디바이스를 아래의 상세한 설명에서 상세하게 설명한다. 아래의 상세한 설명에서는, 설명을 목적으로, 다수의 특정 세부사항들 및 실시예들이 본 발명개시의 완전한 이해를 제공하기 위해 진술된다. 아래의 상세한 설명에서 설명되는 특정 엘리먼트들과 구성들은 본 발명개시를 명료하게 설명하기 위해 진술된 것이다. 하지만, 여기서 진술된 예시적인 실시예들은 단지 예시를 목적으로 이용되었을 뿐이며, 본 발명적 개념은 이러한 예시적인 실시예들로 한정되지 않고서 다양한 형태들로 구체화될 수 있다는 것을 알 것이다. 또한, 여러 실시예들의 도면들은 본 발명개시를 명료하게 설명하기 위해, 동일하고/동일하거나 대응하는 엘리먼트들을 표시하도록 동일하고/동일하거나 대응하는 참조번호들을 이용할 수 있다. 하지만, 여러 실시예들의 도면들에서의 동일하고/동일하거나 대응하는 참조번호들의 이용은 여러 실시예들간의 어떠한 상관도 제시한 것은 아니다. 또한, 본 명세서에서, "제2 층 상에 배치된 제1 층"과 같은 표현은 제1 층과 제2 층의 직접적인 접촉을 나타낼 뿐만이 아니라, 제1 층과 제2 층 사이에 하나 이상의 매개층들을 갖는 비접촉 상태를 나타낼 수 있다. 위 상황에서, 제1 층은 제2 층과 직접적으로 접촉하지 않을 수 있다.

본 발명개시의 도면들에서의 엘리먼트들 또는 디바이스들은 본 발명분야의 당업자에게 알려진 임의의 형태 또는 구성으로 존재할 수 있다는 것을 유념해야 한다. 또한, "또다른 층 위에 있는 해당 층", "해당 층이 또다른 층보다 높은 곳에 배치된다", "해당 층이 또다른 층 상에 배치된다" 및 "해당 층이 또다른 층 위에 배치된다"라는 표현은 해당 층이 다른 층과 직접적으로 접촉하는 것을 가리킬 수 있고, 또한 해당 층과 다른 층 사이에 하나 이상의 매개층들이 배치되어 해당 층이 다른 층과 직접적으로 접촉하지 않는 것을 가리킬 수도 있다.

설명된 도면들은 개략적이고 비제한적인 예시일 뿐이다. 도면들에서, 몇몇의 엘리먼트들의 크기, 형상, 또는 두께는 예시를 목적으로 과장될 수 있고 실척도로 도시되지 않을 수 있다. 차원(dimension)들 및 상대적인 차원들은 본 발명개시의 실시에 대한 실제 위치에 대응하지 않는다. 본 발명개시를 특정 실시예들과 관련하여 일정한 도면들을 참조하여 설명할 것이지만, 본 발명개시는 이들로 제한되지는 않는다.

구성요소를 수정하기 위해 본 발명개시 내에서의 "제1", "제2", 및 "제3" 등과 같은 서수 용어들의 이용은 그 자체로 하나의 청구항 구성요소에 대한 또다른 청구항 구성요소의 어떠한 우선순위, 서열, 또는 순서나, 또는 이들이 형성되는 임시적인 순서를 의미하는 것은 아니며, 청구항 구성요소들을 구별시키기 위해 어떠한 명칭을 갖는 하나의 청구항 구성요소를 동일한 명칭(하지만 서수 용어의 이용이 있음)을 갖는 또다른 구성요소로부터 구별시키기 위한 라벨들로서 단지 이용될 뿐이다.

본 발명개시의 실시예들에 따른 디스플레이 디바이스는 도전성 패턴의 특정 형상과 설계로 인해 도전성 패턴과 게이트 전극 간에 낮은 기생 캐패시턴스를 가질 수 있고, 그 결과로 피드 쓰루 효과를 감소시키고, 디스플레이 디바이스 상에서 관찰되는 이미지 깜박거림을 회피하며, 디스플레이 디바이스의 성능을 개선시킬 수 있다. 본 발명개시의 실시예들에 따른 디스플레이 디바이스는 저온 폴리실리콘 박막 트랜지스터(low temperature polysilicon thin film transistor; LTPS-TFT)를 포함할 수 있고, 활성층으로서 역할을 하는 저온 폴리실리콘 박막 트랜지스터의 활성층은 L자 형상이거나 또는 U자 형상일 수 있다.

도 1은 본 발명개시의 실시예에 따른 디스플레이 디바이스(10)의 개략적인 평면도를 도시한다. 활성층, 제1 전극층, 및 제2 전극층 사이의 관계를 명확하게 하기 위해, 도 1에서는 (제2 기판, 제1 기판과 제2 기판 사이에 배치된 (액정층과 같은) 디스플레이 매질층, 및 절연층들과 같은) 다른 엘리먼트들의 생략하에서 제1 기판, 활성층, 제1 전극층, 및 제2 전극층이 예시된다. 디스플레이 디바이스(10)는 제1 기판(12) 상에 배치된 활성층(14)을 포함한다. 활성층(14)은 제1 활성층부(14A)와 제2 활성층부(14B)를 포함할 수 있고, 제1 활성층부(14A)는 제1 방향(X)을 따라 연장하고, 제2 활성층부(14B)는 제2 방향(Y)을 따라 연장하며, 제1 방향(X)은 제2 방향(Y)에 직교한다. “~에 직교한다”라는 용어는 제1 방향과 제2 방향 간의 각도가 90±10도의 범위 내에 있는 것을 말한다. 제1 활성층부(14A)는 제2 활성층부(14B)와 직접 접촉한다. 활성층(14)은, 도 1에서 도시된 바와 같이, L자 형상일 수 있다. 제1 전극층(16)이 제1 절연층(미도시됨) 상에 배치되고, 제1 절연층은 활성층(14)을 덮기 위해 제1 기판(12) 상에 배치될 수 있다. 즉, 제1 전극층(16)은 제1 절연층에 의해 활성층(14)으로부터 분리된다. 제1 전극층(16)은 제1 방향(X)을 따라 연장하는 게이트 전극 라인(16A)과, 제2 방향(Y)을 따라 연장하는 돌출부(16B)를 포함할 수 있다. 게이트 전극 라인(16A)은 돌출부(16B)와 직접 접촉한다. 제1 전극층(16)은, 도 1에서 도시된 바와 같이, T자 형상일 수 있다. 제1 전극층(16)의 돌출부(16B)는 활성층(14)의 제1 활성층부(14A)와 중첩한다. 제1 전극층(16)의 게이트 전극 라인(16A)은 활성층(14)의 제2 활성층부(14B)와 중첩한다. 제1 전극층(16)을 덮기 위해 제2 절연층(미도시됨)이 제1 절연층 상에 배치될 수 있다. 제2 전극층(18)이 제2 절연층 상에 배치된다.

도 1에서 도시된 바와 같이, 제2 전극층(18)은 제2 방향(Y)을 따라 연장하는 데이터 라인(18A)과 도전성 패턴(18B)을 포함하며, 데이터 라인(18A)은 도전성 패턴(18B)과 전기적 접촉은 하지만, 데이터 라인(18A)은 도전성 패턴(18B)과 직접 접촉하지는 않는다. 데이터 라인(18A)과 도전성 패턴(18B)은 제1 전극층(16)의 돌출부(16B)의 양쪽 측부들에 배치된다. 즉, 제1 기판(12) 상으로의 제1 전극층(16)의 돌출부(16B)의 투영(projection)에 의해 제1 기판(12) 상으로의 데이터 라인(18A)의 투영은 제1 기판(12) 상으로의 도전성 패턴(18B)의 투영의 일부분으로부터 분리된다. 즉, 제1 기판(12) 상으로의 제1 전극층(16)의 돌출부(16B)의 투영은 제1 기판(12) 상으로의 데이터 라인(18A)의 투영과 제1 기판(12) 상으로의 도전성 패턴(18B)의 투영의 일부분 사이에 배치된다. 데이터 라인(18A)은 제1 절연층과 제2 절연층(미도시됨)을 관통하는 콘택트 비아(미도시됨)를 통해 활성층(14)과 전기적 접촉을 하며, 도전성 패턴(18B)은 제1 절연층과 제2 절연층(미도시됨)을 관통하는 또다른 콘택트 비아(미도시됨)를 통해 활성층(14)과 전기적 접촉을 한다. 도전성 패턴(18B)은 제1 도전부(18B1)와 제2 도전부(18B2)를 포함한다. 제1 도전부(18B1)는 제2 도전부(18B2)에 연결된다. 제1 도전부(18B1)는 제2 도전부(18B2)와 게이트 전극 라인(16A) 사이에 배치된다. 즉, 제2 도전부(18B2)는 제1 도전부(18B1)에 의해 게이트 전극 라인(16A)으로부터 분리된다. 상세하게 말하면, 제1 기판(12) 상으로의 제1 도전부(18B1)의 투영은 제1 기판(12) 상으로의 제2 도전부(18B2)의 투영과 제1 기판(12) 상으로의 게이트 전극 라인(16A)의 투영 사이에 배치된다. 제1 도전부(18B1)는 제2 도전부(18B2)에 직접 연결된다. 도 1에서 도시된 바와 같이, 제1 도전부(18B1)와 제2 도전부(18B2) 사이에는 계면(19)이 존재하며, 이 계면(19)은 제1 방향(X)을 따라 연장한다.

또한, 제1 기판(12) 상으로의 제2 도전부(18B2)의 투영과 제1 기판(12) 상으로의 돌출부(16B)의 투영은 제2 방향(Y)쪽으로 적어도 부분적으로 중첩한다. 따라서, 제1 도전부(18B1)는 제1 방향(X)으로 최대 폭(A)을 갖고, 제2 도전부(18B2)는 제1 방향(X)으로 최대 폭(B)을 가지며, (돌출부(16B)와 같은) 제1 전극층(16)과 도전성 패턴(18B) 사이의 기생 캐패시턴스를 감소시키기 위해 최대 폭(A)은 최대 폭(B)보다 작다. 그 결과로서, 디스플레이 디바이스의 피드 쓰루 효과는 감소될 수 있고, 이로써 디스플레이 디바이스 상에서 관찰되는 이미지 깜박거림을 회피할 수 있다.

본 발명개시의 몇몇의 실시예들에 따르면, 제1 최대 폭(A)은 약 2.0㎛과 14.0㎛ 사이일 수 있고, 제2 최대 폭(B)은 약 3.0㎛과 15.0㎛ 사이일 수 있으며, 제2 최대 폭(B)에 대한 제1 최대 폭(A)의 비율은 0.50와 0.90 사이, 바람직하게는 0.75과 0.8 사이이다. 또한, 본 발명개시의 실시예들에 따르면, 디스플레이 디바이스의 피드 쓰루 효과를 감소시키기 위해, 제1 기판(12) 상으로의 제1 도전부(18B1)의 투영과 제1 기판(12) 상으로의 돌출부(16B)의 투영 사이의 최소 거리(D1)는 0보다 클 수 있다. 본 발명개시의 실시예들에 따르면, 최소 거리(D1)는 약 0.1㎛과 1.0㎛ 사이일 수 있다.

도 2a 내지 도 2f는 도 1에서 도시된 디스플레이 디바이스(10)를 제조하는 방법을 2-2’ 라인을 따라 절취하여 바라본 개략적인 단면도들이다. 도 2a에서 도시된 바와 같이, 제일먼저, 제1 기판(12)이 제공되고, 제1 기판(12) 상에 활성층(14)이 형성된다. 제1 기판(12)을 위한 적절한 물질들은 석영, 유리, 실리콘, 금속, 플라스틱, 또는 세라믹일 수 있다. 활성층(14)은 L자 형상일 수 있다. 도 1에서 도시된 바와 같이, 활성층(14)은 제1 활성층부(14A)와 제2 활성층부(14B)를 포함할 수 있고, 제1 활성층부(14A)는 제1 방향(X)을 따라 연장하고, 제2 활성층부(14B)는 제2 방향(Y)을 따라 연장하며, 제1 활성층부(14A)는 제2 활성층부(14B)와 접촉한다. 활성층(14)은, 비제한적인 예시로서, 저온 폴리실리콘(low temperature polysilicon; LTPS), 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 또는 다른 금속 산화물 반도체 물질일 수 있다.

다음으로, 도 2b에서 도시된 바와 같이, 활성층(14)을 덮기 위해 제1 절연층(20)이 제1 기판(12) 상에 형성된다. 제1 절연층(20)을 위한 적절한 물질들은 (감광성 수지와 같은) 유기 절연 물질, 또는 (실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산화질화물, 알루미나, 또는 이들의 조합과 같은) 무기 절연 물질일 수 있다. 다음으로, 도 2c에서 도시된 바와 같이, 제1 전극층(16)이 제1 절연층(20) 상에 형성되고, 제1 전극층(16)은 제1 방향(X)을 따라 연장하는 게이트 전극 라인(16A)과, 제2 방향(Y)을 따라 연장하는 돌출부(16B)를 포함할 수 있으며, (도 1에서 도시된 바와 같이) 게이트 전극 라인(16A)은 돌출부(16B)와 접촉한다. 제1 전극층(16)을 위한 적절한 물질들은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 이리듐(Ir), 니켈(Ni), 크롬(Cr), 은(Ag), 금(Au), 텅스텐(W), 또는 이들의 합금일 수 있다.

다음으로, 도 2d에서 도시된 바와 같이, 제1 전극층(16)의 일부분을 덮기 위해 제2 절연층(22)이 제1 절연층(20) 상에 형성된다. 제2 절연층(22)은 (감광성 수지와 같은) 유기 절연 물질, 또는 (실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산화질화물, 알루미나, 또는 이들의 조합과 같은) 무기 절연 물질일 수 있으며, 제2 절연층(22)의 물질은 제1 절연층(20)의 물질과 상이할 수 있거나 또는 이와 동일할 수 있다. 다음으로, 도 2e에서 도시된 바와 같이, 제1 절연층(20)과 제2 절연층(22)을 관통하여 제2 활성층부(14B)의 최상면과 제1 활성층부(14A)의 최상면을 노출시키도록 콘택트 비아(21)와 콘택트 비아(23)가 각각 형성된다.

최종적으로, 도 1 및 도 2f에서 도시된 바와 같이, 제2 전극층(18)이 제2 절연층(22) 상에 형성된다. 제2 전극층(18)은 제2 방향(Y)을 따라 연장하는 데이터 라인(18A)과 도전성 패턴(18B)을 포함하며, 데이터 라인(18A)은 도전성 패턴(18B)과 전기적 접촉은 하지만, 데이터 라인(18A)은 도전성 패턴(18B)과 직접 접촉하지는 않는다. 데이터 라인(18A)과 도전성 패턴(18B)은 제1 전극층(16)의 돌출부(16B)의 양쪽 측부들에 배치된다. 즉, 제1 기판(12) 상으로의 돌출부(16B)의 투영은 제1 기판(12) 상으로의 데이터 라인(18A)의 투영과 제1 기판(12) 상으로의 도전성 패턴(18B)의 투영의 일부분 사이에 배치된다. 또한, 데이터 라인(18A)은 제1 절연층(20)과 제2 절연층(22)을 관통하는 콘택트 비아(21)를 통해 활성층(14)의 제2 활성층부(14B)와 전기적 접촉을 하며, 도전성 패턴(18B)은 제1 절연층(20)과 제2 절연층(22)을 관통하는 또다른 콘택트 비아(23)를 통해 활성층(14)의 제1 활성층부(14A)와 전기적 접촉을 한다. 본 발명개시의 몇몇의 실시예들에 따르면, 디스플레이 디바이스(10)는 제1 기판(12) 상과 활성층(14) 아래에 배치된 차광층(미도시됨)을 추가적으로 포함할 수 있다. 차광층은 블랙 매트릭스(black matrix)일 수 있으며, 이 블랙 매트릭스의 물질은 (감광층과 같은) 유기 절연 물질 또는 금속 함유 물질일 수 있다. 활성층(14)은 절연층(미도시됨)에 의해 차광층으로부터 분리될 수 있다.

본 발명개시의 다른 실시예에 따르면, 제1 기판(12) 상으로의 제1 도전부(18B1)의 투영과 제1 기판(12) 상으로의 돌출부(16B)의 투영 사이의 최소 거리(D1)는 0일 수 있다. 즉, 도 3에서 도시된 바와 같이, 제1 기판(12) 상으로의 제1 도전부(18B1)의 투영은 제1 기판(12) 상으로의 돌출부(16B)의 투영에 이웃해 있다. 또한, 본 발명개시의 다른 실시예들에 따르면, 제1 기판(12) 상으로의 제1 도전부(18B1)의 투영은 제1 기판(12) 상으로의 돌출부(16B)의 투영의 일부분과 중첩할 수 있다. 도 4에서 도시된 바와 같이, 제1 방향(X)으로의 중첩 영역의 폭은 0.1㎛과 0.5㎛ 사이일 수 있다.

도 5는 본 발명개시의 다른 실시예에 따른 디스플레이 디바이스(10)의 개략적인 평면도를 도시한다. 활성층, 제1 전극층, 및 제2 전극층 사이의 관계를 명확하게 하기 위해, 도 5에서는 (제2 기판, 제1 기판과 제2 기판 사이에 배치된 (액정층과 같은) 디스플레이 매질층, 및 절연층들과 같은) 다른 엘리먼트들의 생략하에서 제1 기판, 활성층, 제1 전극층, 및 제2 전극층이 예시된다. 디스플레이 디바이스(10)는 제1 기판(12) 상에 배치된 활성층(14)을 포함한다. 활성층(14)은 제1 활성층부(14A)와 제2 활성층부(14B)를 포함할 수 있다. 제1 기판(12) 상으로의 제1 활성층부(14A)의 투영은 L자 형상일 수 있다. 제1 활성층부(14A)는 제1 방향(X)을 따라 연장하는 제1 영역과, 제2 방향(Y)을 따라 연장하는 제2 영역을 포함한다. 제1 활성층부(14A)는 제2 활성층부(14B)와 접촉한다. 활성층(14)은, 도 5에서 도시된 바와 같이, U자 형상일 수 있다. 제1 전극층(16)이 제1 절연층(미도시됨) 상에 배치되고, 제1 절연층은 활성층(14)을 덮기 위해 제1 기판(12) 상에 배치될 수 있다. 즉, 제1 전극층(16)은 제1 절연층에 의해 활성층(14)으로부터 분리된다. 제1 전극층(16)은 제1 방향(X)을 따라 연장하는 게이트 전극 라인일 수 있다. 제1 전극층(16)은 제1 게이트 전극부(16C)와 제2 게이트 전극부(16D)를 포함할 수 있다. 제1 게이트 전극부(16C)는 제2 게이트 전극부(16D)에 연결된다. 제1 활성층부(14A)와 중첩하는, 제1 전극층(16)의 영역은 제1 게이트 전극부(16C)로서 정의된다. 즉, 제1 기판(12) 상으로의 제1 활성층부(14A)의 투영은 제1 기판(12) 상으로의 제1 게이트 전극부(16C)의 전체 투영과 중첩한다. 또한, 제1 활성층부(14A)와 중첩하지 않는, 제1 전극층(16)의 영역은 제2 게이트 전극부(16D)로서 정의된다. 즉, 제1 기판(12) 상으로의 제1 활성층부(14A)의 투영은 제1 기판(12) 상으로의 제2 게이트 전극부(16D)의 투영과 이웃해 있다(즉, 제1 기판(12) 상으로의 제1 활성층부(14A)의 투영은 제1 기판(12) 상으로의 제2 게이트 전극부(16D)의 투영과 중첩하지 않는다). 제1 전극층(16)을 덮기 위해 제2 절연층(미도시됨)이 제1 절연층 상에 배치될 수 있다. 제2 전극층(18)이 제2 절연층 상에 배치된다.

도 5에서 도시된 바와 같이, 제2 전극층(18)은 제2 방향(Y)을 따라 연장하는 데이터 라인(18A)과 도전성 패턴(18B)을 포함하며, 데이터 라인(18A)은 도전성 패턴(18B)과 전기적 접촉은 하지만, 데이터 라인(18A)은 도전성 패턴(18B)과 직접 접촉하지는 않는다. 데이터 라인(18A)은 제1 절연층과 제2 절연층을 관통하는 콘택트 비아(미도시됨)를 통해 활성층(14)과 전기적 접촉을 한다. 도전성 패턴(18B)은 제1 절연층과 제2 절연층을 관통하는 또다른 콘택트 비아(미도시됨)를 통해 활성층(14)과 전기적 접촉을 한다. 본 발명개시의 실시예들에 따르면, 도전성 패턴(18B)은 (함몰된 측변(side)과 같은) 비선형 측변(25)을 갖는다. 도전성 패턴(18B)의 비선형 측변(25)은 제1 전극층(16)에 인접해 있다. 또한, 제1 기판(12) 상으로의 제1 게이트 전극부(16C)의 투영과 제1 기판(12) 상으로의 도전성 패턴(18B)의 투영 사이에 최소 거리(D2)가 존재하며, 제1 기판(12) 상으로의 제2 게이트 전극부(16D)의 투영과 제1 기판(12) 상으로의 도전성 패턴(18B)의 투영 사이에 최소 거리(D3)가 존재한다. 제1 전극층(16)과 도전성 패턴(18B) 사이의 기생 캐패시턴스를 감소시키기 위해, 최소 거리(D2)는 최소 거리(D3)보다 크다. 그 결과로서, 디스플레이 디바이스의 피드 쓰루 효과는 감소될 수 있고, 이로써 디스플레이 디바이스 상에서 관찰되는 이미지 깜박거림을 회피할 수 있다. 본 발명개시의 몇몇의 실시예들에 따르면, 최소 거리(D2)는 약 1.0㎛와 5.0㎛ 사이일 수 있고, 최소 거리(D3)는 약 0.5㎛와 4.5㎛ 사이일 수 있으며, 최소 거리(D2)에 대한 최소 거리(D3)의 비율(D3/D2)은 약 0.50와 0.95 사이, 바람직하게는 약 0.80과 0.90 사이일 수 있다.

도 6a 내지 도 6f는 도 5에서 도시된 디스플레이 디바이스(10)를 제조하는 방법을 6-6’ 라인을 따라 절취하여 바라본 개략적인 단면도들이다. 도 6a에서 도시된 바와 같이, 제일먼저, 제1 기판(12)이 제공되고, 제1 기판(12) 상에 활성층(14)이 형성된다. 제1 기판(12)을 위한 적절한 물질들은 석영, 유리, 실리콘, 금속, 플라스틱, 또는 세라믹일 수 있다. 활성층(14)은 U자 형상일 수 있다. 도 5에서 도시된 바와 같이, 활성층(14)은 제1 활성층부(14A)와 제2 활성층부(14B)를 포함할 수 있다. 제1 활성층부(14A)는 제1 방향(X)을 따라 연장하는 제1 영역과, 제2 방향(Y)을 따라 연장하는 제2 영역을 포함한다. 제1 기판(12) 상으로의 제1 활성층부(14A)의 투영은 L자 형상이다. 제1 활성층부(14A)의 제1 영역은 제1 활성층부(14A)의 제2 영역과 접촉한다. 활성층(14)은, 비제한적인 예시로서, 저온 폴리실리콘(low temperature polysilicon; LTPS), 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 또는 다른 금속 산화물 반도체 물질일 수 있다.

다음으로, 도 6b에서 도시된 바와 같이, 활성층(14)을 덮기 위해 제1 절연층(20)이 제1 기판(12) 상에 형성된다. 제1 절연층(20)은 (감광성 수지와 같은) 유기 절연 물질, 또는 (실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산화질화물, 알루미나, 또는 이들의 조합과 같은) 무기 절연 물질일 수 있다. 다음으로, 도 6c에서 도시된 바와 같이, 제1 전극층(16)이 제1 절연층(20) 상에 형성되고, 제1 전극층(16)은 제1 방향(X)을 따라 연장하여 게이트 전극 라인으로서 역할을 할 수 있다. 제1 전극층(16)은 제1 게이트 전극부(16C)와 제2 게이트 전극부(16D)를 포함할 수 있다.

제1 활성층부(14A)와 중첩하는, 제1 전극층(16)의 영역은 제1 게이트 전극부(16C)로서 정의된다. 즉, 제1 기판(12) 상으로의 제1 활성층부(14A)의 투영은 제1 기판(12) 상으로의 제1 게이트 전극부(16C)의 전체 투영과 중첩한다. 또한, 제1 활성층부(14A)와 중첩하지 않는, 제1 전극층(16)의 영역은 제2 게이트 전극부(16D)로서 정의된다. 즉, 제1 기판(12) 상으로의 제1 활성층부(14A)의 투영은 제1 기판(12) 상으로의 제2 게이트 전극부(16D)의 투영과 이웃해 있다(즉, 제1 기판(12) 상으로의 제1 활성층부(14A)의 투영은 제1 기판(12) 상으로의 제2 게이트 전극부(16D)의 투영과 중첩하지 않는다). 제1 전극층(16)을 위한 적절한 물질들은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 이리듐(Ir), 니켈(Ni), 크롬(Cr), 은(Ag), 금(Au), 텅스텐(W), 또는 이들의 합금일 수 있다.

다음으로, 도 6d에서 도시된 바와 같이, 제1 전극층(16)을 덮기 위해 제2 절연층(22)이 제1 절연층(20) 상에 형성된다. 제2 절연층(22)은 (감광성 수지와 같은) 유기 절연 물질, 또는 (실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산화질화물, 알루미나, 또는 이들의 조합과 같은) 무기 절연 물질일 수 있으며, 제2 절연층(22)의 물질은 제1 절연층(20)의 물질과 상이할 수 있거나 또는 이와 동일할 수 있다. 다음으로, 도 6e에서 도시된 바와 같이, 제1 절연층(20)과 제2 절연층(22)을 관통하여 제2 활성층부(14B)의 최상면과 제1 활성층부(14A)의 최상면을 노출시키도록 콘택트 비아(21)와 콘택트 비아(23)가 각각 형성된다.

최종적으로, 도 5 및 도 6f에서 도시된 바와 같이, 제2 전극층(18)이 제2 절연층(22) 상에 형성된다. 제2 전극층(18)은 제2 방향(Y)을 따라 연장하는 데이터 라인(18A)과 도전성 패턴(18B)을 포함하며, 데이터 라인(18A)은 도전성 패턴(18B)과 전기적 접촉은 하지만, 데이터 라인(18A)은 도전성 패턴(18B)과 직접 접촉하지는 않는다. 또한, 데이터 라인(18A)은 제1 절연층(20)과 제2 절연층(22)을 관통하는 콘택트 비아(23)를 통해 제2 활성층부(14B)와 전기적 접촉을 한다. 도전성 패턴(18B)은 제1 절연층(20)과 제2 절연층(22)을 관통하는 콘택트 비아(21)를 통해 제1 활성층부(14A)와 전기적 접촉을 한다. 본 발명개시의 몇몇의 실시예들에 따르면, 디스플레이 디바이스(10)는 제1 기판(12) 상과 활성층(14) 아래에 배치된 차광층(미도시됨)을 추가적으로 포함할 수 있다. 차광층은 블랙 매트릭스일 수 있으며, 이 블랙 매트릭스의 물질은 (감광층과 같은) 유기 절연 물질 또는 금속 함유 물질일 수 있다. 활성층(14)은 절연층(미도시됨)에 의해 차광층으로부터 분리될 수 있다. 본 발명개시의 다른 실시예들에 따르면, 제1 기판(12) 상으로의 차광층의 투영은 제1 기판(12) 상으로의 도전성 패턴(18B)의 투영과 부분적으로 중첩할 수 있다. 또한, 본 발명개시의 다른 실시예에 따르면, 제1 기판(12) 상으로의 차광층의 투영은 제1 기판(12) 상으로의 도전성 패턴(18B)의 투영과 중첩하지 않는다.

본 발명개시의 실시예들에 따르면, 도 7에서 도시된 바와 같이, 디스플레이 디바이스(10)는 제2 전극층(18)을 덮기 위해 제2 절연층(미도시됨) 상에 배치된 제3 절연층(24)을 더 포함할 수 있다. 나중에 형성되는 픽셀 전극층(미도시됨)과 도전성 패턴(18B) 사이의 전기적 연결을 원활하게 하기 위해 도전성 패턴(18B)을 노출시키도록 콘택트 비아(27)가 제3 절연층(24)을 관통한다. 제1 기판(12) 상으로의 콘택트 비아(27)의 투영은 제1 방향(X)으로 최대 폭(W1)을 갖고, 제1 기판(12) 상으로의 콘택트 비아(27)의 투영은 제2 방향(Y)으로 최대 폭(W2)을 갖는다. 최대 폭(W1)은 최대 폭(W2)과 동일하지 않다는 것을 유념해야 한다. 예를 들어, 도 7에서 도시된 바와 같이, 제1 기판(12) 상으로의 콘택트 비아(27)의 투영의 제1 방향(X)으로의 최대 폭(W1)은 제1 기판(12) 상으로의 콘택트 비아(27)의 투영의 제2 방향(Y)으로의 최대 폭(W2)보다 클 수 있다. 그 결과로서, 앞서 언급한 콘택트 비아(27)의 설계된 형상으로 인해, 개구비(aperture ratio)를 증가시키기 위해, 게이트 전극 라인(16)과 콘택트 비아(27)를 차폐시키는 블랙 매트릭스의 제2 방향(Y)으로의 폭은 감소될 수 있다. 따라서, 최대 폭(W1)은 약 3.0㎛과 15.0㎛ 사이일 수 있고, 최대 폭(W2)은 2.0㎛과 13.0㎛ 사이일 수 있으며, 최대 폭(W1)에 대한 최대 폭(W2)의 비율(W2/W1)은 약 0.5와 0.8 사이, 바람직하게는 약 0.65과 0.75 사이일 수 있다.

한편, 본 발명개시의 다른 실시예들에 따르면, 도 8에서 도시된 바와 같이, 제1 기판(12) 상으로의 콘택트 비아(27)의 투영의 제1 방향(X)으로의 최대 폭(W1)은 제1 기판(12) 상으로의 콘택트 비아(27)의 투영의 최대 폭(W2)보다 작을 수 있다. 그 결과로서, 앞서 언급한 콘택트 비아(27)의 설계된 형상으로 인해, 픽셀 전극과 도전성 패턴(18B) 사이의 접촉 면적이 충분하다는 전제 하에, 디스플레이 디바이스의 픽셀 피치는 감소될 수 있고 디스플레이 디바이스의 픽셀 해상도는 증가될 수 있다. 여기서, 최대 폭(W1)은 약 2.0㎛과 13.0㎛ 사이일 수 있고, 최대 폭(W2)은 3.0㎛과 15.0㎛ 사이일 수 있으며, 최대 폭(W2)에 대한 최대 폭(W1)의 비율(W1/W2)은 약 0.5와 0.8 사이, 바람직하게는 약 0.65과 0.75 사이일 수 있다.

본 발명개시를 예시를 통해, 바람직한 실시예들의 측면에서 설명하였지만, 본 발명개시는 개시된 실시예들로 한정되지 않는다는 것을 이해하여야 한다. 이와는 달리, 본 발명개시는 (본 발명분야의 당업자에게 자명할) 다양한 수정들과 유사한 기구들을 커버하도록 의도된 것이다. 그러므로, 첨부된 청구항들의 범위는 이러한 수정들과 유사한 기구들을 모두 망라하도록 광범위한 해석을 취해야 한다.

Claims (20)

1. 디스플레이 디바이스에 있어서,
   제1 기판;
   제2 기판;
   상기 제1 기판과 상기 제2 기판 사이에 배치된 디스플레이 매질층;
   상기 제1 기판 상에 배치된 활성층;
   상기 활성층 상에 배치된 제1 절연층;
   상기 제1 절연층 상에 배치된 제1 전극층으로서, 상기 제1 전극층은 제1 방향을 따라 연장하는 게이트 전극 라인과, 제2 방향을 따라 연장하는 돌출부를 포함하며, 상기 제1 방향은 상기 제2 방향에 직교한 것인, 상기 제1 전극층;
   상기 제1 전극층 상에 배치된 제2 절연층; 및
   상기 제2 절연층 상에 배치된 제2 전극층
   을 포함하고, 상기 제2 전극층은 상기 제2 방향을 따라 연장하는 데이터 라인과, 도전성 패턴을 포함하고, 상기 데이터 라인과 상기 도전성 패턴은 각각 제1 콘택트 비아와 제2 콘택트 비아를 통해 상기 활성층과 전기적 접촉을 하고, 상기 도전성 패턴은 제1 도전부와 제2 도전부를 포함하고, 상기 제1 도전부는 상기 제2 도전부에 연결되고, 상기 제1 도전부는 상기 제2 도전부보다 상기 게이트 전극 라인에 더 가깝게 위치하고, 상기 제1 도전부는 상기 제1 방향을 따라 제1 최대 폭(A)을 갖고, 상기 제2 도전부는 상기 제1 방향을 따라 제2 최대 폭(B)을 가지며, 상기 제1 최대 폭(A)은 상기 제2 최대 폭(B)보다 작고, 상기 제1 방향에서 상기 데이터 라인과 상기 제2 도전부 간의 최소 거리는 상기 데이터 라인과 상기 돌출부 간의 최소 거리보다 크고,
   상기 게이트 전극 라인과 상기 데이터 라인은 교차 영역을 형성하도록 서로 교차하고, 상기 교차 영역은 상기 디스플레이 디바이스를 위에서 바라보는 방향에서 상기 활성층과 중첩하고,
   상기 활성층은 제1 활성층 부분과 제2 활성층 부분을 포함하고, 상기 제1 활성층 부분은 상기 제1 방향을 따라 연장하고, 상기 제2 활성층 부분은 상기 제2 방향을 따라 연장하는 것인, 디스플레이 디바이스.
2. 제1항에 있어서,
   상기 게이트 전극 라인은 상기 돌출부에 연결된 것인, 디스플레이 디바이스.
3. 제1항에 있어서,
   상기 데이터 라인과 상기 도전성 패턴의 일부분은 상기 돌출부의 양쪽 측부들에 배치된 것인, 디스플레이 디바이스.
4. 제1항에 있어서,
   상기 제1 최대 폭(A)은 2.0㎛와 14.0㎛ 사이인 것인, 디스플레이 디바이스.
5. 제1항에 있어서,
   상기 제2 최대 폭(B)은 3.0㎛와 15.0㎛ 사이인 것인, 디스플레이 디바이스.
6. 제1항에 있어서,
   상기 제2 최대 폭(B)에 대한 상기 제1 최대 폭(A)의 비율은 0.50와 0.90 사이인 것인, 디스플레이 디바이스.
7. 제1항에 있어서,
   상기 제2 최대 폭(B)에 대한 상기 제1 최대 폭(A)의 비율은 0.75와 0.85 사이인 것인, 디스플레이 디바이스.
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