TWI548068B - 薄膜電晶體及畫素結構 - Google Patents
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Description
本發明係關於一種薄膜電晶體及畫素結構，尤指一種具有斜向設置之氧化物半導體通道層之薄膜電晶體及具有超高解析度之畫素結構。
相較於非晶矽薄膜電晶體(amorphous silicon thin film transistor,a-Si TFT)，氧化物薄膜電晶體(oxide thin film transistor,oxide TFT)具有較高的載子遷移率，因此逐漸被應用在高解析度(~350ppi)之顯示面板的畫素結構。然而，目前氧化物薄膜電晶體仍受限於關鍵製程能力使得其尺寸無法進一步縮減，因此無法在兼顧畫素結構開口率的同時應用於超高解析度(>500ppi)顯示面板上。
本發明之目的之一在於提供一種具有縮減之尺寸的薄膜電晶體以及具有超高解析度(>500ppi(Pixels Per Inch))之畫素結構。
本發明之一實施例提供一種薄膜電晶體，包括一基板、一閘極、一閘極絕緣層、一氧化物半導體通道層、一介電層、一源極以及一汲極。閘極設置於基板上並與一閘極線連接，其中閘極線實質上係沿一第一方向延伸，且閘極線包括一第一閘極線段與一第二閘極線段，閘極之一端係與第一閘極線段連接，且閘極之另一端係與第二閘極線段連接，閘極實質上係沿一第二方向延伸，且第二方向與第一方向不平行亦不垂直。閘極絕緣層覆蓋於閘極上；氧化物半導體通道層設置於閘極絕緣層上並與閘極在一垂直投影方
向上重疊，其中氧化物半導體通道層實質上係沿第二方向延伸。介電層設置於閘極絕緣層與氧化物半導體通道層上，介電層具有一第一接觸洞與一第二接觸洞，分別部分暴露出氧化物半導體通道層，其中第一接觸洞之一中心點與第二接觸洞之一中心點在第一方向上不共線。源極設置於介電層上並經由第一接觸洞與氧化物半導體通道層接觸且連接，其中源極係與一資料線連接，且資料線實質上係沿一第三方向延伸。汲極設置於介電層上並經由第二接觸洞與氧化物半導體通道層接觸且連接。
本發明之另一實施例提供一種畫素結構，包括上述薄膜電晶體，以及一畫素電極，設置於基板與介電層之上且連接汲極。
1‧‧‧薄膜電晶體
10‧‧‧基板
G‧‧‧閘極
GI‧‧‧閘極絕緣層
CH‧‧‧氧化物半導體通道層
ES‧‧‧介電層
S‧‧‧源極
D‧‧‧汲極
GL‧‧‧閘極線
D1‧‧‧第一方向
GL1‧‧‧第一閘極線段
GL2‧‧‧第二閘極線段
D2‧‧‧第二方向
x1‧‧‧長邊
L1‧‧‧第一段
L2‧‧‧第二段
x2‧‧‧長邊
x3‧‧‧長邊
D3‧‧‧第三方向
Z‧‧‧垂直投影方向
TH1‧‧‧第一接觸洞
TH2‧‧‧第二接觸洞
C1‧‧‧中心點
C2‧‧‧中心點
W1‧‧‧最小間距
W2‧‧‧最小尺寸
W3‧‧‧最小距離
W4‧‧‧最小線寬
Wa‧‧‧最小寬度
1’‧‧‧薄膜電晶體
Wb‧‧‧最小寬度
2‧‧‧薄膜電晶體
L3‧‧‧第一段
L4‧‧‧第二段
x4‧‧‧長邊
x5‧‧‧長邊
x6‧‧‧長邊
a1‧‧‧夾角
3‧‧‧薄膜電晶體
50‧‧‧畫素結構
5‧‧‧薄膜電晶體
PE‧‧‧畫素電極
PL‧‧‧保護層
TH3‧‧‧第三接觸洞
60‧‧‧畫素結構
6‧‧‧薄膜電晶體
BP‧‧‧平坦層
52‧‧‧基板
CE‧‧‧共通電極
LC‧‧‧液晶層
62F‧‧‧指狀電極
62S‧‧‧狹縫
70‧‧‧畫素結構
7‧‧‧薄膜電晶體
80‧‧‧畫素結構
8‧‧‧薄膜電晶體
64F‧‧‧指狀電極
64S‧‧‧狹縫
y1‧‧‧長邊
90‧‧‧畫素結構
9‧‧‧薄膜電晶體
66S‧‧‧狹縫
第1圖繪示了本發明之第一實施例之薄膜電晶體之上視圖。
第2圖繪示了本發明之第一實施例之薄膜電晶體沿第1圖之剖線A-A’繪示之剖視圖。
第3圖繪示了本發明之一對照實施例之薄膜電晶體之示意圖。
第4圖繪示了本發明之第二實施例之薄膜電晶體之示意圖。
第5圖繪示了本發明之第三實施例之薄膜電晶體之示意圖。
第6圖繪示了本發明之第一實施例之畫素結構之上視圖。
第7圖繪示了本發明之第一實施例之畫素結構沿第6圖之剖線B-B’繪示之剖視圖。
第8圖繪示了本發明之第二實施例之畫素結構之示意圖。
第9圖繪示了本發明之第三實施例之畫素結構之示意圖。
第10圖繪示了本發明之第四實施例之畫素結構之示意圖。
第11圖繪示了本發明之第五實施例之畫素結構之示意圖。
為使熟悉本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第1圖與第2圖。第1圖繪示了本發明之第一實施例之薄膜電晶體之上視圖，第2圖繪示了本發明之第一實施例之薄膜電晶體沿第1圖之剖線A-A’繪示之剖視圖。如第1圖與第2圖所示，本實施例之薄膜電晶體1包括一基板10、一閘極G、一閘極絕緣層GI、一氧化物半導體通道層CH、一介電層ES、一源極S以及一汲極D。基板10可為透明基板，且其可包括硬質基板或可撓式基板例如玻璃基板、石英基板或塑膠基板，但不以此為限。閘極G設置於基板10上並與一閘極線(或稱為掃描線)GL連接，以接收閘極電壓。閘極線GL實質上係沿一第一方向D1延伸，且閘極線GL可包括一第一閘極線段GL1與一第二閘極線段GL2，其中閘極G之一端(例如第1圖之右側之一端)係與第一閘極線段GL1連接，且閘極G之另一端(例如第1圖之左側之一端)係與第二閘極線段GL2連接。閘極G實質上係沿一第二方向D2延伸，且第二方向D2與第一方向D1不平行亦不垂直。在本實施例中，若以第1圖之垂直方向為基準，順時針方向為正向，逆時針為負向，則第二方向D2係為負斜率方向。此外，第一方向D1與第二方向D2之夾角a1實質上介於15度與70度之間，且較佳實質上介於30度與45度之間，但不以此為限。閘極絕緣層GI覆蓋於閘極G上。此外，第一閘極線段GL1實質上係為一長條段，且長條段之長邊x1實質上與第一方向D1平行；第二閘極線段GL2實質上係為一L形線段，L形線段包括一第一段L1與一第二段L2，其中第一段L1之長邊x2實質上與第一方向D1平行，第二段L2之長邊x3實質上與一第三方向D3平行，且第二段L2係與閘極G之一端連接。
氧化物半導體通道層CH設置於閘極絕緣層GI上並與閘極G在一垂直投影方向Z上重疊，其中氧化物半導體通道層CH實質上係沿第二方向D2延伸。本實施例之氧化物半導體通道層CH實質上係為一長條形，且長條形之長方向(長邊y1)實質上與第二方向D2平行，亦即氧化物半導體通道層CH係沿負斜率方向設置，但不以此為限。於其它實施例中，氧化物半導體通道層CH實質上係為多邊形，例如：菱形、橢圓形或梯形，且菱形或橢圓形之長方向(長軸)實質上與第二方向D2平行，亦即氧化物半導體通道層CH係沿負斜率方向設置。介電層ES設置於閘極絕緣層GI與氧化物半導體通道層CH上，舉例而言，介電層ES會覆蓋於氧化物半導體通道層CH上表面與側邊以及閘極絕緣層GI上表面上，其中介電層ES具有一第一接觸洞TH1與一第二接觸洞TH2，分別部分暴露出氧化物半導體通道層CH，例如分別部分暴露出氧化物半導體通道層CH上表面。第一接觸洞TH1係鄰設於第二閘極線段GL2之第二段L2，且第二接觸洞TH2係鄰設於第一閘極線段GL1，但不以此為限。於其它實施例中，第一接觸洞TH1係鄰設於第二閘極線段GL2之第二段L2與第一段L1之交界處(連接處)。此外，第一接觸洞TH1之中心點C1與第二接觸洞TH2之中心點C2在第一方向D1上不共線。舉例而言，在本實施例中，第一接觸洞TH1之中心點C1與第二接觸洞TH2之中心點C2實質上在第二方向D2上共線，但不以此為限。介電層ES也可作為蝕刻停止層之用，用以避免氧化物半導體通道層CH於蝕刻源極S與汲極D時受損。源極S設置於介電層ES上並經由第一接觸洞TH1與氧化物半導體通道層CH接觸且連接，其中源極S係與一資料線DL連接，以接受畫素電壓(資料電壓)，且資料線DL實質上係沿第三方向D3延伸。資料線DL係與第二閘極線段GL2的L形線段之第一段L2與第二段L2在垂直投影方向Z上分別部分重疊。汲極D設置於介電層ES上並經由第二接觸洞TH2與氧化物半導體通道層CH接觸且連接。在本實施例中，第一方向D1與第三方向D3彼此交錯。舉例而言，在本實施例中，第一方向D1與第三方向D3實質上彼此
垂直相交，例如第一方向D1為第1圖之水平方向，而第三方向D3為第1圖之垂直方向，但不以此為限。如此，第二方向D2(例如：氧化物半導體通道層CH延伸方向)既不平行於第一方向D1(例如：閘極線GL延伸方向)與第三方向D3(例如：資料線DL延伸方向)，也不垂直於第一方向D1(例如：閘極線GL延伸方向)與第三方向D3(例如：資料線DL延伸方向)。換言之，第二方向D2(例如：氧化物半導體通道層CH延伸方向)係斜向配置，具有負斜率。
本實施例之薄膜電晶體1係以底閘型薄膜電晶體為範例，但不以此為限。在其它變化實施例中，薄膜電晶體也可以是頂閘型薄膜電晶體或其它形式的薄膜電晶體。閘極G與閘極線GL可由一第一圖案化導電層所構成，但不以此為限。第一圖案化導電層的材料可包括金屬氧化物導電材料例如氧化銦錫(ITO)、氧化銦鋅(IZO)、氧化鋁鋅(AZO)、氧化鋁銦、氧化銦(InO)、氧化鎵(gallium oxide,GaO)或其它金屬氧化物導電材料、石墨烯、金屬材料例如鉬(Mo)、鈦(Ti)或其它金屬材料，金屬合金例如氮化鉬(MoN)、上述材料之組合、或者其它具有低阻值的導電材料，此外，第一圖案化導電層可為單層結構或複合層結構。閘極絕緣層GI之材料可為無機絕緣材料例如氧化矽、氮化矽、氮氧化矽、氧化石墨烯、氮化石墨烯、氮氧化石墨烯，或有機絕緣材料。閘極絕緣層GI可為單層結構或複合層結構。氧化物半導體通道層CH的材料可包括例如氧化銦鎵鋅(indium gallium zinc oxide,IGZO)、氧化銦鎵(IGO)、氧化銦鋅(IZO)、氧化銦錫(indium tin oxide,ITO)、氧化鋅(zinc oxide,ZnO)、氮氧化鋅(zinc oxy-nitride,ZnON)、氧化銦(indium oxide,InO)、(indium tin zinc oxide,ITZO)、氧化鎵(gallium oxide,GaO)或其它合適的氧化物半導體材料。介電層ES之材料可為有機介電材料或無機介電材料，且介電層ES可為單層結構或複合層結構，相關材料可選自閘極絕緣層GI的材料，在此不再贅述。源極S、汲極D與資料線DL可由一第二圖案化導電層所構成，但不以此為限。第二圖案
化導電層所構成之材料可包括透明導電材料，例如：氧化銦錫(ITO)、氧化銦鋅(IZO)、石墨烯等等、不透明導電材料，例如：金屬例如鋁、鈦/鋁/鈦、鉬、鉬/鋁/鉬、上述金屬組成之合金或其它適合之金屬或合金。此外，第二圖案化導電層可為單層結構或複合層結構。
受限於製程能力與對位誤差等因素，積體電路的佈局設計必須符合設計規則(design rule)。以本實施例為例，薄膜電晶體1的設計規則需考慮在第一方向D1上彼此相鄰資料線DL與汲極D的最小間距W1；第二接觸洞TH2的最小尺寸W2(若第二接觸洞TH2為圓形接觸洞，則最小尺寸W2為第二接觸洞TH2的直徑；若第二接觸洞TH2為矩形接觸洞，則最小尺寸W2為第二接觸洞TH2的邊長)；在第一方向D1上汲極D的邊緣與第二接觸洞TH2的邊緣的最小距離W3；以及資料線DL在第一方向D1上的最小線寬W4。另外，由於本實施例的第一接觸洞TH1之中心點C1與第二接觸洞TH2之中心點C2在第一方向D1上不共線，因此薄膜電晶體1在第一方向D1上的最小寬度Wa不需考慮第一接觸洞TH1的最小尺寸W2，以及在第一方向D1上源極S的邊緣與第一接觸洞TH1的邊緣的最小距離W3。由上述可知，薄膜電晶體1在第一方向D1上的最小寬度Wa實質上會等於兩倍的相鄰資料線DL與汲極D的最小間距W1、第二接觸洞TH2的最小尺寸W2、兩倍的汲極D的邊緣與第二接觸洞TH2的邊緣的最小距離W3以及資料線DL的最小線寬W4的總和，亦即Wa=((2*W1)+W2+(2*W3)+W4)。舉例而言，若現行的設計規則例如為W1=3.5微米；W2=3.5微米；W3=1.25微米；W4=2.75微米，則Wa=((3.5*2)+3.5+(1.25*2)+2.75)=15.75(微米)。
請參考第3圖。第3圖繪示了本發明之一對照實施例之薄膜電晶體之示意圖。如第3圖所示，對照實施例之薄膜電晶體1’之氧化物半導體通道層CH係沿第一方向D1設置，且第一接觸洞TH1與第二接觸洞TH2在第
一方向D1上為共線，在此狀況下，對照實施例之薄膜電晶體1’在第一方向D1上的最小寬度Wb實質上會等於兩倍的相鄰資料線DL與汲極D的最小間距W1、第一接觸洞TH1的最小尺寸W2、第二接觸洞TH2的最小尺寸W2、兩倍的源極S的邊緣與第一接觸洞TH1的邊緣的最小距離W3以及兩倍的汲極D的邊緣與第二接觸洞TH2的邊緣的最小距離W3的總和，亦即Wb=((2*W1)+(2*W2)+(4*W3))。舉例而言，若現行的設計規則例如為W1=3.5微米；W2=3.5微米；W3=1.25微米，則Wb=((3.5*2)+(3.5*2)+(1.25*4))=19(微米)。
由上述可知，本實施例的薄膜電晶體1的第一接觸洞TH1之中心點C1與第二接觸洞TH2之中心點C2在第一方向D1上具有不共線設計，確實可有效縮減薄膜電晶體1在第一方向D1上的寬度，而可以有效提升積體電路在佈局上的元件積集度。因此，本實施例的薄膜電晶體1在應用於顯示面板或其它光電元件的畫素結構時，更可以在維持畫素結構之開口率的情況下，大幅提升解析度至超高解析度(>500ppi)，例如：例如解析度≧538ppi或≧571ppi，而對照實施例之薄膜電晶體的解析度仍無法達到超高解析度，例如：解析度約為445ppi。
本發明之薄膜電晶體並不以上述實施例為限。下文將依序介紹本發明之其它實施例之薄膜電晶體與畫素結構，且為了便於比較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。
請參考第4圖。第4圖繪示了本發明之第二實施例之薄膜電晶體之示意圖。如第4圖所示，不同於第一實施例，在本實施例之薄膜電晶體2中，第一閘極線段GL1實質上係為一L型條段，L形線段包括一第一段L3
與一第二段L4，其中第一段L3之長邊x4實質上與第一方向D1平行，第二段L4之長邊x5實質上與第三方向D3平行，且第二段L4係與閘極G之一端連接；第二閘極線段GL2實質上為一長條段，且長條段之長邊x6實質上與第一方向D1平行。此外，第一方向D1與第三方向D3實質上彼此垂直相交，例如第一方向D1為第4圖之水平方向，而第三方向D3為第4圖之垂直方向，但不以此為限。若以第4圖之垂直方向為基準，順時針方向為正向，逆時針為負向，則第二方向D2係為正斜率方向。此外，第一方向D1與第二方向D2之夾角a1實質上介於15度與70度之間，且較佳實質上介於30度與45度之間，但不以此為限。在本實施例中，資料線DL係與第二閘極線段GL2在垂直投影方向Z上分別部分重疊。如此，第二方向D2(例如：氧化物半導體通道層CH延伸方向)既不平行於第一方向D1(例如：閘極線GL延伸方向)與第三方向D3(例如：資料線DL延伸方向)，也不垂直於第一方向D1(例如：閘極線GL延伸方向)與第三方向D3(例如：資料線DL延伸方向)。換言之，第二方向D2(例如：氧化物半導體通道層CH延伸方向)係斜向配置，具有正斜率。
在本實施例中，薄膜電晶體2的設計規則需考慮在第一方向D1上彼此相鄰資料線DL與汲極D的最小間距W1；第一接觸洞TH1的最小尺寸W2；在第一方向D1上源極S的邊緣與第一接觸洞TH1的邊緣的最小距離W3；以及資料線DL在第一方向D1上的最小線寬W4。由於本實施例的第一接觸洞TH1之中心點C1與第二接觸洞TH2之中心點C2在第一方向D1上不共線，因此薄膜電晶體2在第一方向D1上的最小寬度Wa不需考慮第二接觸洞TH2的最小尺寸W2，以及在第一方向D1上汲極D的邊緣與第二接觸洞TH2的邊緣的最小距離W3。由上述可知，薄膜電晶體2在第一方向D1上的最小寬度Wa實質上會等於兩倍的相鄰資料線DL與汲極D的最小間距W1、第一接觸洞TH1的最小尺寸W2、兩倍的源極S的邊緣與第一接觸洞TH1的邊緣的最小距離W3以及資料線DL的最小線寬W4的總和，亦即
Wa=((2*W1)+W2+(2*W3)+W4)。舉例而言，若現行的設計規則為W1=3.5微米；W2=3.5微米；W3=1.25微米；W4=2.75微米，則Wa=((3.5*2)+3.5+(1.25*2)+2.75)=15.75(微米)。
由上述可知，本實施例的薄膜電晶體2的第一接觸洞TH1之中心點C1與第二接觸洞TH2之中心點C2在第一方向D1上具有不共線設計，確實可有效縮減薄膜電晶體2在第一方向D1上的寬度，而可以有效提升積體電路在佈局上的元件積集度。因此，本實施例的薄膜電晶體2在應用於顯示面板或其它光電元件的畫素結構時，更可以大幅提升解析度至超高解析度(>500ppi)，例如：解析度≧538ppi或574ppi，而對照實施例之薄膜電晶體的解析度仍無法達到超高解析度，例如：解析度約為445ppi。
請參考第5圖。第5圖繪示了本發明之第三實施例之薄膜電晶體之示意圖。如第5圖所示，不同於第一實施例，在本實施例之薄膜電晶體3中，閘極線GL實質上係沿第一方向D1延伸，且閘極線GL可包括第一閘極線段GL1與第二閘極線段GL2，其中第一閘極線段GL1與第二閘極線段GL2實質上分別為一直線段，而閘極G之一端(例如第1圖之右側之一端)係與第一閘極線段GL1連接，且閘極G之另一端(例如第1圖之左側之一端)係與第二閘極線段GL2連接。閘極G實質上係沿第二方向D2延伸，且第二方向D2與第一方向D1不平行亦不垂直。在本實施例中，若以第5圖之垂直方向為基準，順時針方向為正向，逆時針為負向，則第二方向D2係為正斜率方向，但不以此為限。在一變化實施例中，第二方向D2亦可為負斜率方向。此外，第一方向D1與第二方向D2之夾角a1實質上介於15度與70度之間，且較佳實質上介於30度與45度之間，但不以此為限。此外，第一接觸洞TH1之中心點C1與第二接觸洞TH2之中心點C2在第一方向D1上不共線。舉例而言，在本實施例中，第一接觸洞TH1之中心點C1與第二接觸洞TH2之中
心點C2實質上在第二方向D2上共線，但不以此為限。本實施例之資料線DL係為一彎折線段，但大部分之資料線DL沿第三方向D3延伸。在本實施例中，第一方向D1與第三方向D3彼此交錯。舉例而言，在本實施例中，第一方向D1與第三方向D3之夾角實質上小於90度，但不以此為限。由於本實施例的第一接觸洞TH1之中心點C1與第二接觸洞TH2之中心點C2在第一方向D1上不共線，因此可有效縮減薄膜電晶體3在第一方向D1上的寬度，而同樣可以有效提升積體電路在佈局上的元件積集度。因此，本實施例的薄膜電晶體3在應用於顯示面板或其它光電元件的畫素結構時，更可以大幅提升解析度至超高解析度(>500ppi)，例如：解析度≧538ppi或574ppi，而對照實施例之薄膜電晶體的解析度仍無法達到超高解析度，例如：解析度約為445ppi。
請參考第6圖與第7圖。第6圖繪示了本發明之第一實施例之畫素結構之上視圖，第7圖繪示了本發明之第一實施例之畫素結構沿第6圖之剖線B-B’繪示之剖視圖。如第6圖與第7圖所示，本實施例之畫素結構50包括一薄膜電晶體5以及一畫素電極PE，其中畫素電極PE設置於基板10與介電層ES之上且連接汲極D。本實施例之薄膜電晶體5係選用第1圖與第2圖之第一實施例之薄膜電晶體，但不以此為限。薄膜電晶體5也可以選用第二或第三實施例或其它變化實施例之薄膜電晶體。由於畫素結構50之薄膜電晶體5係選用前述實施例所揭示之薄膜電晶體，其第一接觸洞TH1之中心點C1與第二接觸洞TH2之中心點C2在第一方向D1上具有不共線設計，可有效縮減薄膜電晶體在第一方向D1上的寬度，因此可以大幅提升本實施例之畫素結構50的解析度。畫素電極PE可包括一透明畫素電極可為單層或多層結構，其材料可包括例如氧化銦錫(ITO)、氧化銦鋅(IZO)、石墨烯、奈米炭管或其它適合之透明導電材料。本實施例之畫素結構50更可進一步包括一保護層PL，覆蓋於薄膜電晶體5與介電層ES之上，且保護層PL具有一第三
接觸洞TH3，其中畫素電極PE經由第三接觸洞TH3與汲極D接觸且連接。本實施例之畫素結構50係以一垂直電場驅動(例如垂直配向型液晶顯示面板)的液晶畫素結構為範例，因此畫素結構50更可進一步包括另一基板52、一共通電極CE、一液晶層LC以及其它用以顯示的至少擇一之必要元件，例如配向膜、彩色濾光片與遮光圖案等。基板52係與基板10相對設置，共通電極CE係位於基板52上並面對基板10，而液晶層LC係位於畫素電極PE與共通電極CE之間。
請參考第8圖。第8圖繪示了本發明之第二實施例之畫素結構之示意圖。如第8圖所示，本實施例之畫素結構60係為一水平電場驅動(例如邊緣電場切換型(fringe field switching,FFS))的液晶畫素結構為範例，其包括一薄膜電晶體6、一保護層PL、一畫素電極PE、一平坦層(或稱為覆蓋層或鈍化層)BP以及一共通電極CE。本實施例之薄膜電晶體6可選用前述任一實施例所揭示之薄膜電晶體。保護層PL覆蓋於薄膜電晶體6與介電層ES之上，且保護層PL具有一第三接觸洞TH3，其中畫素電極PE經由第三接觸洞TH3與汲極D接觸且連接。本實施例保護層PL係以單層結構為實施範例，且其材料可選自閘極絕緣層GI的材料，但不限於此。於其它實施例中，保護層PL係為雙層結構，且其材料可選自閘極絕緣層GI的材料或合適的材料，例如氧化鋁等等。平坦層BP設置於基板10上並覆蓋保護層PL與畫素電極PE。共通電極CE設置於基板10上並位於平坦層BP上。共通電極CE與畫素電極PE其中至少一者中包括有多個指狀電極，且兩相鄰之指狀電極間具有至少一個狹縫。在本實施例中，畫素電極PE實質上為一整面電極；共通電極CE則包括有多個指狀電極64F，且兩相鄰之指狀電極64F間具有至少一個狹縫64S。畫素結構60更可進一步包括另一基板52、一液晶層LC以及其它用以顯示的至少擇一之必要元件，例如配向膜、彩色濾光片與遮光圖案等。基板52係與基板10相對設置，且液晶層LC係位於基板52與共通電極CE之間。
請參考第9圖。第9圖繪示了本發明之第三實施例之畫素結構之示意圖。如第9圖所示，本實施例之畫素結構70係為另一種邊緣電場切換型的液晶畫素結構。本實施例之畫素結構70包括一薄膜電晶體7、一保護層PL、一畫素電極PE、一平坦層BP以及一共通電極CE。本實施例之薄膜電晶體7可選用前述任一實施例所揭示之薄膜電晶體。不同於第二實施例，本實施例之共通電極CE係設置於畫素電極PE之下方，共通電極CE位於畫素電極PE與基板10之間，且畫素電極PE與共通電極CE藉由平坦層BP加以隔絕。另外，保護層PL與平坦層BP具有第三接觸洞TH3，其中畫素電極PE經由第三接觸洞TH3與汲極D接觸且連接。此外，畫素電極PE包括有多個指狀電極62F，且兩相鄰之指狀電極62F間具有至少一個狹縫62S；共通電極CE則實質上為一整面電極。畫素結構70更可進一步包括另一基板52、一液晶層LC以及其它用以顯示的至少擇一之必要元件，例如配向膜、彩色濾光片與遮光圖案等。基板52係與基板10相對設置，且液晶層LC係位於基板52與畫素電極PE之間。
請參考第10圖。第10圖繪示了本發明之第四實施例之畫素結構之示意圖。如第10圖所示，本實施例之畫素結構80係為又一種邊緣電場切換型的液晶畫素結構。本實施例之畫素結構80包括一薄膜電晶體8、一保護層PL、一畫素電極PE、一平坦層BP以及一共通電極CE。本實施例之薄膜電晶體8可選用前述任一實施例所揭示之薄膜電晶體。共通電極CE係設置於畫素電極PE之下方，共通電極CE位於畫素電極PE與基板10之間，且畫素電極PE與共通電極CE藉由平坦層BP加以隔絕。另外，保護層PL與平坦層BP具有第三接觸洞TH3，其中畫素電極PE經由第三接觸洞TH3與汲極D接觸且連接。在本實施例中，畫素電極PE包括有多個指狀電極62F，且兩相鄰之指狀電極62F間具有至少一個狹縫62S；共通電極CE包括有多個指
狀電極64F，且兩相鄰之指狀電極64F間具有至少一個狹縫64S。此外，共通電極CE之指狀電極64F與畫素電極PE之指狀電極62F實質上係相互交錯排列，亦即共通電極CE之指狀電極64F在垂直投影方向Z上實質上係對應畫素電極PE之狹縫62S，而畫素電極PE之指狀電極62F在垂直投影方向Z上實質上係對應共通電極CE的狹縫64S。在一變化實施例中，共通電極CE設置於畫素電極PE之上方，且畫素電極PE位於共通電極CE與基板10之間，且畫素電極PE與共通電極CE藉由平坦層BP加以隔絕。畫素結構80更可進一步包括另一基板52、一液晶層LC以及其它用以顯示的至少擇一之必要元件，例如配向膜、彩色濾光片、遮光圖案。基板52係與基板10相對設置，且液晶層LC係位於基板52與畫素電極PE之間。
請參考第11圖。第11圖繪示了本發明之第五實施例之畫素結構之示意圖。如第11圖所示，本實施例之畫素結構90係為一平面電場切換型(in-plane switching,IPS)的液晶畫素結構，其包括一薄膜電晶體9、一保護層PL、一畫素電極PE以及一共通電極CE。本實施例之薄膜電晶體8可選用前述任一實施例所揭示之薄膜電晶體。共通電極CE與畫素電極PE均設置於保護層PL上，例如共通電極CE與畫素電極PE均設置於保護層PL之上表面。另外，保護層P具有第三接觸洞TH3，其中畫素電極PE經由第三接觸洞TH3與汲極D接觸且連接。在本實施例中，畫素電極PE包括有多個指狀電極62F，共通電極CE也包括有多個指狀電極64F，其中畫素電極PE的指狀電極62F與共通電極CE的指狀電極64F彼此交錯設置，且相鄰之畫素電極PE的指狀電極62F與共通電極CE的指狀電極64F間具有狹縫66S。本實施例之畫素結構90更可進一步包括另一基板52、一液晶層LC以及其它用以顯示的至少擇一之必要元件，例如配向膜、彩色濾光片與遮光圖案等。基板52係與基板10相對設置，且液晶層LC係位於基板52與畫素電極PE之間。
本發明之薄膜電晶體並不限定於應用在上述實施例所揭示的垂直電場驅動的液晶畫素結構或水平電場驅動的液晶畫素結構，而可應用在其它型式非自發光畫素結構或自發光畫素結構。非自發光的畫素結構包含其它型式的液晶畫素結構(例如光學補償彎曲(optically compensated bend,OCB)液晶畫素結構、膽固醇液晶畫素結構、藍相液晶畫素結構、或其它合適的液晶畫素結構)、電泳畫素結構、電濕潤畫素結構、或其它合適的畫素結構；自發光的畫素結構包含有機電激發光畫素結構、電漿畫素結構、場發射畫素結構、或其它合適的畫素結構。其中，多個畫素結構就構成一顯示面板。
綜上所述，本發明的薄膜電晶體的第一接觸洞之中心點與第二接觸洞之中心點在第一方向上具有不共線設計，確實可有效縮減薄膜電晶體在第一方向上的寬度，而可以有效提升積體電路在佈局上的元件積集度。此外，本發明的畫素結構之薄膜電晶體具有上述斜向設置的接觸洞，藉此可以大幅提升解析度。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧薄膜電晶體
10‧‧‧基板
G‧‧‧閘極
a1‧‧‧夾角
CH‧‧‧氧化物半導體通道層
ES‧‧‧介電層
S‧‧‧源極
D‧‧‧汲極
GL‧‧‧閘極線
D1‧‧‧第一方向
GL1‧‧‧第一閘極線段
GL2‧‧‧第二閘極線段
D2‧‧‧第二方向
x1‧‧‧長邊
L1‧‧‧第一段
L2‧‧‧第二段
x2‧‧‧長邊
x3‧‧‧長邊
D3‧‧‧第三方向
y1‧‧‧長邊
TH1‧‧‧第一接觸洞
TH2‧‧‧第二接觸洞
C1‧‧‧中心點
C2‧‧‧中心點
W1‧‧‧最小間距
W2‧‧‧最小尺寸
W3‧‧‧最小距離
W4‧‧‧最小線寬
Wa‧‧‧最小寬度
Claims (19)
- 一種薄膜電晶體，包括：一基板；一閘極，設置於該基板上並與一閘極線連接，其中該閘極線實質上係沿一第一方向延伸，且該閘極線包括一第一閘極線段與一第二閘極線段，該閘極之一端係與該第一閘極線段連接，且該閘極之另一端係與該第二閘極線段連接，該閘極實質上係沿一第二方向延伸，且該第二方向與該第一方向不平行亦不垂直；一閘極絕緣層，覆蓋於該閘極上；一氧化物半導體通道層，設置於該閘極絕緣層上並與該閘極在一垂直投影方向上重疊，其中該氧化物半導體通道層實質上係沿該第二方向延伸；一介電層，設置於該閘極絕緣層與該氧化物半導體通道層上，該介電層具有一第一接觸洞與一第二接觸洞，分別部分暴露出該氧化物半導體通道層，其中該第一接觸洞之一中心點與該第二接觸洞之一中心點在該第一方向上不共線；一源極，設置於該介電層上並經由該第一接觸洞與該氧化物半導體通道層接觸且連接，其中該源極係與一資料線連接，且該資料線實質上係沿一第三方向延伸；以及一汲極，設置於該介電層上並經由該第二接觸洞與該氧化物半導體通道層接觸且連接。
- 如請求項1所述之薄膜電晶體，其中該第一接觸洞之該中心點與該第二接觸洞之該中心點在該第二方向上共線。
- 如請求項1所述之薄膜電晶體，其中該第一方向與該第二方向之一夾角實質上介於15度與70度之間。
- 如請求項1所述之薄膜電晶體，其中該第一方向與該第三方向彼此交錯。
- 如請求項1所述之薄膜電晶體，其中該氧化物半導體通道層實質上係為一長條形，且該長條形之一長邊實質上與該第二方向平行。
- 如請求項1所述之薄膜電晶體，其中該第一閘極線段實質上係為一長條段，且該長條段之一長邊實質上與該第一方向平行，該第二閘極線段實質上係為一L形線段，該L形線段包括一第一段與一第二段，該第一段之一長邊實質上與該第一方向平行，且該第二段之一長邊實質上與該第三方向平行。
- 如請求項6所述之薄膜電晶體，其中該資料線與該L形線段之該第二段在該垂直投影方向上部分重疊。
- 如請求項6所述之薄膜電晶體，其中該資料線與該L形線段之該第一段在該垂直投影方向上部份重疊。
- 如請求項1所述之薄膜電晶體，其中該第二方向係為正斜率方向。
- 如請求項1所述之薄膜電晶體，其中該第二方向係為負斜率方向。
- 一種畫素結構，包括：如申請專利範圍第1項所述的該薄膜電晶體；以及一畫素電極，設置於該基板與該介電層之上且連接該汲極。
- 如申請專利範圍第11項所述的畫素結構，更包括一保護層，覆蓋於該薄膜電晶體與該介電層之上，且該保護層具有一第三接觸洞，其中該畫素電極經由該第三接觸洞與該汲極接觸且連接。
- 如申請專利範圍第11項所述的畫素結構，更包括一共通電極，設置於該基板上，其中該共通電極與該畫素電極其中至少一者包括有多個指狀電極，且兩相鄰之該等指狀電極間具有至少一個狹縫。
- 如申請專利範圍第13項所述的畫素結構，其中該共通電極設置於該畫素電極之下方，且該共通電極位於該畫素電極與該基板之間。
- 如申請專利範圍第13項所述的畫素結構，其中該共通電極設置於該畫素電極之上方，且該畫素電極位於該共通電極與該基板之間。
- 如申請專利範圍第13項所述的畫素結構，其中該共通電極與該畫素電極皆位於該保護層上。
- 如申請專利範圍第13項所述的畫素結構，其中該共通電極與該畫素電極皆具有該等指狀電極，且該共通電極之各該指狀電極與該畫素電極之各該指狀電極係相互交錯排列。
- 如請求項1所述之薄膜電晶體，其中該第一閘極線段實質上係為一L形線段，該L形線段包括一第一段與一第二段，該第一段之一長邊實質上與該第一方向平行，且該第二段之一長邊實質上與該第三方向平行，該第二閘極線段實質上係為一長條段，且該長條段之一長邊實質上與該第一方向平行。
- 如請求項18所述之薄膜電晶體，其中該資料線與該L形線段之該第一段在該垂直投影方向上部分重疊。
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| TW200518348A (en) * | 2003-10-08 | 2005-06-01 | Samsung Electronics Co Ltd | Thin film transistor array panel |
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