CN104269442B - 薄膜晶体管及像素结构 - Google Patents
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Abstract
本发明公开一种薄膜晶体管及像素结构，该薄膜晶体管包括基板、栅极、栅极绝缘层、氧化物半导体沟道层、介电层、源极以及漏极。栅极设置于基板上并与一栅极线连接。氧化物半导体沟道层实质上沿第二方向延伸，且第二方向与第一方向不平行也不垂直。介电层设置于氧化物半导体沟道层上并具有第一接触洞与第二接触洞，分别部分暴露出氧化物半导体沟道层，第一接触洞的中心点与第二接触洞的中心点在第一方向上不共线。源极设置于介电层上并经由第一接触洞与氧化物半导体沟道层接触且连接，漏极设置于介电层上并经由第二接触洞与氧化物半导体沟道层接触且连接。本发明的薄膜晶体管可有效缩减薄膜晶体管的宽度，提升集成电路的元件积集度还可提升解析度。
Description
技术领域
本发明涉及一种薄膜晶体管及像素结构，尤其涉及一种具有斜向设置的氧化物半导体沟道层的薄膜晶体管及具有超高解析度的像素结构。
背景技术
相较于非晶硅薄膜晶体管(amorphous silicon thin film transistor,a-SiTFT)，氧化物薄膜晶体管(oxide thin film transistor,oxide TFT)具有较高的载子迁移率，因此逐渐被应用在高解析度(～350ppi)的显示面板的像素结构。然而，目前氧化物薄膜晶体管仍受限于关键工艺能力使得其尺寸无法进一步缩减，因此无法在兼顾像素结构开口率的同时应用于超高解析度(>500ppi)显示面板上。
发明内容
本发明的目的之一在于提供一种具有缩减的尺寸的薄膜晶体管以及具有超高解析度(>500ppi(Pixels Per Inch))的像素结构。
本发明的一实施例提供一种薄膜晶体管，包括一基板、一栅极、一栅极绝缘层、一氧化物半导体沟道层、一介电层、一源极以及一漏极。栅极设置于基板上并与一栅极线连接，其中栅极线实质上沿一第一方向延伸，且栅极线包括一第一栅极线段与一第二栅极线段，栅极的一端与第一栅极线段连接，且栅极的另一端与第二栅极线段连接，栅极实质上沿一第二方向延伸，且第二方向与第一方向不平行也不垂直。栅极绝缘层覆盖于栅极上；氧化物半导体沟道层设置于栅极绝缘层上并与栅极在一垂直投影方向上重叠，其中氧化物半导体沟道层实质上沿第二方向延伸。介电层设置于栅极绝缘层与氧化物半导体沟道层上，介电层具有一第一接触洞与一第二接触洞，分别部分暴露出氧化物半导体沟道层，其中第一接触洞的一中心点与第二接触洞的一中心点在第一方向上不共线。源极设置于介电层上并经由第一接触洞与氧化物半导体沟道层接触且连接，其中源极与一数据线连接，且数据线实质上沿一第三方向延伸。漏极设置于介电层上并经由第二接触洞与氧化物半导体沟道层接触且连接。
本发明的另一实施例提供一种像素结构，包括上述薄膜晶体管，以及一像素电极，设置于基板与介电层之上且连接漏极。
本发明的薄膜晶体管可有效缩减薄膜晶体管在第一方向上的宽度，有效提升集成电路在布局上的元件积集度。本发明的像素结构的薄膜晶体管可以大幅提升解析度。
附图说明
图1示出了本发明的第一实施例的薄膜晶体管的俯视图。
图2示出了本发明的第一实施例的薄膜晶体管沿图1的剖线A-A’示出的剖视图。
图3示出了本发明的一对照实施例的薄膜晶体管的示意图。
图4示出了本发明的第二实施例的薄膜晶体管的示意图。
图5示出了本发明的第三实施例的薄膜晶体管的示意图。
图6示出了本发明的第一实施例的像素结构的俯视图。
图7示出了本发明的第一实施例的像素结构沿图6的剖线B-B’示出的剖视图。
图8示出了本发明的第二实施例的像素结构的示意图。
图9示出了本发明的第三实施例的像素结构的示意图。
图10示出了本发明的第四实施例的像素结构的示意图。
图11示出了本发明的第五实施例的像素结构的示意图。
上述附图中的附图标记说明如下：
1 薄膜晶体管 10 基板
G 栅极 GI 栅极绝缘层
CH 氧化物半导体通道层 ES 介电层
S 源极 D 漏极
GL 栅极线 D1 第一方向
GL1 第一栅极线段 GL2 第二栅极线段
D2 第二方向 x1 长边
L1 第一段 L2 第二段
x2 长边 x3 长边
D3 第三方向 Z 垂直投影方向
TH1 第一接触洞 TH2 第二接触洞
C1 中心点 C2 中心点
W1 最小间距 W2 最小尺寸
W3 最小距离 W4 最小线宽
Wa 最小宽度 1’ 薄膜晶体管
Wb 最小宽度 2 薄膜晶体管
L3 第一段 L4 第二段
x4 长边 x5 长边
x6 长边 a1 夹角
3 薄膜晶体管 50 像素结构
5 薄膜晶体管 PE 像素电极
PL 保护层 TH3 第三接触洞
60 像素结构 6 薄膜晶体管
BP 平坦层 52 基板
CE 共通电极 LC 液晶层
62F 指状电极 62S 狭缝
70 像素结构 7 薄膜晶体管
80 像素结构 8 薄膜晶体管
64F 指状电极 64S 狭缝
y1 长边 90 像素结构
9 薄膜晶体管 66S 狭缝
具体实施方式
为使熟悉本发明所属技术领域的普通技术人员能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
请参考图1与图2。图1示出了本发明的第一实施例的薄膜晶体管的俯视图，图2示出了本发明的第一实施例的薄膜晶体管沿图1的剖线A-A’示出的剖视图。如图1与图2所示，本实施例的薄膜晶体管1包括一基板10、一栅极G、一栅极绝缘层GI、一氧化物半导体沟道层CH、一介电层ES、一源极S以及一漏极D。基板10可为透明基板，且其可包括硬质基板或可挠式基板例如玻璃基板、石英基板或塑胶基板，但不以此为限。栅极G设置于基板10上并与一栅极线(或称为扫描线)GL连接，以接收栅极电压。栅极线GL实质上沿一第一方向D1延伸，且栅极线GL可包括一第一栅极线段GL1与一第二栅极线段GL2，其中栅极G的一端(例如图1的右侧的一端)与第一栅极线段GL1连接，且栅极G的另一端(例如图1的左侧的一端)与第二栅极线段GL2连接。栅极G实质上沿一第二方向D2延伸，且第二方向D2与第一方向D1不平行也不垂直。在本实施例中，若以图1的垂直方向为基准，顺时针方向为正向，逆时针为负向，则第二方向D2为负斜率方向。此外，第一方向D1与第二方向D2的夹角a1实质上介于15度与70度之间，且优选实质上介于30度与45度之间，但不以此为限。栅极绝缘层GI覆盖于栅极G上。此外，第一栅极线段GL1实质上为一长条段，且长条段的长边x1实质上与第一方向D1平行；第二栅极线段GL2实质上为一L形线段，L形线段包括一第一段L1与一第二段L2，其中第一段L1的长边x2实质上与第一方向D1平行，第二段L2的长边x3实质上与一第三方向D3平行，且第二段L2与栅极G的一端连接。
氧化物半导体沟道层CH设置于栅极绝缘层GI上并与栅极G在一垂直投影方向Z上重叠，其中氧化物半导体沟道层CH实质上沿第二方向D2延伸。本实施例的氧化物半导体沟道层CH实质上为一长条形，且长条形的长方向(长边y1)实质上与第二方向D2平行，也即氧化物半导体沟道层CH沿负斜率方向设置，但不以此为限。于其它实施例中，氧化物半导体沟道层CH实质上为多边形，例如：菱形、椭圆形或梯形，且菱形或椭圆形的长方向(长轴)实质上与第二方向D2平行，也即氧化物半导体沟道层CH沿负斜率方向设置。介电层ES设置于栅极绝缘层GI与氧化物半导体沟道层CH上，举例而言，介电层ES会覆盖于氧化物半导体沟道层CH上表面与侧边以及栅极绝缘层GI上表面上，其中介电层ES具有一第一接触洞TH1与一第二接触洞TH2，分别部分暴露出氧化物半导体沟道层CH，例如分别部分暴露出氧化物半导体沟道层CH上表面。第一接触洞TH1邻设于第二栅极线段GL2的第二段L2，且第二接触洞TH2邻设于第一栅极线段GL1，但不以此为限。于其它实施例中，第一接触洞TH1邻设于第二栅极线段GL2的第二段L2与第一段L1的交界处(连接处)。此外，第一接触洞TH1的中心点C1与第二接触洞TH2的中心点C2在第一方向D1上不共线。举例而言，在本实施例中，第一接触洞TH1的中心点C1与第二接触洞TH2的中心点C2实质上在第二方向D2上共线，但不以此为限。介电层ES也可作为蚀刻停止层之用，用以避免氧化物半导体沟道层CH于蚀刻源极S与漏极D时受损。源极S设置于介电层ES上并经由第一接触洞TH1与氧化物半导体沟道层CH接触且连接，其中源极S与一数据线DL连接，以接受像素电压(数据电压)，且数据线DL实质上沿第三方向D3延伸。数据线DL与第二栅极线段GL2的L形线段的第一段L2与第二段L2在垂直投影方向Z上分别部分重叠。漏极D设置于介电层ES上并经由第二接触洞TH2与氧化物半导体沟道层CH接触且连接。在本实施例中，第一方向D1与第三方向D3彼此交错。举例而言，在本实施例中，第一方向D1与第三方向D3实质上彼此垂直相交，例如第一方向D1为图1的水平方向，而第三方向D3为图1的垂直方向，但不以此为限。如此，第二方向D2(例如:氧化物半导体沟道层CH延伸方向)既不平行于第一方向D1(例如:栅极线GL延伸方向)与第三方向D3(例如:数据线DL延伸方向)，也不垂直于第一方向D1(例如:栅极线GL延伸方向)与第三方向D3(例如:数据线DL延伸方向)。换言之，第二方向D2(例如:氧化物半导体沟道层CH延伸方向)斜向配置，具有负斜率。
本实施例的薄膜晶体管1以底栅型薄膜晶体管为范例，但不以此为限。在其它变化实施例中，薄膜晶体管也可以是顶栅型薄膜晶体管或其它形式的薄膜晶体管。栅极G与栅极线GL可由一第一图案化导电层所构成，但不以此为限。第一图案化导电层的材料可包括金属氧化物导电材料例如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铝锌(AZO)、氧化铝铟、氧化铟(InO)、氧化镓(gallium oxide,GaO)或其它金属氧化物导电材料、石墨烯、金属材料例如钼(Mo)、钛(Ti)或其它金属材料，金属合金例如氮化钼(MoN)、上述材料的组合、或者其它具有低阻值的导电材料，此外，第一图案化导电层可为单层结构或复合层结构。栅极绝缘层GI的材料可为无机绝缘材料例如氧化硅、氮化硅、氮氧化硅、氧化石墨烯、氮化石墨烯、氮氧化石墨烯，或有机绝缘材料。栅极绝缘层GI可为单层结构或复合层结构。氧化物半导体沟道层CH的材料可包括例如氧化铟镓锌(indium gallium zinc oxide,IGZO)、氧化铟镓(IGO)、氧化铟锌(IZO)、氧化铟锡(indium tin oxide,ITO)、氧化锌(zinc oxide,ZnO)、氮氧化锌(zincoxy-nitride,ZnON)、氧化铟(indium oxide,InO)、(indium tin zinc oxide,ITZO)、氧化镓(gallium oxide,GaO)或其它合适的氧化物半导体材料。介电层ES的材料可为有机介电材料或无机介电材料，且介电层ES可为单层结构或复合层结构，相关材料可选自栅极绝缘层GI的材料，在此不再赘述。源极S、漏极D与数据线DL可由一第二图案化导电层所构成，但不以此为限。第二图案化导电层所构成的材料可包括透明导电材料，例如:氧化铟锡(ITO)、氧化铟锌(IZO)、石墨烯等等、不透明导电材料，例如：金属例如铝、钛/铝/钛、钼、钼/铝/钼、上述金属组成的合金或其它适合的金属或合金。此外，第二图案化导电层可为单层结构或复合层结构。
受限于工艺能力与对位误差等因素，集成电路的布局设计必须符合设计规则(design rule)。以本实施例为例，薄膜晶体管1的设计规则需考虑在第一方向D1上彼此相邻数据线DL与漏极D的最小间距W1；第二接触洞TH2的最小尺寸W2(若第二接触洞TH2为圆形接触洞，则最小尺寸W2为第二接触洞TH2的直径；若第二接触洞TH2为矩形接触洞，则最小尺寸W2为第二接触洞TH2的边长)；在第一方向D1上漏极D的边缘与第二接触洞TH2的边缘的最小距离W3；以及数据线DL在第一方向D1上的最小线宽W4。另外，由于本实施例的第一接触洞TH1的中心点C1与第二接触洞TH2的中心点C2在第一方向D1上不共线，因此薄膜晶体管1在第一方向D1上的最小宽度Wa不需考虑第一接触洞TH1的最小尺寸W2，以及在第一方向D1上源极S的边缘与第一接触洞TH1的边缘的最小距离W3。由上述可知，薄膜晶体管1在第一方向D1上的最小宽度Wa实质上会等于两倍的相邻数据线DL与漏极D的最小间距W1、第二接触洞TH2的最小尺寸W2、两倍的漏极D的边缘与第二接触洞TH2的边缘的最小距离W3以及数据线DL的最小线宽W4的总和，也即Wa＝((2*W1)+W2+(2*W3)+W4)。举例而言，若现行的设计规则例如为W1＝3.5微米；W2＝3.5微米；W3＝1.25微米；W4＝2.75微米，则Wa＝((3.5*2)+3.5+(1.25*2)+2.75)＝15.75(微米)。
请参考图3。图3示出了本发明的一对照实施例的薄膜晶体管的示意图。如图3所示，对照实施例的薄膜晶体管1’的氧化物半导体沟道层CH沿第一方向D1设置，且第一接触洞TH1与第二接触洞TH2在第一方向D1上为共线，在此状况下，对照实施例的薄膜晶体管1’在第一方向D1上的最小宽度Wb实质上会等于两倍的相邻数据线DL与漏极D的最小间距W1、第一接触洞TH1的最小尺寸W2、第二接触洞TH2的最小尺寸W2、两倍的源极S的边缘与第一接触洞TH1的边缘的最小距离W3以及两倍的漏极D的边缘与第二接触洞TH2的边缘的最小距离W3的总和，也即Wb＝((2*W1)+(2*W2)+(4*W3))。举例而言，若现行的设计规则例如为W1＝3.5微米；W2＝3.5微米；W3＝1.25微米，则Wb＝((3.5*2)+(3.5*2)+(1.25*4))＝19(微米)。
由上述可知，本实施例的薄膜晶体管1的第一接触洞TH1的中心点C1与第二接触洞TH2的中心点C2在第一方向D1上具有不共线设计，确实可有效缩减薄膜晶体管1在第一方向D1上的宽度，而可以有效提升集成电路在布局上的元件积集度。因此，本实施例的薄膜晶体管1在应用于显示面板或其它光电元件的像素结构时，更可以在维持像素结构的开口率的情况下，大幅提升解析度至超高解析度(>500ppi)，例如：例如解析度≧538ppi或≧571ppi，而对照实施例的薄膜晶体管的解析度仍无法达到超高解析度，例如：解析度约为445ppi。
本发明的薄膜晶体管并不以上述实施例为限。下文将依序介绍本发明的其它实施例的薄膜晶体管与像素结构，且为了便于比较各实施例的相异处并简化说明，在下文的各实施例中使用相同的符号标注相同的元件，且主要针对各实施例的相异处进行说明，而不再对重复部分进行赘述。
请参考图4。图4示出了本发明的第二实施例的薄膜晶体管的示意图。如图4所示，不同于第一实施例，在本实施例的薄膜晶体管2中，第一栅极线段GL1实质上为一L型条段，L形线段包括一第一段L3与一第二段L4，其中第一段L3的长边x4实质上与第一方向D1平行，第二段L4的长边x5实质上与第三方向D3平行，且第二段L4与栅极G的一端连接；第二栅极线段GL2实质上为一长条段，且长条段的长边x6实质上与第一方向D1平行。此外，第一方向D1与第三方向D3实质上彼此垂直相交，例如第一方向D1为图4的水平方向，而第三方向D3为图4的垂直方向，但不以此为限。若以图4的垂直方向为基准，顺时针方向为正向，逆时针为负向，则第二方向D2为正斜率方向。此外，第一方向D1与第二方向D2的夹角a1实质上介于15度与70度之间，且优选实质上介于30度与45度之间，但不以此为限。在本实施例中，数据线DL与第二栅极线段GL2在垂直投影方向Z上分别部分重叠。如此，第二方向D2(例如:氧化物半导体沟道层CH延伸方向)既不平行于第一方向D1(例如:栅极线GL延伸方向)与第三方向D3(例如:数据线DL延伸方向)，也不垂直于第一方向D1(例如:栅极线GL延伸方向)与第三方向D3(例如:数据线DL延伸方向)。换言之，第二方向D2(例如:氧化物半导体沟道层CH延伸方向)斜向配置，具有正斜率。
在本实施例中，薄膜晶体管2的设计规则需考虑在第一方向D1上彼此相邻数据线DL与漏极D的最小间距W1；第一接触洞TH1的最小尺寸W2；在第一方向D1上源极S的边缘与第一接触洞TH1的边缘的最小距离W3；以及数据线DL在第一方向D1上的最小线宽W4。由于本实施例的第一接触洞TH1的中心点C1与第二接触洞TH2的中心点C2在第一方向D1上不共线，因此薄膜晶体管2在第一方向D1上的最小宽度Wa不需考虑第二接触洞TH2的最小尺寸W2，以及在第一方向D1上漏极D的边缘与第二接触洞TH2的边缘的最小距离W3。由上述可知，薄膜晶体管2在第一方向D1上的最小宽度Wa实质上会等于两倍的相邻数据线DL与漏极D的最小间距W1、第一接触洞TH1的最小尺寸W2、两倍的源极S的边缘与第一接触洞TH1的边缘的最小距离W3以及数据线DL的最小线宽W4的总和，也即Wa＝((2*W1)+W2+(2*W3)+W4)。举例而言，若现行的设计规则为W1＝3.5微米；W2＝3.5微米；W3＝1.25微米；W4＝2.75微米，则Wa＝((3.5*2)+3.5+(1.25*2)+2.75)＝15.75(微米)。
由上述可知，本实施例的薄膜晶体管2的第一接触洞TH1的中心点C1与第二接触洞TH2的中心点C2在第一方向D1上具有不共线设计，确实可有效缩减薄膜晶体管2在第一方向D1上的宽度，而可以有效提升集成电路在布局上的元件积集度。因此，本实施例的薄膜晶体管2在应用于显示面板或其它光电元件的像素结构时，更可以大幅提升解析度至超高解析度(>500ppi)，例如:解析度≧538ppi或574ppi，而对照实施例的薄膜晶体管的解析度仍无法达到超高解析度，例如：解析度约为445ppi。
请参考图5。图5示出了本发明的第三实施例的薄膜晶体管的示意图。如图5所示，不同于第一实施例，在本实施例的薄膜晶体管3中，栅极线GL实质上沿第一方向D1延伸，且栅极线GL可包括第一栅极线段GL1与第二栅极线段GL2，其中第一栅极线段GL1与第二栅极线段GL2实质上分别为一直线段，而栅极G的一端(例如图1的右侧的一端)与第一栅极线段GL1连接，且栅极G的另一端(例如图1的左侧的一端)与第二栅极线段GL2连接。栅极G实质上沿第二方向D2延伸，且第二方向D2与第一方向D1不平行也不垂直。在本实施例中，若以图5的垂直方向为基准，顺时针方向为正向，逆时针为负向，则第二方向D2为正斜率方向，但不以此为限。在一变化实施例中，第二方向D2也可为负斜率方向。此外，第一方向D1与第二方向D2的夹角a1实质上介于15度与70度之间，且优选实质上介于30度与45度之间，但不以此为限。此外，第一接触洞TH1的中心点C1与第二接触洞TH2的中心点C2在第一方向D1上不共线。举例而言，在本实施例中，第一接触洞TH1的中心点C1与第二接触洞TH2的中心点C2实质上在第二方向D2上共线，但不以此为限。本实施例的数据线DL为一弯折线段，但大部分的数据线DL沿第三方向D3延伸。在本实施例中，第一方向D1与第三方向D3彼此交错。举例而言，在本实施例中，第一方向D1与第三方向D3的夹角实质上小于90度，但不以此为限。由于本实施例的第一接触洞TH1的中心点C1与第二接触洞TH2的中心点C2在第一方向D1上不共线，因此可有效缩减薄膜晶体管3在第一方向D1上的宽度，而同样可以有效提升集成电路在布局上的元件积集度。因此，本实施例的薄膜晶体管3在应用于显示面板或其它光电元件的像素结构时，更可以大幅提升解析度至超高解析度(>500ppi)，例如：解析度≧538ppi或574ppi，而对照实施例的薄膜晶体管的解析度仍无法达到超高解析度，例如：解析度约为445ppi。
请参考图6与图7。图6示出了本发明的第一实施例的像素结构的俯视图，图7示出了本发明的第一实施例的像素结构沿图6的剖线B-B’示出的剖视图。如图6与图7所示，本实施例的像素结构50包括一薄膜晶体管5以及一像素电极PE，其中像素电极PE设置于基板10与介电层ES之上且连接漏极D。本实施例的薄膜晶体管5选用图1与图2的第一实施例的薄膜晶体管，但不以此为限。薄膜晶体管5也可以选用第二或第三实施例或其它变化实施例的薄膜晶体管。由于像素结构50的薄膜晶体管5选用前述实施例所揭示的薄膜晶体管，其第一接触洞TH1的中心点C1与第二接触洞TH2的中心点C2在第一方向D1上具有不共线设计，可有效缩减薄膜晶体管在第一方向D1上的宽度，因此可以大幅提升本实施例的像素结构50的解析度。像素电极PE可包括一透明像素电极可为单层或多层结构，其材料可包括例如氧化铟锡(ITO)、氧化铟锌(IZO)、石墨烯、纳米炭管或其它适合的透明导电材料。本实施例的像素结构50还可进一步包括一保护层PL，覆盖于薄膜晶体管5与介电层ES之上，且保护层PL具有一第三接触洞TH3，其中像素电极PE经由第三接触洞TH3与漏极D接触且连接。本实施例的像素结构50以一垂直电场驱动(例如垂直配向型液晶显示面板)的液晶像素结构为范例，因此像素结构50还可进一步包括另一基板52、一共通电极CE、一液晶层LC以及其它用以显示的至少择一的必要元件，例如配向膜、彩色滤光片与遮光图案等。基板52与基板10相对设置，共通电极CE位于基板52上并面对基板10，而液晶层LC位于像素电极PE与共通电极CE之间。
请参考图8。图8示出了本发明的第二实施例的像素结构的示意图。如图8所示，本实施例的像素结构60为一水平电场驱动(例如边缘电场切换型(fringe field switching,FFS))的液晶像素结构为范例，其包括一薄膜晶体管6、一保护层PL、一像素电极PE、一平坦层(或称为覆盖层或钝化层)BP以及一共通电极CE。本实施例的薄膜晶体管6可选用前述任一实施例所揭示的薄膜晶体管。保护层PL覆盖于薄膜晶体管6与介电层ES之上，且保护层PL具有一第三接触洞TH3，其中像素电极PE经由第三接触洞TH3与漏极D接触且连接。本实施例保护层PL以单层结构为实施范例，且其材料可选自栅极绝缘层GI的材料，但不限于此。于其它实施例中，保护层PL为双层结构，且其材料可选自栅极绝缘层GI的材料或合适的材料，例如氧化铝等等。平坦层BP设置于基板10上并覆盖保护层PL与像素电极PE。共通电极CE设置于基板10上并位于平坦层BP上。共通电极CE与像素电极PE其中至少一者中包括有多个指状电极，且两相邻的指状电极间具有至少一个狭缝。在本实施例中，像素电极PE实质上为一整面电极；共通电极CE则包括有多个指状电极64F，且两相邻的指状电极64F间具有至少一个狭缝64S。像素结构60还可进一步包括另一基板52、一液晶层LC以及其它用以显示的至少择一的必要元件，例如配向膜、彩色滤光片与遮光图案等。基板52与基板10相对设置，且液晶层LC位于基板52与共通电极CE之间。
请参考图9。图9示出了本发明的第三实施例的像素结构的示意图。如图9所示，本实施例的像素结构70为另一种边缘电场切换型的液晶像素结构。本实施例的像素结构70包括一薄膜晶体管7、一保护层PL、一像素电极PE、一平坦层BP以及一共通电极CE。本实施例的薄膜晶体管7可选用前述任一实施例所揭示的薄膜晶体管。不同于第二实施例，本实施例的共通电极CE设置于像素电极PE的下方，共通电极CE位于像素电极PE与基板10之间，且像素电极PE与共通电极CE通过平坦层BP加以隔绝。另外，保护层PL与平坦层BP具有第三接触洞TH3，其中像素电极PE经由第三接触洞TH3与漏极D接触且连接。此外，像素电极PE包括有多个指状电极62F，且两相邻的指状电极62F间具有至少一个狭缝62S；共通电极CE则实质上为一整面电极。像素结构70还可进一步包括另一基板52、一液晶层LC以及其它用以显示的至少择一的必要元件，例如配向膜、彩色滤光片与遮光图案等。基板52与基板10相对设置，且液晶层LC位于基板52与像素电极PE之间。
请参考图10。图10示出了本发明的第四实施例的像素结构的示意图。如图10所示，本实施例的像素结构80为又一种边缘电场切换型的液晶像素结构。本实施例的像素结构80包括一薄膜晶体管8、一保护层PL、一像素电极PE、一平坦层BP以及一共通电极CE。本实施例的薄膜晶体管8可选用前述任一实施例所揭示的薄膜晶体管。共通电极CE设置于像素电极PE的下方，共通电极CE位于像素电极PE与基板10之间，且像素电极PE与共通电极CE通过平坦层BP加以隔绝。另外，保护层PL与平坦层BP具有第三接触洞TH3，其中像素电极PE经由第三接触洞TH3与漏极D接触且连接。在本实施例中，像素电极PE包括有多个指状电极62F，且两相邻的指状电极62F间具有至少一个狭缝62S；共通电极CE包括有多个指状电极64F，且两相邻的指状电极64F间具有至少一个狭缝64S。此外，共通电极CE的指状电极64F与像素电极PE的指状电极62F实质上相互交错排列，也即共通电极CE的指状电极64F在垂直投影方向Z上实质上对应像素电极PE的狭缝62S，而像素电极PE的指状电极62F在垂直投影方向Z上实质上对应共通电极CE的狭缝64S。在一变化实施例中，共通电极CE设置于像素电极PE之上方，且像素电极PE位于共通电极CE与基板10之间，且像素电极PE与共通电极CE通过平坦层BP加以隔绝。像素结构80还可进一步包括另一基板52、一液晶层LC以及其它用以显示的至少择一的必要元件，例如配向膜、彩色滤光片、遮光图案。基板52与基板10相对设置，且液晶层LC位于基板52与像素电极PE之间。
请参考图11。图11示出了本发明的第五实施例的像素结构的示意图。如图11所示，本实施例的像素结构90为一平面电场切换型(in-plane switching,IPS)的液晶像素结构，其包括一薄膜晶体管9、一保护层PL、一像素电极PE以及一共通电极CE。本实施例的薄膜晶体管8可选用前述任一实施例所揭示的薄膜晶体管。共通电极CE与像素电极PE均设置于保护层PL上，例如共通电极CE与像素电极PE均设置于保护层PL之上表面。另外，保护层P具有第三接触洞TH3，其中像素电极PE经由第三接触洞TH3与漏极D接触且连接。在本实施例中，像素电极PE包括有多个指状电极62F，共通电极CE也包括有多个指状电极64F，其中像素电极PE的指状电极62F与共通电极CE的指状电极64F彼此交错设置，且相邻的像素电极PE的指状电极62F与共通电极CE的指状电极64F间具有狭缝66S。本实施例的像素结构90还可进一步包括另一基板52、一液晶层LC以及其它用以显示的至少择一的必要元件，例如配向膜、彩色滤光片与遮光图案等。基板52与基板10相对设置，且液晶层LC位于基板52与像素电极PE之间。
本发明的薄膜晶体管并不限定于应用在上述实施例所揭示的垂直电场驱动的液晶像素结构或水平电场驱动的液晶像素结构，而可应用在其它型式非自发光像素结构或自发光像素结构。非自发光的像素结构包含其它型式的液晶像素结构(例如光学补偿弯曲(optically compensated bend,OCB)液晶像素结构、胆固醇液晶像素结构、蓝相液晶像素结构、或其它合适的液晶像素结构)、电泳像素结构、电湿润像素结构、或其它合适的像素结构；自发光的像素结构包含有机电激发光像素结构、电浆像素结构、场发射像素结构、或其它合适的像素结构。其中，多个像素结构就构成一显示面板。
综上所述，本发明的薄膜晶体管的第一接触洞的中心点与第二接触洞的中心点在第一方向上具有不共线设计，确实可有效缩减薄膜晶体管在第一方向上的宽度，而可以有效提升集成电路在布局上的元件积集度。此外，本发明的像素结构的薄膜晶体管具有上述斜向设置的接触洞，由此可以大幅提升解析度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (18)
1.一种薄膜晶体管，包括：
一基板；
一栅极，设置于该基板上并与一栅极线连接，其中该栅极线实质上沿一第一方向延伸，且该栅极线包括一第一栅极线段与一第二栅极线段，该栅极的一端与该第一栅极线段连接，且该栅极的另一端与该第二栅极线段连接，该栅极实质上沿一第二方向延伸，且该第二方向与该第一方向不平行也不垂直；
一栅极绝缘层，覆盖于该栅极上；
一氧化物半导体沟道层，设置于该栅极绝缘层上并与该栅极在一垂直投影方向上重叠，其中该氧化物半导体沟道层实质上沿该第二方向延伸；
一介电层，设置于该栅极绝缘层与该氧化物半导体沟道层上，该介电层具有一第一接触洞与一第二接触洞，分别部分暴露出该氧化物半导体沟道层，其中该第一接触洞的一中心点与该第二接触洞的一中心点在该第一方向上不共线；
一源极，设置于该介电层上并经由该第一接触洞与该氧化物半导体沟道层接触且连接，其中该源极与一数据线连接，且该数据线实质上沿一第三方向延伸；以及
一漏极，设置于该介电层上并经由该第二接触洞与该氧化物半导体沟道层接触且连接。
2.如权利要求1所述的薄膜晶体管，其中该第一接触洞的该中心点与该第二接触洞的该中心点在该第二方向上共线。
3.如权利要求1所述的薄膜晶体管，其中该第一方向与该第二方向的一夹角实质上介于15度与70度之间。
4.如权利要求1所述的薄膜晶体管，其中该第一方向与该第三方向彼此交错。
5.如权利要求1所述的薄膜晶体管，其中该氧化物半导体沟道层实质上为一长条形，且该长条形的一长边实质上与该第二方向平行。
6.如权利要求1所述的薄膜晶体管，其中该第一栅极线段实质上为一长条段，且该长条段的一长边实质上与该第一方向平行，该第二栅极线段实质上为一L形线段，该L形线段包括一第一段与一第二段，该第一段的一长边实质上与该第一方向平行，且该第二段的一长边实质上与该第三方向平行。
7.如权利要求6所述的薄膜晶体管，其中该数据线与该L形线段的该第二段在该垂直投影方向上部分重叠。
8.如权利要求6所述的薄膜晶体管，其中该数据线与该L形线段的该第一段在该垂直投影方向上部分重叠。
9.如权利要求1所述的薄膜晶体管，其中该第二方向为正斜率方向。
10.如权利要求1所述的薄膜晶体管，其中该第二方向为负斜率方向。
11.一种像素结构，包括：
如权利要求第1项所述的该薄膜晶体管；以及
一像素电极，设置于该基板与该介电层之上且连接该漏极。
12.如权利要求11所述的像素结构，还包括一保护层，覆盖于该薄膜晶体管与该介电层之上，且该保护层具有一第三接触洞，其中该像素电极经由该第三接触洞与该漏极接触且连接。
13.如权利要求11所述的像素结构，还包括一共通电极，设置于该基板上，其中该共通电极与该像素电极其中至少一者包括有多个指状电极，且两相邻的所述指状电极间具有至少一个狭缝。
14.如权利要求13所述的像素结构，其中该共通电极设置于该像素电极的下方，且该共通电极位于该像素电极与该基板之间。
15.如权利要求13所述的像素结构，其中该共通电极设置于该像素电极的上方，且该像素电极位于该共通电极与该基板之间。
16.如权利要求12所述的像素结构，还包括一共通电极，设置于该基板上，其中该共通电极与该像素电极其中至少一者包括有多个指状电极，且两相邻的所述指状电极间具有至少一个狭缝。
17.如权利要求16所述的像素结构，其中该共通电极与该像素电极皆位于该保护层上。
18.如权利要求13所述的像素结构，其中该共通电极与该像素电极皆具有所述指状电极，且该共通电极的各该指状电极与该像素电极的各该指状电极相互交错排列。
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