TW201622068A - 半導體積體電路裝置之製造方法、及半導體積體電路裝置 - Google Patents

半導體積體電路裝置之製造方法、及半導體積體電路裝置 Download PDF

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Yasuhiko Kawashima
Hideo Kasai
Ryotaro Sakurai
Yutaka Shinagawa
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Abstract

本發明提出一種半導體積體電路裝置之製造方法及半導體積體電路裝置，該半導體積體電路裝置之製造方法於形成周邊電路區域(ER2)之邏輯閘極電極(G5、G6)之光罩步驟時，亦同時將記憶體電路區域(ER1)之周繞導電層(Ga、Gb)分斷，而可形成電性分離之第1選擇閘極電極(G2a、G2b)及第2選擇閘極電極(G3a、G3b)，因此，即便於形成可獨立地控制之第1選擇閘極電極(G2a、G2b)及第2選擇閘極電極(G3a、G3b)之情形時，亦無須除先前之僅對記憶體電路區域進行加工之專用光罩步驟外進而多餘地追加僅對記憶體電路區域(ER1)進行加工之專用光罩步驟，從而可相應地降低製造成本。

Description

半導體積體電路裝置之製造方法、及半導體積體電路裝置
本發明係關於一種半導體積體電路裝置之製造方法及半導體積體電路裝置。
先前，考慮側壁狀之選擇閘極電極介隔由絕緣構件構成之側壁間隔件形成於記憶體閘極電極之一側壁而成的記憶胞(例如參照專利文獻1)。又，近年來，亦考慮於側壁狀之第1選擇閘極電極與第2選擇閘極電極間介隔側壁間隔件配置記憶體閘極電極而可獨立地控制第1選擇閘極電極及第2選擇閘極電極的記憶胞。此種記憶胞係於設置有記憶體閘極電極之記憶體閘極構造體亦設置有電荷儲存層，藉由對該電荷儲存層注入電荷而可寫入資料，或者，藉由奪去電荷儲存層內之電荷而可刪除資料。
實際上，於後者之記憶胞，對電荷儲存層注入電荷之情形時，利用具備第2選擇閘極電極之第2選擇閘極構造體將源極電壓遮斷，並且經由具備第1選擇閘極電極之第1選擇閘極構造體對記憶體閘極構造體之通道層施加低電壓之位元電壓。此時，於記憶體閘極構造體，對記憶體閘極電極施加高電壓之記憶體閘極電壓，而可藉由因位元電壓與記憶體閘極電壓之電壓差產生之量子穿隧效應對電荷儲存層注入電荷。
於以此種構成形成之記憶胞配置成矩陣狀而成之半導體積體電路裝置，於複數個記憶胞共有被施加高電壓之記憶體閘極電壓之記憶 體閘極線。因此，若為了對一記憶胞之電荷儲存層注入電荷而對記憶體閘極線施加高電壓之記憶體閘極電壓，則於共有該記憶體閘極線之其他記憶胞，即便於未對電荷儲存層注入電荷時，高電壓之記憶體閘極電壓亦施加至記憶體閘極電極。
因此，於該情形時，於不對電荷儲存層注入電荷之記憶胞，利用連接於源極線之第2選擇閘極構造體將對於通道層之電壓施加遮斷，並且藉由第1選擇閘極構造體將來自位元線之高電壓之位元電壓施加至記憶體閘極構造體之通道層。藉此，於記憶體閘極電極被施加高電壓之記憶體閘極電壓之記憶體閘極構造體，高電壓之位元電壓施加至通道層，因此，記憶體閘極電極與通道層之電壓差變小，其結果，不產生量子穿隧效應而電荷無法注入至電荷儲存層。
而且，如此般配置成矩陣狀之複數個記憶胞係利用一般之半導體製造製程即利用光罩對抗蝕劑進行加工之光微影技術，藉由該抗蝕劑對導電層等進行加工而製造第1選擇閘極構造體或第2選擇閘極構造體、記憶體閘極構造體。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-129816號公報
然而，於此種半導體積體電路裝置，除配置成矩陣狀之複數個記憶胞以外，亦可設置例如CPU(Central Processing Unit，中央處理單元)或ASIC(Application-Specific Integrated Circuit，特殊應用積體電路)、感測放大器、行解碼器、列解碼器、輸入輸出電路等周邊電路。因此，藉由半導體製造製程製造配置成矩陣狀之複數個記憶胞時，除製造周邊電路之半導體製造製程以外，必須另外追加記憶胞之 半導體製造製程。
尤其是，關於如上所述之記憶胞，由於具有可獨立地控制第1選擇閘極電極與第2選擇閘極電極之特殊之構成，故而相應地，必須對先前之僅對記憶體電路區域進行加工之專用光罩步驟追加僅對記憶體電路區域進行加工之使用專用之光罩之專用光罩步驟，而有花費製造成本之問題。
因此，本發明係考慮以上方面而完成者，其目的在於提出一種半導體積體電路裝置之製造方法及半導體積體電路裝置，該半導體積體電路裝置之製造方法即便於形成可獨立地控制之第1選擇閘極電極及第2選擇閘極電極之情形時，亦無須除先前之僅對記憶體電路區域進行加工之專用光罩步驟外進而多餘地追加僅對記憶體電路區域進行加工之專用光罩步驟，從而可相應地降低製造成本。
為了解決上述問題，本發明之半導體積體電路裝置之製造方法之特徵在於其係具備如下電路區域之半導體積體電路裝置之製造方法：記憶體電路區域，其形成有記憶胞，該記憶胞在包含第1選擇閘極電極之第1選擇閘極構造體與包含第2選擇閘極電極之第2選擇閘極構造體之間介隔側壁間隔件配置有記憶體閘極構造體；及周邊電路區域，其形成有周邊電路之邏輯閘極構造體；且該半導體積體電路裝置之製造方法包括如下步驟：側壁間隔件形成步驟，其於上述記憶體電路區域形成依次積層有下部閘極絕緣膜、電荷儲存層、上部閘極絕緣膜、及記憶體閘極電極之上述記憶體閘極構造體之後，以覆蓋上述記憶體閘極構造體之方式形成上述側壁間隔件；導電層形成步驟，其於形成有上述記憶體閘極構造體之上述記憶體電路區域及上述周邊電路區域依次積層閘極絕緣膜及導電層；導電層圖案化步驟，其使上述周邊電路區域之上述導電層原樣殘存，並且對上述記憶體電路區域之上 述導電層進行回蝕，藉此，沿著上述側壁間隔件之周邊形成周繞上述記憶體閘極電極之側壁狀之周繞導電層；及閘極電極形成步驟，其使用藉由光罩而圖案化之抗蝕劑將上述周邊電路區域之上述導電層圖案化，藉此，於上述閘極絕緣膜上形成上述邏輯閘極構造體之邏輯閘極電極，並且原狀利用上述抗蝕劑亦將上述記憶體電路區域中之上述周繞導電層之一部分去除，藉此，將該周繞導電層分斷，而形成上述第1選擇閘極電極、及與上述第1選擇閘極電極電性分離之上述第2選擇閘極電極。
又，本發明之半導體積體電路裝置之特徵在於包括如下電路區域：記憶體電路區域，其形成有記憶胞，該記憶胞在包含第1選擇閘極電極之第1選擇閘極構造體與包含第2選擇閘極電極之第2選擇閘極構造體之間介隔側壁間隔件配置有記憶體閘極構造體；及周邊電路區域，其形成有周邊電路之邏輯閘極構造體；上述邏輯閘極構造體具有於閘極絕緣膜上形成有由與上述第1選擇閘極電極及上述第2選擇閘極電極相同之導電層形成之邏輯閘極電極的構成，上述記憶體閘極構造體具有依次積層有下部閘極絕緣膜、電荷儲存層、上部閘極絕緣膜、及記憶體閘極電極之構成，上述第1選擇閘極電極及上述第2選擇閘極電極係沿著上述記憶體閘極電極之側壁之上述側壁間隔件形成為側壁狀，且配置於周繞上述記憶體閘極電極之同一周繞線上，並藉由未形成上述第1選擇閘極電極及上述第2選擇閘極電極之複數個選擇閘極電極切斷部而電性分離。
根據本發明，於形成周邊電路區域之邏輯閘極電極之光罩步驟時，亦同時將記憶體電路區域之周繞導電層分斷，而可形成電性分離之第1選擇閘極電極及第2選擇閘極電極，因此，即便於形成可獨立地控制之第1選擇閘極電極及第2選擇閘極電極之情形時，亦無須除先前 之僅對記憶體電路區域進行加工之專用光罩步驟外進而多餘地追加僅對記憶體電路區域進行加工之專用光罩步驟，從而可相應地降低製造成本。
1‧‧‧半導體積體電路裝置
3a‧‧‧記憶胞
3b‧‧‧記憶胞
3c‧‧‧記憶胞
3d‧‧‧記憶胞
3e‧‧‧記憶胞
3f‧‧‧記憶胞
4a‧‧‧記憶體閘極構造體
4b‧‧‧記憶體閘極構造體
5a‧‧‧第1選擇閘極構造體
5b‧‧‧第1選擇閘極構造體
6a‧‧‧第2選擇閘極構造體
6b‧‧‧第2選擇閘極構造體
7a‧‧‧邏輯閘極構造體
7b‧‧‧邏輯閘極構造體
10a‧‧‧導電層
10b‧‧‧導電層
11a‧‧‧導電層
11b‧‧‧導電層
13‧‧‧選擇閘極電極切斷部
14‧‧‧選擇閘極電極切斷部
15‧‧‧選擇閘極電極切斷部
16‧‧‧選擇閘極電極切斷部
17a‧‧‧基台部
17b‧‧‧覆蓋部
17c‧‧‧接點設置面
18‧‧‧周邊電路
19‧‧‧周邊電路
20‧‧‧元件分離層
21‧‧‧絕緣層
23a‧‧‧下部閘極絕緣膜
23b‧‧‧上部閘極絕緣膜
25a‧‧‧閘極絕緣膜
25b‧‧‧閘極絕緣膜
27a‧‧‧側壁間隔件
27b‧‧‧絕緣壁
27c‧‧‧側壁間隔件
29a‧‧‧閘極絕緣膜
29b‧‧‧閘極絕緣膜
30‧‧‧凹部
30a‧‧‧犧牲氧化膜
30b‧‧‧保護絕緣層
30c‧‧‧保護絕緣膜
35‧‧‧記憶體閘極電極用導電層
37‧‧‧導電層
40‧‧‧缺損部
C1‧‧‧接點
C2‧‧‧接點
C3‧‧‧接點
C4a‧‧‧接點
C4b‧‧‧接點
C5‧‧‧接點
C6‧‧‧接點
C8‧‧‧接點
C9‧‧‧接點
C10‧‧‧接點
C12‧‧‧接點
C13‧‧‧接點
C14‧‧‧接點
D1‧‧‧源極區域
D1a‧‧‧擴展區域
D2‧‧‧汲極區域
D2a‧‧‧擴展區域
D2b‧‧‧擴展區域
D3‧‧‧源極區域
D3a‧‧‧擴展區域
D4‧‧‧雜質擴散區域
D4a‧‧‧擴展區域
D5‧‧‧雜質擴散區域
D5a‧‧‧擴展區域
D6‧‧‧雜質擴散區域
D6a‧‧‧擴展區域
D7‧‧‧雜質擴散區域
D7a‧‧‧擴展區域
Ga‧‧‧周繞導電層
Gb‧‧‧周繞導電層
G1a‧‧‧記憶體閘極電極
G1b‧‧‧記憶體閘極電極
G2a‧‧‧第1選擇閘極電極
G2b‧‧‧第1選擇閘極電極
G3a‧‧‧第2選擇閘極電極
G3b‧‧‧第2選擇閘極電極
G5‧‧‧邏輯閘極電極
G6‧‧‧邏輯閘極電極
EC‧‧‧電荷儲存層
ER1‧‧‧記憶體電路區域
ER2‧‧‧周邊電路區域
ER11‧‧‧記憶胞區域
ER12‧‧‧閘極接觸‧切斷區域
ER13‧‧‧閘極接觸‧切斷區域
Eta‧‧‧擴展區域
ETb‧‧‧擴展區域
H1‧‧‧開口部
H2‧‧‧開口部
H3‧‧‧開口部
H4‧‧‧開口部
Rm1‧‧‧抗蝕劑
Rm2‧‧‧抗蝕劑
Rm3‧‧‧抗蝕劑
Rm4a‧‧‧抗蝕劑
Rm4b‧‧‧抗蝕劑
Rr1a‧‧‧抗蝕劑
Rr1b‧‧‧抗蝕劑
S‧‧‧半導體基板
SC‧‧‧矽化物
SW‧‧‧側壁
W1‧‧‧記憶井
W2‧‧‧邏輯井
W3‧‧‧邏輯井
圖1係表示利用本發明之製造方法製造之半導體積體電路裝置之平面佈局的概略圖。
圖2係表示圖1中之A-A'部分之側剖面構成之剖視圖。
圖3係表示圖1中之B-B'部分之側剖面構成之剖視圖。
圖4係表示圖1中之C-C'部分之側剖面構成之剖視圖。
圖5A係表示半導體積體電路裝置之製造步驟(1)之概略圖，圖5B係表示半導體積體電路裝置之製造步驟(2)之概略圖，圖5C係表示半導體積體電路裝置之製造步驟(3)之概略圖。
圖6A係表示半導體積體電路裝置之製造步驟(4)之概略圖，圖6B係表示半導體積體電路裝置之製造步驟(5)之概略圖，圖6C係表示半導體積體電路裝置之製造步驟(6)之概略圖。
圖7A係表示半導體積體電路裝置之製造步驟(7)之概略圖，圖7B係表示半導體積體電路裝置之製造步驟(8)之概略圖，圖7C係表示半導體積體電路裝置之製造步驟(9)之概略圖。
圖8係表示半導體積體電路裝置之製造步驟(10)之概略圖。
圖9係表示使形成周繞導電層及接點形成導電層時使用之抗蝕劑相對於圖1所示之完成時之半導體積體電路裝置之平面佈局配置時之平面佈局的概略圖。
圖10係表示圖9中之A-A'部分之側剖面構成之剖視圖，圖10B係表示圖9中之B-B'部分之側剖面構成之剖視圖。
圖11係表示製造過程中形成之周繞導電層之平面佈局之概略圖。
圖12係表示使形成第1選擇閘極電極、第2選擇閘極電極及邏輯 閘極電極時使用之抗蝕劑相對於圖1所示之完成時之半導體積體電路裝置之平面佈局配置時之平面佈局的概略圖。
圖13係表示圖12中之A-A'部分之側剖面構成之剖視圖，圖13B係表示圖12中之C-C'部分之側剖面構成之剖視圖。
以下，對用以實施本發明之形態進行說明。再者，說明設為以下所示之順序。
1.利用本發明之製造方法製造之半導體積體電路裝置之構成
1-1.半導體積體電路裝置之平面佈局
1-2.半導體積體電路裝置之各部位之剖面構成
1-3.關於在寫入選擇記憶胞中使電荷注入至電荷儲存層之動作原理
1-4.關於在高電壓之電荷儲存閘極電壓施加至記憶體閘極電極之寫入非選擇記憶胞中不對電荷儲存層注入電荷的動作原理
2.半導體積體電路裝置之製造方法
3.作用及效果
4.省略第3光罩加工步驟之其他實施形態之製造方法
5.其他實施形態
(1)利用本發明之製造方法製造之半導體積體電路裝置之構成 (1-1)半導體積體電路裝置之平面佈局
圖1係表示利用本發明之製造方法製造之完成時之半導體積體電路裝置1之平面佈局的概略圖，以形成於記憶體電路區域ER1之記憶體閘極構造體4a、4b、第1選擇閘極構造體5a、5b、及第2選擇閘極構造體6a、6b之平面佈局、以及形成於周邊電路區域ER2之邏輯閘極構造體7a、7b之平面佈局為中心進行圖示。再者，於圖1中，省略下述之形成於記憶體閘極構造體4a、4b之側壁之側壁間隔件或形成於第1 選擇閘極構造體5a、5b及第2選擇閘極構造體6a、6b之側壁、形成於記憶井W1及邏輯井W1、W2之元件分離層等。
於該情形時，半導體積體電路裝置1係於未圖示之半導體基板包含記憶體電路區域ER1與周邊電路區域ER2，例如於記憶體電路區域ER1形成有P型之記憶井W1，於周邊電路區域ER2形成有P型之邏輯井W2與N型之邏輯井W3。
又，具有如下構成：於記憶體電路區域ER1，於閘極接觸‧切斷區域ER12、ER13間設置有記憶胞區域ER11，於該記憶胞區域ER11呈矩陣狀配置有複數個記憶胞3a、3b、3c、3d、3e、3f。再者，該等記憶胞3a、3b、3c、3d、3e、3f全部具有相同之構成，因此，此處，以下，主要著眼於配置於A-A'部分之記憶胞3a、3b進行說明。
於該情形時，記憶胞3a具有於第1選擇閘極構造體5a與第2選擇閘極構造體6a間介隔側壁間隔件(未圖示)配置有記憶體閘極構造體4a的構成。於本實施形態之情形時，形成第1行之記憶胞3a、3c、3e之一記憶體閘極構造體4a與形成其他之第2行之記憶胞3b、3d、3f之另一記憶體閘極構造體4b係形成為直線狀，且以相互並行之方式配置。再者，於記憶體閘極構造體4a(4b)，豎立設置有連接於記憶體閘極線(未圖示)之接點C4a(C4b)，可自該記憶體閘極線經由接點C4a(C4b)施加特定之記憶體閘極電壓。
於記憶胞區域ER11，包含第1選擇閘極電極G2a(G2b)之第1選擇閘極構造體5a(5b)與包含第2選擇閘極電極G3a(G3b)之第2選擇閘極構造體6a(6b)形成為直線狀，該等第1選擇閘極構造體5a(5b)及第2選擇閘極構造體6a(6b)係以與包含記憶體閘極電極G1a(G1b)之記憶體閘極構造體4a(4b)並行之方式配置。第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)係沿著記憶體閘極電極G1a(G1b)之側壁之側壁間隔件形成為側壁狀，且配置於周繞記憶體閘極電極G1a(G1b)之同一周繞 線上，藉由未形成第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)之複數個選擇閘極電極切斷部13、14(15、16)而電性分離。
又，於該記憶胞區域ER11中之記憶井W1之表面(基板表面)，2個源極區域D1、D3隔開特定間隔左右對稱地形成，於該等源極區域D1、D3間形成有複數個汲極區域D2。於該情形時，於記憶胞區域ER11，於第1選擇閘極構造體5a與第2選擇閘極構造體6a間配置有記憶體閘極構造體4a之第1行之記憶胞3a、3c、3e形成於一源極區域D1與汲極區域D2之間，另一方面，於第2選擇閘極構造體6b與第1選擇閘極構造體5b間配置有記憶體閘極構造體4b之第2行之記憶胞3b、3d、3f形成於該汲極區域D2與另一源極區域D3之間，記憶胞3a、3c、3e與記憶胞3b、3d、3f左右對稱地形成。
實際上，形成於記憶井W1之表面之一源極區域D1係沿著一第1選擇閘極構造體5a形成，並且對準第1行之記憶胞3a、3c、3e之形成位置形成至與該第1選擇閘極構造體5a鄰接之區域為止，由排列成一行之複數個記憶胞3a、3c、3e所共有。於源極區域D1，豎立設置有連接於源極線(未圖示)之接點C1，可自該源極線經由接點C1施加特定之源極電壓。
又，第2選擇閘極構造體6a、6b間之形成於記憶井W1之表面之複數個汲極區域D2係對準相鄰之記憶胞3a、3b(3c、3d，3e、3f)之形成位置分別形成於與第2選擇閘極構造體6a、6b鄰接之區域，而可於相鄰之記憶胞3a、3b(3c、3d，3e、3f)共有1個汲極區域D2。於各汲極區域D2，豎立設置有連接於位元線(未圖示)之接點C2，可自該位元線經由接點C2施加特定之位元電壓。再者，未圖示之位元線係由圖1中沿列方向排列之每一組記憶胞3a、3b(3c、3d)(3e、3f)共有，可對各列之記憶胞3a、3b(3c、3d)(3e、3f)以列為單位一律施加特定之位元電壓。
進而，形成於記憶井W1之表面之另一源極區域D3係與一源極區域D1左右對稱地形成，與一源極區域D1同樣地，形成至與另一第1選擇閘極構造體5b鄰接之區域為止，由第2行之記憶胞3b、3d、3f所共有。再者，於該源極區域D3，豎立設置有接點C3，與一源極區域D1相同之源極線連接於接點C3。如此一來，可對配置於記憶胞區域ER11之記憶胞3a、3b、3c、3d、3e、3f經由接點C1、C3一律施加相同之源極電壓。
於與記憶胞區域ER11鄰接之一閘極接觸‧切斷區域ER12、及同樣與記憶胞區域ER11鄰接之另一閘極接觸‧切斷區域ER13，於記憶胞區域ER11並行之2根記憶體閘極電極G1a、G1b原樣地呈直線狀延伸並行，該記憶體閘極電極G1a、G1b之一端可配置於一閘極接觸‧切斷區域ER12，該記憶體閘極電極G1a、G1b之另一端可配置於另一閘極接觸‧切斷區域ER13。
於本實施形態之情形時，構成第1行之記憶胞3a、3c、3e之第1選擇閘極電極G2a、記憶體閘極電極G1a、及第2選擇閘極電極G3a與構成第2行之記憶胞3b、3d、3f之第2選擇閘極電極G3b、記憶體閘極電極G1b、及第1選擇閘極電極G2b左右對稱地形成，因此，此處，以下，著眼於構成第1行之記憶胞3a、3c、3e之第1選擇閘極電極G2a、記憶體閘極電極G1a、及第2選擇閘極電極G3a對閘極接觸‧切斷區域ER12、ER13進行說明。
於該情形時，於一閘極接觸‧切斷區域ER12，於自記憶胞區域ER11延伸之第1選擇閘極電極G2a之特定位置設置有接點形成導電層10a，並且設置有使該第1選擇閘極電極G2a與第2選擇閘極電極G3a斷絕之選擇閘極電極切斷部13。
於本實施形態之情形時，於一閘極接觸‧切斷區域ER12，於第1選擇閘極電極G2a之中途位置形成有接點形成導電層10a。實際上，於 一閘極接觸‧切斷區域ER12，第1選擇閘極電極G2a自接點形成導電層10a朝向遠離記憶胞區域ER11之方向延伸，其後，第1選擇閘極電極G2a以包圍一記憶體閘極電極G1a之一端之方式折回，該第1選擇閘極電極G2a之末端配置於成對之第2選擇閘極電極G3a側。
又，於一閘極接觸‧切斷區域ER12，亦設置有自記憶胞區域ER11延伸之第2選擇閘極電極G3a之末端，第1選擇閘極電極G2a之末端與第2選擇閘極電極G3a之末端於同一直線上設定特定距離而對向配置，且設置有將第1選擇閘極電極G2a與第2選擇閘極電極G3a斷絕之選擇閘極電極切斷部13。
此處，接點形成導電層10a具有豎立設置有連接於第1選擇閘極線(未圖示)之接點C6之構成，若自該第1選擇閘極線經由接點C6施加特定之第1選擇閘極電壓，則可將該第1選擇閘極電壓僅直接施加至第1選擇閘極電極G2a。
另一方面，於另一閘極接觸‧切斷區域ER13，於自記憶胞區域ER11延伸之第2選擇閘極電極G3a之特定位置設置有接點形成導電層11a，並且設置有使該第1選擇閘極電極G2a與第2選擇閘極電極G3a斷絕之選擇閘極電極切斷部14。
於本實施形態之情形時，於另一閘極接觸‧切斷區域ER13，第2選擇閘極電極G3a自接點形成導電層11a朝向遠離記憶胞區域ER11之方向延伸，其後，該第2選擇閘極電極G3a以包圍一記憶體閘極電極G1a之另一端之方式折回，該第2選擇閘極電極G3a之末端配置於成對之第1選擇閘極電極G2a側。
於另一閘極接觸‧切斷區域ER13，亦設置有自記憶胞區域ER11延伸之第1選擇閘極電極G2a之末端，第1選擇閘極電極G2a之末端與第2選擇閘極電極G3a之末端於同一直線上設定特定距離而對向配置，且設置有將第1選擇閘極電極G2a與第2選擇閘極電極G3a斷絕之 選擇閘極電極切斷部14。
此處，接點形成導電層11a具有豎立設置有連接於第2選擇閘極線(未圖示)之接點C5之構成，若自該第2選擇閘極線經由接點C5施加特定之第2選擇閘極電壓，則可將該第2選擇閘極電壓直接僅施加至第2選擇閘極電極G3a。
如此一來，於記憶體電路區域ER1，與一接點形成導電層10a連設之第1選擇閘極電極G2a和與另一接點形成導電層11a連設之第2選擇閘極電極G3a藉由選擇閘極電極切斷部13、14而電性分離，從而構成為可獨立地控制第1選擇閘極電極G2a與第2選擇閘極電極G3a。
附帶而言，閘極接觸‧切斷區域ER12、ER13之第2行側之第2選擇閘極電極G3b、記憶體閘極電極G1b、及第1選擇閘極電極G2b係具有與上述之第1行側之第1選擇閘極電極G2a、記憶體閘極電極G1a、及第2選擇閘極電極G3a相同之構成。但是，於如下方面不同：於一閘極接觸‧切斷區域ER12，於第2選擇閘極電極G3b之特定位置設置有接點形成導電層11b，進而，於第1選擇閘極電極G2b側，設置有使第1選擇閘極電極G2b與第2選擇閘極電極G3b斷絕之選擇閘極電極切斷部15。
又，於如下方面不同：於另一閘極接觸‧切斷區域ER13，於第1選擇閘極電極G2b之特定位置設置有接點形成導電層10b，進而，於第2選擇閘極電極G3b側，設置有使第1選擇閘極電極G2b與第2選擇閘極電極G3b斷絕之選擇閘極電極切斷部16。
因此，於第2選擇閘極電極G3b、記憶體閘極電極G1b、及第1選擇閘極電極G2b，亦藉由設置於有一接點形成導電層10b連設之第1選擇閘極電極G2b與有另一接點形成導電層11b連設之第2選擇閘極電極G3b之間的選擇閘極電極切斷部15、16將第1選擇閘極電極G2b與第2選擇閘極電極G3b電性分離，從而構成為可獨立地控制第1選擇閘極 電極G2b與第2選擇閘極電極G3b。
其次，以下，對與以上述構成形成之記憶體電路區域ER1鄰接之周邊電路區域ER2進行說明。再者，於本實施形態之情形時，周邊電路區域ER2係配置於與記憶體電路區域ER1中之記憶胞區域ER11鄰接之位置，但本發明並不限定於此，亦可設置於與一閘極接觸‧切斷區域ER12鄰接之位置或與另一閘極接觸‧切斷區域ER13鄰接之位置或者與記憶胞區域ER11與閘極接觸‧切斷區域ER12間鄰接之位置等其他多種位置。
實際上，於周邊電路區域ER2，形成有複數個周邊電路18、19。周邊電路18係例如具有形成於P型之邏輯井W2之N型之MOS(Metal-Oxide-Semiconductor，金屬氧半導體)電晶體構造。於該情形時，於邏輯井W2形成有邏輯閘極構造體7a，可經由接點C8對邏輯閘極構造體7a施加特定之邏輯閘極電壓。
又，於該邏輯井W2，於以隔著邏輯閘極構造體7a之方式與該邏輯閘極構造體7a鄰接之區域形成有雜質擴散區域D4、D5，於一雜質擴散區域D4豎立設置有接點C9，並且於另一雜質擴散區域D5豎立設置有另一接點C10。
另一方面，另一周邊電路19係例如形成於N型之邏輯井W3且具有P型之MOS電晶體構造。於該情形時，於邏輯井W3形成有邏輯閘極構造體7b，可經由接點C12對邏輯閘極構造體7b施加特定之邏輯閘極電壓。
又，於該邏輯井W3，亦於以隔著邏輯閘極構造體7b之方式與該邏輯閘極構造體7B鄰接之區域形成有雜質擴散區域D6、D7，於一雜質擴散區域D6豎立設置有接點C13，並且於另一雜質擴散區域D7豎立設置有另一接點C14。
(1-2)半導體積體電路裝置之各部位之剖面構成
圖2係表示圖1之A-A'部分之側剖面構成且設置於記憶胞區域ER11之記憶胞3a、3b與設置於周邊電路區域ER2之周邊電路18、19之側剖面構成的剖視圖。於該情形時，於半導體積體電路裝置1設置有半導體基板S，於記憶體電路區域ER1之半導體基板S上形成有記憶井W1，於周邊電路區域ER2之半導體基板S上形成有邏輯井W2、W3。
於本實施形態之情形時，於記憶井W1，於A-A'部分配置有2個記憶胞3a、3b，於該等記憶胞3a、3b間之表面形成有豎立設置有接點C2之汲極區域D2。再者，記憶胞3a、3b雖然左右對稱地形成，但具有相同之構成，因此，此處，以下，著眼於一記憶胞3a進行說明。
記憶胞3a係於記憶井W1形成有例如形成N型之電晶體構造之記憶體閘極構造體4a、形成N型之MOS電晶體構造之第1選擇閘極構造體5a、及同樣形成N型之MOS電晶體構造之第2選擇閘極構造體6a。
實際上，於記憶井W1之表面，隔開特定距離形成有源極區域D1與汲極區域D2，可將來自源極線之源極電壓經由接點C1(圖1)施加至源極區域D1，並且可將來自位元線之位元電壓經由接點C2施加至汲極區域D2。再者，於本實施形態之情形時，源極區域D1及汲極區域D2係將雜質濃度選定為1.0 E21/cm3以上，另一方面，記憶井W1中藉由製造過程中進行之雜質注入而形成通道層之表面區域(例如，距離表面50[nm]為止之區域)之雜質濃度選定為1.0 E19/cm3以下，較佳為選定為3.0 E18/cm3以下。
記憶體閘極構造體4a係於源極區域D1與汲極區域D2間之記憶井W1上，介隔包含SiO2等之絕緣構件之下部閘極絕緣膜23a而包含由例如氮化矽(Si3N4)或氮氧化矽(SiON)、氧化鋁(Al2O3)等形成之電荷儲存層EC，進而，於該電荷儲存層EC上，介隔同樣由絕緣構件構成之上部閘極絕緣膜23b而包含記憶體閘極電極G1a。藉此，記憶體閘極構造體4a具有藉由下部閘極絕緣膜23a及上部閘極絕緣膜23b將電荷儲存 層EC與記憶井W1及記憶體閘極電極G1a絕緣的構成。
於記憶體閘極構造體4a，沿著側壁形成有由絕緣構件構成之側壁間隔件27a，介隔該側壁間隔件27a而鄰接第1選擇閘極構造體5a。如上所述之形成於記憶體閘極構造體4a與第1選擇閘極構造體5a之間之側壁間隔件27a係以特定之膜厚形成，而可將記憶體閘極構造體4a與第1選擇閘極構造體5a絕緣。
又，第1選擇閘極構造體5a係於側壁間隔件27a與源極區域D1間之記憶井W1上形成有由絕緣構件構成且膜厚為9[nm]以下、較佳為3[nm]以下的閘極絕緣膜25a，於該閘極絕緣膜25a上，形成有連接有第1選擇閘極線之第1選擇閘極電極G2a。
另一方面，於記憶體閘極構造體4a之另一側壁，亦形成有由絕緣構件構成之側壁間隔件27a，介隔該側壁間隔件27a而鄰接第2選擇閘極構造體6a。如上所述之形成於記憶體閘極構造體4a與第2選擇閘極構造體6a之間之側壁間隔件27a亦以與記憶體閘極構造體4a與第1選擇閘極構造體5a間之側壁間隔件27a相同之膜厚形成，而可將記憶體閘極構造體4a與第2選擇閘極構造體6a絕緣。
又，第2選擇閘極構造體6a係於側壁間隔件27a與汲極區域D2間之記憶井W1上形成有由絕緣構件構成且膜厚為9[nm]以下、較佳為3[nm]以下的閘極絕緣膜25b，於該閘極絕緣膜25b上，形成有連接有第2選擇閘極線之第2選擇閘極電極G3a。
此處，介隔側壁間隔件27a沿著記憶體閘極電極G1a之側壁形成之第1選擇閘極電極G2a及第2選擇閘極電極G3a係於下述之製造步驟藉由回蝕而形成，因此，分別形成為隨著遠離記憶體閘極電極G1a而頂部朝向記憶井W1逐漸下降般的側壁狀。
於第1選擇閘極構造體5a之側壁與第2選擇閘極構造體6a之側壁，形成有由絕緣構件形成之側壁SW，於一側壁SW下部之記憶井W1表 面形成有擴展區域D1a，亦於另一側壁SW下部之記憶井W1表面形成有擴展區域D2a。
再者，於本實施形態之情形時，於將第1選擇閘極電極G2a與第2選擇閘極電極G3a之間之記憶井W1中距離表面50[nm]為止之區域之雜質濃度設為1 E19/cm3以下的情形時，可藉由之後之製造步驟將閘極絕緣膜25a、25b之各膜厚形成為9[nm]以下。又，於將第1選擇閘極電極G2a與第2選擇閘極電極G3a之間之記憶井W1中距離表面50[nm]為止之區域之雜質濃度設為3 E18/cm3以下的情形時，可藉由之後之製造步驟將閘極絕緣膜25a、25b之各膜厚形成為3[nm]以下。
附帶而言，另一記憶胞3b亦具有與一記憶胞3a相同之構成，於另一源極區域D3與汲極區域D2間之記憶井W1上包含記憶體閘極構造體4b，於第1選擇閘極構造體5b與第2選擇閘極構造體6b間之記憶井W1上介隔側壁間隔件27a形成有記憶體閘極構造體4b。又，於記憶胞3b，亦於由第1選擇閘極構造體5b之側壁形成之一側壁SW下部之記憶井W1表面形成有擴展區域D3a，亦於形成於第2選擇閘極構造體6b之側壁之另一側壁SW下部之記憶井W1表面形成有擴展區域D2b。
形成於記憶體電路區域ER1之記憶井W1與形成於周邊電路區域ER2之一邏輯井W2係藉由一元件分離層20而電性分離，進而，形成於周邊電路區域ER2之一邏輯井W2與另一邏輯井W3亦藉由另一元件分離層20而電性分離。此處，於本實施形態之情形時，於一邏輯井W2形成有具有N型之MOS電晶體構造之周邊電路18，於另一邏輯井W3形成有具有P型之MOS電晶體構造之周邊電路19。
實際上，於一邏輯井W2，於形成於表面之相對之雜質擴散區域D4、D5間，設置有介隔閘極絕緣膜29a形成有邏輯閘極電極G5之邏輯閘極構造體7a。再者，於邏輯閘極構造體7a之側壁形成有側壁SW，於各側壁SW下部之邏輯井W2表面形成有擴展區域D4a、D5a。
導電型與一邏輯井W2不同之另一邏輯井W3亦具有與一邏輯井W2相同之構成，於形成於表面之相對之雜質擴散區域D6、D7間，設置有介隔閘極絕緣膜29b形成有邏輯閘極電極G6之邏輯閘極構造體7b。再者，於邏輯閘極構造體7b之側壁形成有側壁SW，於各側壁SW下部之邏輯井W2表面形成有擴展區域D6a、D7a。
再者，半導體積體電路裝置1中，第1選擇閘極構造體5a、5b及記憶體閘極構造體4a、4b、第2選擇閘極構造體6a、6b、接點C2、邏輯閘極構造體7a、7b等由絕緣層21覆蓋而相互絕緣，並且例如源極區域D1、D3或汲極區域D2等其他多種區域之表面由矽化物SC覆蓋。
此處，圖3係表示圖1之B-B'部分之側剖面構成且記憶體電路區域ER1之閘極接觸‧切斷區域ER12中設置於第2選擇閘極電極G3b之接點形成導電層11b之側剖面構成的剖視圖。如圖3所示，接點形成導電層11b係形成於形成在記憶井W1之元件分離層20上。
實際上，接點形成導電層11b係以自元件分離層20之表面(基板表面)覆蓋至記憶體閘極電極G1b之一側壁及頂部之一部分之方式形成，於形成於元件分離層20上之基台部17a形成有與該元件分離層20之表面形狀對應之平坦之接點設置面17c。又，接點形成導電層11b係於與記憶體閘極電極G1b之間形成有側壁間隔件27c，藉由該側壁間隔件27c而與記憶體閘極電極G1b絕緣。
於接點形成導電層11b，於接點設置面17c介隔矽化物SC豎立設置有柱狀之接點C5，可自該接點C5施加第2選擇閘極電壓。藉此，可對第2選擇閘極電極G2b經由接點形成導電層11b施加第2選擇閘極電壓。再者，於接點形成導電層11b，於基台部17a之側壁及與該基台部17a一體成形且覆蓋至記憶體閘極電極G1b之頂部之覆蓋部17b之側壁形成有側壁SW。
附帶而言，於本實施形態之情形時，如圖1所示，形成有接點形 成導電層11b之第2選擇閘極電極G3b係於記憶體閘極電極G1b之一端折回，該第2選擇閘極電極G3b之末端側可隔著記憶體閘極電極G1b與接點形成導電層11b對向配置。因此，於表示圖1之B-B'部分之側剖面構成之圖3中，與接點形成導電層11b連設且於記憶體閘極電極G1b之一端折回之第2選擇閘極電極G3b與該接點形成導電層11b可介隔記憶體閘極電極G1b及側壁間隔件27a、27c對向配置。
附帶而言，如圖3所示，於配置有一記憶體閘極電極G1a之側，第1選擇閘極電極G2a亦於記憶體閘極電極G1a之一端折回(圖1)，因此，於圖1之B-B'部分，第1選擇閘極電極G2a彼此可介隔記憶體閘極電極G1a及側壁間隔件27a對向配置。
圖4係表示圖1之C-C'部分之側剖面構成且設置於記憶體電路區域ER1之閘極接觸‧切斷區域ER12之選擇閘極電極切斷部15之側剖面構成的剖視圖。如圖4所示，於形成選擇閘極電極切斷部15之區域(圖4中，右側之區域)，第2選擇閘極電極G3b介隔側壁間隔件27a形成於記憶體閘極電極G1b之一側壁，但是，於該記憶體閘極電極G1b之另一側壁，未形成第1選擇閘極電極G2b或第2選擇閘極電極G3b，而僅形成有側壁間隔件或由側壁構成之絕緣壁27b。
再者，於形成選擇閘極電極切斷部15之區域，藉由於製造過程中將基板表面削去一部分，而於成為基板表面之元件分離層20形成凹部30。附帶而言，於本實施形態之情形時，於配置有一記憶體閘極電極G1a之側，於圖1之C-C'部分，第1選擇閘極電極G2a彼此亦可介隔記憶體閘極電極G1a及側壁間隔件27a對向配置。
(1-3)關於在寫入選擇記憶胞使電荷注入至電荷儲存層之動作原理
其次，以下，對在利用本發明之製造方法製造之半導體積體電路裝置1中對例如記憶胞3a之電荷儲存層EC注入電荷而對該記憶胞3a 寫入資料的情形簡單地進行說明。於該情形時，如圖2所示，使電荷注入至電荷儲存層EC之記憶胞(亦稱為寫入選擇記憶胞)3a可自記憶體閘極線(未圖示)經由接點C4a(圖1)對記憶體閘極構造體4a之記憶體閘極電極G1a施加12[V]之電荷儲存閘極電壓而沿著與該記憶體閘極電極G1a對向之記憶井W1之表面形成通道層(未圖示)。
此時，對於第1選擇閘極構造體5a，可自第1選擇閘極線(未圖示)經由接點C6(圖1)及接點形成導電層10a對第1選擇閘極電極G2a施加0[V]之閘極斷開電壓，且可對源極區域D1施加0[V]之源極斷開電壓。藉此，第1選擇閘極構造體5a不會於與第1選擇閘極電極G2a對向之記憶井W1表面形成通道層，而可將源極區域D1與記憶體閘極構造體4a之通道層之電性連接遮斷而阻止自源極區域D1對記憶體閘極構造體4a之通道層施加電壓。
另一方面，對於第2選擇閘極構造體6a，可自第2選擇閘極線(未圖示)經由接點C5(圖1)及接點形成導電層11a對第2選擇閘極電極G3a施加1.5[V]之第2選擇閘極電壓，且可對汲極區域D2施加0[V]之電荷儲存位元電壓。藉此，第2選擇閘極構造體6a係於與第2選擇閘極電極G3a對向之記憶井W1形成通道層而成為導通狀態，汲極區域D2與記憶體閘極構造體4a之通道層電性連接，從而可使記憶體閘極構造體4a之通道層為電荷儲存位元電壓即0[V]。再者，此時，可對記憶井W1施加與電荷儲存位元電壓相同之0[V]之基板電壓。
如此一來，於記憶體閘極構造體4a，記憶體閘極電極G1a成為12[V]，通道層成為0[V]，因此，於記憶體閘極電極G1a與通道層間產生12[V]之較大之電壓差，可利用由此產生之量子穿隧效應向電荷儲存層EC內注入電荷，而可成為寫入有資料之狀態。
(1-4)關於在記憶體閘極電極被施加高電壓之電荷儲存閘極電壓之寫入非選擇記憶胞中不對電荷儲存層注入電荷的動作原理
於利用本發明之製造方法製造之半導體積體電路裝置1，於例如不使電荷注入至記憶胞3a之電荷儲存層EC之情形時，將與資料之寫入時相同之高電壓之電荷儲存閘極電壓施加至記憶體閘極電極G1a，藉由第1選擇閘極構造體5a將源極區域D1與記憶體閘極構造體4a之通道層之電性連接遮斷，且藉由第2選擇閘極構造體6a將汲極區域D2與記憶體閘極構造體4a之通道層之電性連接遮斷，而可阻止向記憶體閘極構造體4a之電荷儲存層EC注入電荷。
實際上，此時，於不使電荷注入至電荷儲存層EC之記憶胞(亦稱為寫入非選擇記憶胞)3a之記憶體閘極構造體4a，對記憶體閘極電極G1a施加12[V]之電荷儲存閘極電壓，因此，電荷儲存閘極電壓傳輸至記憶井W1，而可沿著與該記憶體閘極電極G1a對向之記憶井W1之表面形成通道層。
對於第1選擇閘極構造體5a，可自第1選擇閘極線(未圖示)經由接點C6(圖1)及接點形成導電層10a對第1選擇閘極電極G2a施加0[V]之閘極斷開電壓，且可對源極區域D1施加0[V]之源極斷開電壓。藉此，記憶胞3a之第1選擇閘極構造體5a係於與第1選擇閘極電極G2a對向之記憶井W1成為非導通狀態，而可將源極區域D1與記憶體閘極構造體4a之通道層之電性連接遮斷。
又，除此以外，對於第2選擇閘極構造體6a，可自第2選擇閘極線(未圖示)經由接點C5(圖1)及接點形成導電層11a對第2選擇閘極電極G3a施加1.5[V]之第2選擇閘極電壓，且可對汲極區域D2施加1.5[V]之斷開電壓。藉此，該第2選擇閘極構造體6a中與第2選擇閘極電極G3a對向之記憶井W1成為非導通狀態，而可將汲極區域D2與記憶體閘極構造體4a之通道層之電性連接遮斷。
如此般，於記憶胞3a之記憶體閘極構造體4a，於兩側之第1選擇閘極構造體5a及第2選擇閘極構造體6a之下部記憶井W1成為非導通狀 態，因此，藉由記憶體閘極電極G1a而形成於記憶井W1表面之通道層成為來自源極區域D1及汲極區域D2之電性連接被遮斷之狀態，而可於該通道層之周邊形成空乏層。
此處，藉由上部閘極絕緣膜23b、電荷儲存層EC、及下部閘極絕緣膜23a之3層構成所獲得之電容(以下，稱為閘極絕緣膜電容)C2與形成於記憶井W1內且包圍通道層之空乏層之電容(以下，稱為空乏層電容)C1可視為串聯連接之構成，因此，若假設例如閘極絕緣膜電容C2為空乏層電容C1之3倍之電容，則通道層之通道電位Vch係根據下述式而成為9[V]。
藉此，於記憶體閘極構造體4a，即便對記憶體閘極電極G1a施加12[V]之電荷儲存閘極電壓，於記憶井W1由空乏層包圍之通道層之通道電位Vch亦成為9[V]，因此，記憶體閘極電極G1a與通道層間之電壓差為3[V]而變小，其結果，不會產生量子穿隧效應，而可阻止向電荷儲存層EC注入電荷。
除此以外，於該記憶胞3a，於記憶體閘極構造體4a與第1選擇閘極構造體5a之間之記憶井W1之區域或記憶體閘極構造體4a與第2選擇閘極構造體6a之間之記憶井W1之區域未形成雜質濃度較高之雜質擴散區域，因此，可於形成於記憶井W1表面周邊之通道層之周邊確實地形成空乏層，而可藉由該空乏層阻止通道電位Vch自通道層到達至第1選擇閘極構造體5a及第2選擇閘極構造體6a之各閘極絕緣膜25a、25b。
藉此，於記憶胞3a，即便相應於源極區域D1之低電壓之源極電壓或汲極區域D2之低電壓之位元電壓而將第1選擇閘極構造體5a及第2選擇閘極構造體6a之閘極絕緣膜25a、25b之各膜厚形成得較薄，亦可藉由空乏層阻止通道層之通道電位Vch到達至閘極絕緣膜25a、25b，因此，可防止因通道電位Vch引起之閘極絕緣膜25a、25b之絕緣破壞。
(2)半導體積體電路裝置之製造方法
具有如上所述之構成之半導體積體電路裝置1係藉由經過下述製造步驟，無須除先前之僅對記憶體電路區域ER1進行加工之專用光罩步驟外進而多餘地追加僅對記憶體電路區域ER1進行加工之專用光罩步驟便可製造。圖5表示圖1之A-A'部分之側剖面構成。於該情形時，首先，如圖5A所示，準備半導體基板S，然後利用STI(Shallow Trench Isolation，淺溝槽隔離)法等於記憶體電路區域ER1與周邊電路區域ER2之邊界等其他特定部位形成包含絕緣構件之元件分離層20。
其次，為了進行雜質注入而利用熱氧化法等於半導體基板S之表面形成犧牲氧化膜30a之後，於周邊電路區域ER2，利用例如離子注入法注入P型雜質或N型雜質，藉此形成P型之邏輯井W2及N型之邏輯井W3。
繼而，使用記憶體電路區域ER1之加工專用之第1光罩(未圖示)，利用光微影技術及蝕刻技術將抗蝕劑圖案化，如對與圖5A之對應部分標註相同符號加以表示之圖5B般，形成使記憶體電路區域ER1露出且覆蓋周邊電路區域ER2之抗蝕劑Rm1。
繼而，藉由經圖案化之抗蝕劑Rm1，僅對記憶體電路區域ER1注入P型雜質，而形成記憶井W1。進而，對記憶體電路區域ER1之表面注入N型雜質，於與之後形成之記憶體閘極電極G1a、G1b及側壁間隔件27a(圖2)對向之基板表面形成通道形成層(未圖示)之後，原狀使用 該抗蝕劑Rm1，藉由氫氟酸等將記憶體電路區域ER1之犧牲氧化膜30a去除(第1光罩加工步驟)。
再者，於第1光罩加工步驟中，於使用P型基板作為半導體基板S之情形時，可省略將P型雜質注入至半導體基板S而形成記憶井W1之步驟。
繼而，去除抗蝕劑Rm1之後，如對與圖5B之對應部分標註相同符號加以表示之圖5C般，於記憶體電路區域ER1及周邊電路區域ER2之整面分別形成使層狀之下部閘極絕緣膜23a、電荷儲存層EC、及上部閘極絕緣膜23b依次積層所得之ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)膜之後，於上部閘極絕緣膜23b上形成之後成為記憶體閘極電極G1a、G1b之記憶體閘極電極用導電層35。繼而，利用熱氧化法或CVD(Chemical Vapor Deposition，化學氣相沈積)法等於記憶體閘極電極用導電層35上形成由絕緣構件構成之保護絕緣層30b。
繼而，使用記憶體電路區域ER1之加工專用之第2光罩(未圖示)，利用光微影技術及蝕刻技術將抗蝕劑圖案化，如對與圖5C之對應部分標註相同符號加以表示之圖6A般，僅於記憶體閘極構造體4a、4b之形成預定位置形成抗蝕劑Rm2，使用該抗蝕劑Rm2將記憶體閘極電極用導電層35圖案化，藉此形成記憶體閘極電極G1a、G1b(第2光罩加工步驟)。
繼而，去除抗蝕劑Rm2之後，如對與圖6A之對應部分標註相同符號加以表示之圖6B般，將於記憶體閘極電極G1a、G1b之形成位置以外之位置露出之上部閘極絕緣膜23b及電荷儲存層EC依次去除(將ON(Oxide-Nitride，氧化物-氮化物)膜去除)，於經圖案化之記憶體閘極電極G1a、G1b之下部形成同樣經圖案化之上部閘極絕緣膜23b及電荷儲存層EC。藉此，於記憶體電路區域ER1形成依次積層有下部閘極絕緣膜23a、電荷儲存層EC、上部閘極絕緣膜23b、及記憶體閘極電 極G1a(G1b)之記憶體閘極構造體4a(4b)(記憶體閘極構造體形成步驟)。
繼而，如對與圖6B之對應部分標註相同符號加以表示之圖6C般，於記憶體電路區域ER1及周邊電路區域ER2之整面形成保護絕緣膜30c。附帶而言，於本實施形態中，係對整面地形成1層保護絕緣膜30c之情形進行敍述，但本發明並不限定於此，亦可整面地形成例如使氧化膜系之絕緣膜與氮化膜系之絕緣膜依次積層所得之雙層之保護絕緣膜。
繼而，藉由對保護絕緣膜30c進行回蝕，而如對與圖6C之對應部分標註相同符號加以表示之圖7A般，形成覆蓋記憶體閘極構造體4a、4b之周邊之側壁間隔件27a(側壁間隔件形成步驟)。繼而，使用記憶體電路區域ER1之加工專用之第3光罩(未圖示)，利用光微影技術及蝕刻技術將抗蝕劑圖案化，如對與圖7A之對應部分標註相同符號加以表示之圖7B般，形成覆蓋周邊電路區域ER2之整面且使記憶體電路區域ER1露出的抗蝕劑Rm3。
繼而，使用該抗蝕劑Rm3，對成為第1選擇閘極構造體5a、5b(圖2)之形成預定位置及第2選擇閘極構造體6a、6b(圖2)之形成預定位置之記憶體電路區域ER1注入雜質，於與之後形成之第1選擇閘極電極G2a、G2b及第2選擇閘極電極G3a、G3b對向之基板表面形成通道形成層(未圖示)(第3光罩加工步驟)。
繼而，將抗蝕劑Rm3去除之後，藉由氫氟酸等將周邊電路區域ER2之犧牲氧化膜30a去除，如對與圖7B之對應部分標註相同符號加以表示之圖7C般，利用熱氧化法等，於記憶體電路區域ER1之第1選擇閘極電極G2a、G2b(圖1)及第2選擇閘極電極G3a、G3b(圖1)之形成預定位置形成閘極絕緣膜25a、25b，並且亦於周邊電路區域ER2之邏輯閘極電極G5、G6(圖1)之形成預定位置形成閘極絕緣膜29a、29b。
繼而，如對與圖7C之對應部分標註相同符號加以表示之圖8般，於記憶體電路區域ER1及周邊電路區域ER2之整面形成藉由之後之加工而成為第1選擇閘極電極G2a、G2b、第2選擇閘極電極G3a、G3b、及邏輯閘極電極G5、G6的導電層37。
繼而，使用記憶體電路區域ER1之加工專用之第4光罩(未圖示)，利用光微影技術及蝕刻技術將抗蝕劑圖案化，並使用該抗蝕劑僅對記憶體電路區域ER1之導電層37進行加工。此處，圖9係使藉由第4光罩而圖案化之抗蝕劑Rm4a、Rm4b相對於圖1所示之完成時之半導體積體電路裝置1之平面佈局重合時的概略圖。
如圖9所示，抗蝕劑Rm4a、Rm4b由於專用於記憶體電路區域ER1之加工，故而抗蝕劑Rm4a能以覆蓋周邊電路區域ER2之整面之方式形成，另一方面，抗蝕劑Rm4b能以僅覆蓋記憶體電路區域ER1之閘極接觸‧切斷區域ER12、ER13中形成接點形成導電層10a、11a、10b、11b之形成預定區域之方式形成。
繼而，於如此般利用抗蝕劑Rm4a覆蓋周邊電路區域ER2之整面且於記憶體電路區域ER1之閘極接觸‧切斷區域ER12、ER13利用抗蝕劑Rm4b覆蓋接點形成導電層10a、11a、10b、11b之形成預定區域的狀態下，對露出至記憶體電路區域ER1之導電層37(圖8)進行回蝕。
藉此，如對與圖8之對應部分標註相同符號加以表示之圖10A般，於周邊電路區域ER2，由抗蝕劑Rm4a覆蓋之導電層37原樣殘存。又，此時，於記憶體電路區域ER1，由於對露出之導電層37進行回蝕，故而沿著記憶體閘極構造體4a、4b之側壁之側壁間隔件27a形成側壁狀之周繞導電層Ga、Gb。
再者，圖11係使沿著記憶體閘極構造體4a、4b之周邊形成之周繞導電層Ga、Gb相對於圖1所示之完成時之半導體積體電路裝置1中之記憶體電路區域ER1之平面佈局重合時的概略圖。於本實施形態之情 形時，如圖11所示，記憶體閘極電極G1a、G1b形成為直線狀，因此，周繞導電層Ga、Gb分別對照沿一方向延伸之記憶體閘極電極G1a、G1b之外廓形狀而形成為橢圓狀，分別可成為以包圍對應之記憶體閘極電極G1a、G1b之周邊之方式周繞的形狀。
除此以外，此時，藉由形成於記憶體電路區域ER1之抗蝕劑Rm4b(圖9)，於記憶體電路區域ER1，使記憶體閘極電極G1a(G1b)之一部分周邊之導電層37原樣殘存，而如圖11所示，於記憶體電路區域ER1之周繞導電層Ga(Gb)形成複數個接點形成導電層10a、11a(10b、11b)。再者，該等接點形成導電層10a、11a、10b、11b全部具有相同之構成，因此，以下，著眼於圖9之形成於B-B'部分之接點形成導電層11b進行說明。
於該情形時，如表示圖9之B-B'部分之側剖面構成之圖10B般，接點形成導電層11b可構成為如下：形成於元件分離層20上之基台部17a與覆蓋至記憶體閘極電極G1b之頂部之一部分之覆蓋部17b一體成形，且於基台部17a形成有與元件分離層20之表面形狀對應之平坦之接點設置面17c。
如此般，於該步驟中，對位於記憶體電路區域ER1之導電層37進行加工，而於記憶體電路區域ER1，沿著記憶體閘極構造體4a、4b之側壁之側壁間隔件27a形成側壁狀之周繞導電層Ga、Gb，與此同時，亦於周繞導電層Ga、Gb形成複數個接點形成導電層10a、11a、10b、11b。
繼而，對未由抗蝕劑Rm4b覆蓋之記憶體電路區域ER1利用離子注入法等注入低濃度之N型雜質，而於露出至外部之記憶井W1之表面形成擴展區域ETa，其後，可將抗蝕劑Rm4a、Rm4b去除。
繼而，於本發明中，使用光罩(未圖示)，利用光微影技術及蝕刻技術將抗蝕劑圖案化，並使用該抗蝕劑將周邊電路區域ER2之導電層 37圖案化，而於閘極絕緣膜29a、29b上形成邏輯閘極電極G5、G6，此時，可原狀利用形成邏輯閘極電極G5、G6時使用之抗蝕劑而同時亦將記憶體電路區域ER1之周繞導電層Ga、Gb之一部分去除。
此處，圖12係使藉由該步驟形成之抗蝕劑Rr1a、Rr1b相對於圖1所示之完成時之半導體積體電路裝置1之平面佈局重合時的概略圖。於本實施形態之情形時，如圖12所示，可於周邊電路區域ER2於邏輯閘極構造體7a、7b之形成預定位置配置對照之後形成之該邏輯閘極構造體7a、7b之外廓形狀形成之抗蝕劑Rr1a。此時，於記憶體電路區域ER1，大致整面由抗蝕劑Rr1b覆蓋，但於選擇閘極電極切斷部13、14、15、16之形成預定位置，對照之後形成之該選擇閘極電極切斷部13、14、15、16之外廓形狀而於抗蝕劑Rr1b形成有開口部H1、H2、H3、H4。
於周邊電路區域ER2，將露出至外部之導電層37去除，而僅使由抗蝕劑Rr1a覆蓋之導電層37殘存。藉此，如對與圖10A之對應部分標註相同符號加以表示之圖13A般，可於周邊電路區域ER2形成與抗蝕劑Rr1a之外廓形狀一致之邏輯閘極電極G5、G6，而可形成在閘極絕緣膜29a、29b上積層有邏輯閘極電極G5、G6之邏輯閘極構造體7a、7b。
此時，如表示圖12之C-C'部分之側剖面構成之圖13B般，於記憶體電路區域ER1，將自抗蝕劑Rr1b之開口部H3露出之周繞導電層Gb去除，而可於元件分離層20上形成對照該抗蝕劑Rr1b之開口部H3之外廓形狀將周繞導電層Gb去除而成之選擇閘極電極切斷部15。
如此般，於記憶體電路區域ER1，於周繞導電層Ga、Gb之複數個部位，藉由將該周繞導電層Ga(Gb)去除而周繞導電層Ga(Gb)被分斷，藉此，可形成與一接點形成導電層10a(10b)連設之第1選擇閘極電極G2a(G2b)、及與另一接點形成導電層11a(11b)連設之第2選擇閘 極電極G3a(G3b)。又，可於記憶體電路區域ER1形成在閘極絕緣膜25a上配置有第1選擇閘極電極G2a(G2b)之第1選擇閘極構造體5a(5b)、及在閘極絕緣膜25b上配置有第2選擇閘極電極G3a(G3b)之第2選擇閘極構造體6a(6b)。
再者，此時，於抗蝕劑Rr1b之開口部H3，除去除之第2選擇閘極電極G3b以外，側壁間隔件27a或元件分離層20亦露出。因此，此時，亦可將自抗蝕劑Rr1b之開口部H3露出之側壁間隔件27a或元件分離層20去除一部分。藉此，於自開口部H3露出之區域，藉由去除側壁間隔件27a而於側壁間隔件27a之頂部附近形成缺損部40，並且亦將元件分離層20之一部分表面去除，而可形成朝該元件分離層20凹陷之凹部30。
其後，藉由例如灰化等將抗蝕劑Rr1a、Rr1b去除，使用圖案化為N型用或P型用之抗蝕劑而對周邊電路區域ER2利用離子注入法等注入低濃度之N型雜質或P型雜質，如圖13A(再者，於圖13A中，原樣圖示出應於該步驟中去除之抗蝕劑Rr1a、Rr1b)所示，可於露出至外部之一邏輯井W2之基板表面形成N型之擴展區域ETa，並且可於同樣露出至外部之另一邏輯井W3之基板表面形成P型之擴展區域ETb。
最後，將該抗蝕劑去除之後，依次進行形成側壁SW之步驟及其他的利用離子注入法等對必需部位注入高濃度之N型雜質或P型雜質而形成源極區域D1、D3及汲極區域D2之步驟、形成矽化物SC之步驟、形成絕緣層21或接點C1、C2、C3、…等之步驟等，藉此，可製造具有如圖1、圖2、圖3及圖4所示之構成之半導體積體電路裝置1。
(3)作用及效果
於如上所述之半導體積體電路裝置1之製造方法中，於形成有由側壁間隔件27a覆蓋之記憶體閘極構造體4a、4b之記憶體電路區域ER1(圖7A)及周邊電路區域ER2依次積層層狀之閘極絕緣膜25a、 25b、25c、29a、29b及導電層37之後(圖8)，使周邊電路區域ER2之導電層37及記憶體電路區域ER1中之記憶體閘極構造體4a、4b之一部分周邊之導電層37原樣殘存，並且對記憶體電路區域ER1之導電層37進行回蝕。
藉此，於半導體積體電路裝置1之製造方法中，可沿著側壁間隔件27a之周邊形成周繞記憶體閘極構造體4a、4b之側壁狀之周繞導電層Ga、Gb、及以覆蓋記憶體閘極構造體4a、4b之一部分周邊之方式殘存之複數個接點形成導電層10a、11a、10b、11b(圖9~圖11)。
又，除此以外，於該半導體積體電路裝置1之製造方法中，藉由使用利用光罩而圖案化之抗蝕劑Rr1a將周邊電路區域ER2之導電層37圖案化，而於閘極絕緣膜29a、29b上形成邏輯閘極電極G5、G6，原狀利用形成該邏輯閘極電極G5、G6時所使用之抗蝕劑Rr1a、Rr1b，亦將記憶體電路區域ER1中之周繞導電層Ga、Gb之一部分去除而將周繞導電層Ga、Gb分斷。
藉此，於半導體積體電路裝置1之製造方法中，可形成與一接點形成導電層10a(10b)連設之第1選擇閘極電極G2a(G2b)、及與該第1選擇閘極電極G2a(G2b)電性分離且與另一接點形成導電層11a(11b)連設之第2選擇閘極電極G3a(G3b)(圖12、圖13)。
而且，以此方式，於半導體積體電路裝置1中，可於周邊電路區域ER2設置由與第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)相同之導電層形成之邏輯閘極電極G5、G6，又，可於記憶體電路區域ER1設置配置於周繞記憶體閘極電極G1a(G1b)之同一假想周繞線上且藉由複數個選擇閘極電極切斷部13、14(15、16)而電性分離的側壁狀之第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)。
如此一來，於本發明中，於形成周邊電路區域ER2之邏輯閘極電 極G5、G6之光罩步驟時，亦同時將記憶體電路區域ER1之周繞導電層Ga、Gb分斷，而可形成電性分離之第1選擇閘極電極G2a、G2b與第2選擇閘極電極G3a、G3b，因此，無須除先前之僅對記憶體電路區域進行加工之專用光罩步驟外進而多餘地追加僅對記憶體電路區域ER1進行加工之專用光罩步驟，便可形成可獨立地控制之第1選擇閘極電極G2a、G2b及第2選擇閘極電極G3a、G3b，從而可相應地降低製造成本。
再者，於該半導體積體電路裝置1之製造方法中，若著眼於利用專用於記憶體電路區域ER1之加工之專用之光罩將抗蝕劑圖案化之專用光罩步驟，則可限於如下合計4個步驟：(i)第1光罩加工步驟(圖5B)，其於成為記憶體閘極構造體4a、4b之形成預定位置之基板表面藉由雜質注入形成通道形成層，並將記憶體電路區域ER1之犧牲氧化膜30a去除；(ii)第2光罩加工步驟(圖6A)，其將記憶體閘極電極用導電層35圖案化而形成記憶體閘極電極G1a、G1b；(iii)第3光罩加工步驟(圖7B)，其於第1選擇閘極電極G2a、G2b及第2選擇閘極電極G3a、G3b之形成預定位置藉由雜質注入而形成通道形成層；及(iv)第4光罩加工步驟(接點形成用光罩加工步驟(圖10A及圖10B))，其於記憶體電路區域ER1形成周繞導電層Ga、Gb及接點形成導電層10a、11a、10b、11b。
如此一來，於半導體積體電路裝置1之製造方法中，藉由對一般之周邊電路之製造製程追加相當於4塊光罩之製造製程，便可將可獨立控制以將記憶體閘極電極G1a、G1b夾入之方式配置之第1選擇閘極電極G2a、G2b及第2選擇閘極電極G3a、G3b的記憶胞3a、3b、3c、3d、3e、3f裝入，而可謀求成本降低。
(4)省略第3光罩加工步驟之其他實施形態之製造方法
於上述實施形態中，若著眼於利用專用於記憶體電路區域ER1之 加工之專用之光罩將抗蝕劑圖案化之專用光罩步驟，則進行第1光罩加工步驟、第2光罩加工步驟、第3光罩加工步驟、及接點形成導電層用之第4光罩加工步驟之合計4個步驟，但本發明並不限定於此，亦可不進行利用第3光罩加工步驟之雜質注入而設為第1光罩加工步驟、第2光罩加工步驟、及接點形成用光罩加工步驟(相當於上述第4光罩加工步驟)之合計3個步驟。
即，即便不進行第3光罩加工步驟中之雜質注入，最終形成之第1選擇閘極構造體5a、5b及第2選擇閘極構造體6a、6b之閾值電壓(Vth)亦成為所期望之值的情形時，無須進行第3光罩加工步驟，而可省略該第3光罩加工步驟。
實際上，於此種省略第3光罩加工步驟之製造方法中，如圖7A所示，形成覆蓋記憶體閘極構造體4a、4b(圖6B)之周邊之側壁間隔件27a(側壁間隔件形成步驟)之後，藉由氫氟酸等將周邊電路區域ER2之犧牲氧化膜30a去除，而如圖7C所示，利用熱氧化法等，於記憶體電路區域ER1之第1選擇閘極電極G2a、G2b(圖1)及第2選擇閘極電極G3a、G3b(圖1)之形成預定位置形成閘極絕緣膜25a、25b，並且亦於周邊電路區域ER2之邏輯閘極電極G5、G6(圖1)之形成預定位置形成閘極絕緣膜29a、29b。其後，可與上述實施形態之製造方法同樣地經過圖8~圖12所示之製造步驟製造圖1所示之半導體積體電路裝置1。
於省略第3光罩加工步驟之本實施形態中，藉由對一般之周邊電路之製造製程追加相當於3塊光罩之製造製程，便可將以將記憶體閘極電極G1a、G1b夾入之方式配置有第1選擇閘極電極G2a、G2b及第2選擇閘極電極G3a、G3b且可獨立控制第1選擇閘極電極G2a、G2b及第2選擇閘極電極G3a、G3b的記憶胞3a、3b、3c、3d、3e、3f裝入。因此，省略第3光罩加工步驟之製造方法與上述實施形態之製造方法相比，可減少光罩，從而可相應地謀求成本降低。
(5)其他實施形態
再者，本發明並不限定於本實施形態，可於本發明之主旨之範圍內實施各種變化，例如，記憶胞3a、3b、3c、3d、3e、3f之數量或周邊電路18、19之數量、接點形成導電層10a、11a、10b、11b之數量、選擇閘極電極切斷部13、14、15、16之數量等亦可設為各種數量，又，記憶井W1或邏輯井W2、W3之導電型可為N型或P型中之任一種。
又，於上述實施形態中，例如第1行之接點形成導電層10a、11a與選擇閘極電極切斷部13、14係只要與一接點形成導電層10a連設之第1選擇閘極電極G2a和與另一接點形成導電層11a連設之第2選擇閘極電極G3a電性分離而可獨立控制第1選擇閘極電極G2a與第2選擇閘極電極G3a，則亦可形成於各種位置。
例如，亦可將選擇閘極電極切斷部13、14、15、16形成於四邊狀之周繞傳導層Ga之各角部之4個部位，於該情形時，可成為如下構成，即，第1選擇閘極電極G2a之末端與第2選擇閘極電極G3a之末端不配置於同一直線上而設定特定距離呈直角配置。
又，對例如如下情形進行了敍述，即，於圖1所示之半導體積體電路裝置1之記憶體電路區域ER1，於一閘極接觸‧切斷區域ER12，將接點形成導電層10a與選擇閘極電極切斷部13各設置1個，亦於另一閘極接觸‧切斷區域ER13，將接點形成導電層11a與選擇閘極電極切斷部14各設置1個，但本發明並不限定於此，亦可於一閘極接觸‧切斷區域ER12設置2個接點形成導電層10a、11a，於該等2個接點形成導電層10a、11a間配置1個選擇閘極電極切斷部13，進而於另一閘極接觸‧切斷區域ER13設置1個選擇閘極電極切斷部14。
即便於該情形時，亦可使與一接點形成導電層10a連設之第1選擇閘極電極G2a和與另一接點形成導電層11a連設之第2選擇閘極電極 G3a電性分離，而可獨立地控制第1選擇閘極電極G2a與第2選擇閘極電極G3a。
即，於本發明之半導體積體電路裝置之製造方法中，於設置有2個以上之接點形成導電層10a、11a、…之周繞導電層Ga之情形時，亦只要於與該等接點形成導電層10a、11a、…中之每一接點形成導電層連設之選擇閘極電極相互電性分離之位置形成選擇閘極電極切斷部13、14、…即可。
附帶而言，作為上述實施形態中之周邊電路18、19，除形成於與記憶胞3a、3b、3c、3d、3e、3f相同之區域之感測放大器或行解碼器、列解碼器等其他各種周邊電路(直接周邊電路)以外，亦可應用形成於與記憶胞3a、3b、3c、3d、3e、3f不同之區域之CPU或ASIC、輸入輸出電路等其他各種周邊電路。
3a‧‧‧記憶胞
3b‧‧‧記憶胞
4a‧‧‧記憶體閘極構造體
4b‧‧‧記憶體閘極構造體
5a‧‧‧第1選擇閘極構造體
5b‧‧‧第1選擇閘極構造體
6a‧‧‧第2選擇閘極構造體
6b‧‧‧第2選擇閘極構造體
7a‧‧‧邏輯閘極構造體
7b‧‧‧邏輯閘極構造體
18‧‧‧周邊電路
19‧‧‧周邊電路
20‧‧‧元件分離層
21‧‧‧絕緣層
23a‧‧‧下部閘極絕緣膜
23b‧‧‧上部閘極絕緣膜
25a‧‧‧閘極絕緣膜
25b‧‧‧閘極絕緣膜
27a‧‧‧側壁間隔件
29a‧‧‧閘極絕緣膜
29b‧‧‧閘極絕緣膜
C2‧‧‧接點
D1‧‧‧源極區域
D1a‧‧‧擴展區域
D2‧‧‧汲極區域
D2a‧‧‧擴展區域
D2b‧‧‧擴展區域
D3‧‧‧源極區域
D3a‧‧‧擴展區域
D4‧‧‧雜質擴散區域
D4a‧‧‧擴展區域
D5‧‧‧雜質擴散區域
D5a‧‧‧擴展區域
D6‧‧‧雜質擴散區域
D6a‧‧‧擴展區域
D7‧‧‧雜質擴散區域
D7a‧‧‧擴展區域
G1a‧‧‧記憶體閘極電極
G1b‧‧‧記憶體閘極電極
G2a‧‧‧第1選擇閘極電極
G2b‧‧‧第1選擇閘極電極
G3a‧‧‧第2選擇閘極電極
G3b‧‧‧第2選擇閘極電極
G5‧‧‧邏輯閘極電極
G6‧‧‧邏輯閘極電極
EC‧‧‧電荷儲存層
ER1‧‧‧記憶體電路區域
ER2‧‧‧周邊電路區域
S‧‧‧半導體基板
SC‧‧‧矽化物
SW‧‧‧側壁
W1‧‧‧記憶井
W2‧‧‧邏輯井
W3‧‧‧邏輯井

Claims (5)

  1. 一種半導體積體電路裝置之製造方法，其特徵在於其係具備如下電路區域之半導體積體電路裝置之製造方法：記憶體電路區域，其形成有記憶胞，該記憶胞在包含第1選擇閘極電極之第1選擇閘極構造體與包含第2選擇閘極電極之第2選擇閘極構造體之間介隔側壁間隔件配置有記憶體閘極構造體；及周邊電路區域，其形成有周邊電路之邏輯閘極構造體；且該半導體積體電路裝置之製造方法包括如下步驟：側壁間隔件形成步驟，其於上述記憶體電路區域形成依次積層有下部閘極絕緣膜、電荷儲存層、上部閘極絕緣膜、及記憶體閘極電極之上述記憶體閘極構造體之後，以覆蓋上述記憶體閘極構造體之方式形成上述側壁間隔件；導電層形成步驟，其於形成有上述記憶體閘極構造體之上述記憶體電路區域及上述周邊電路區域依次積層閘極絕緣膜及導電層；導電層圖案化步驟，其使上述周邊電路區域之上述導電層原樣殘存，並且對上述記憶體電路區域之上述導電層進行回蝕，藉此，沿著上述側壁間隔件之周邊形成周繞上述記憶體閘極電極之側壁狀之周繞導電層；及閘極電極形成步驟，其使用藉由光罩而圖案化之抗蝕劑將上述周邊電路區域之上述導電層圖案化，藉此，於上述閘極絕緣膜上形成上述邏輯閘極構造體之邏輯閘極電極，並且原狀利用上述抗蝕劑亦將上述記憶體電路區域中之上述周繞導電層之一部分去除，藉此，將該周繞導電層分斷，而形成上述第1選擇閘極電極、及自上述第1選擇閘極電極電性分離之上述第2選擇閘 極電極。
  2. 如請求項1之半導體積體電路裝置之製造方法，其中於上述側壁間隔件形成步驟之前包括第1光罩加工步驟，該第1光罩加工步驟係藉由使用上述記憶體電路區域之加工專用之第1光罩而圖案化之抗蝕劑，對上述記憶體電路區域之上述記憶體閘極構造體之形成預定區域注入雜質，而形成通道形成層；上述側壁間隔件形成步驟包括第2光罩加工步驟，該第2光罩加工步驟係於在上述上部閘極絕緣膜上形成記憶體閘極電極用導電層之後，藉由使用上述記憶體電路區域之加工專用之第2光罩而圖案化之抗蝕劑將上述記憶體閘極電極用導電層圖案化，藉此形成上述記憶體閘極電極；上述導電層圖案化步驟包括接點形成用光罩加工步驟，該接點形成用光罩加工步驟係藉由使用上述記憶體電路區域之加工專用之其他光罩而圖案化之抗蝕劑，於上述記憶體電路區域形成上述周繞導電層與上述接點形成導電層；為了形成上述記憶體電路區域之上述記憶胞而使用專用之光罩之專用光罩步驟係上述第1光罩加工步驟、上述第2光罩加工步驟、及上述接點形成用光罩加工步驟之合計3個步驟。
  3. 如請求項2之半導體積體電路裝置之製造方法，其中上述導電層圖案化步驟係於上述接點形成用光罩加工步驟之前包括第3光罩加工步驟，該第3光罩加工步驟係藉由使用上述記憶體電路區域之加工專用之第3光罩而圖案化之抗蝕劑，對上述記憶體電路區域之上述第1選擇閘極電極及上述第2選擇閘極電極之各形成預定區域注入雜質，而於與上述第1選擇閘極電極及上述第2選擇閘極電極對 向之基板表面形成通道形成層，為了形成上述記憶體電路區域之上述記憶胞而使用專用之光罩之專用光罩步驟係上述第1光罩加工步驟、上述第2光罩加工步驟、上述第3光罩加工步驟、及上述接點形成用光罩加工步驟之合計4個步驟。
  4. 如請求項1至3中任一項之半導體積體電路裝置之製造方法，其中於利用上述閘極電極形成步驟形成之上述第1選擇閘極電極連接有第1選擇閘極線，於利用上述閘極電極形成步驟形成之上述第2選擇閘極電極連接有與上述第1選擇閘極線不同之其他之第2選擇閘極線，於上述記憶體閘極電極連接有記憶體閘極線。
  5. 一種半導體積體電路裝置，其特徵在於包括如下電路區域：記憶體電路區域，其形成有記憶胞，該記憶胞在包含第1選擇閘極電極之第1選擇閘極構造體與包含第2選擇閘極電極之第2選擇閘極構造體之間介隔側壁間隔件配置有記憶體閘極構造體；及周邊電路區域，其形成有周邊電路之邏輯閘極構造體；上述邏輯閘極構造體具有下述構成，即，於閘極絕緣膜上形成有由與上述第1選擇閘極電極及上述第2選擇閘極電極相同之導電層形成之邏輯閘極電極，上述記憶體閘極構造體具有依次積層有下部閘極絕緣膜、電荷儲存層、上部閘極絕緣膜、及記憶體閘極電極的構成，上述第1選擇閘極電極及上述第2選擇閘極電極係沿著上述記憶體閘極電極之側壁之上述側壁間隔件形成為側壁狀，且配置於周繞上述記憶體閘極電極之同一周繞線上，藉由未形成上述第1選擇閘極電極及上述第2選擇閘極電極之複數個選擇閘極電極切斷部而電性分離。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4058232B2 (ja) * 2000-11-29 2008-03-05 株式会社ルネサステクノロジ 半導体装置及びｉｃカード
JP2005142354A (ja) * 2003-11-06 2005-06-02 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその駆動方法及びその製造方法
KR20100080241A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자의 제조 방법
KR20100080244A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조방법
KR20100080190A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조 방법
KR20100080240A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조 방법
JP5404149B2 (ja) * 2009-04-16 2014-01-29 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2010278314A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011129816A (ja) 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置
JP5538024B2 (ja) * 2010-03-29 2014-07-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR101979299B1 (ko) * 2012-12-26 2019-09-03 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법

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