TW201620133A - 半導體結構與半導體圖案結構 - Google Patents

半導體結構與半導體圖案結構 Download PDF

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Abstract

一種半導體圖案結構，該半導體圖案結構包含有一基底、一定義於該基底上之輸入/輸出(I/O)區域、一定義於該基底上之核心(core)電路區域、一形成於該基底上之虛設結構區域、以及一形成於該基底上之閘極電極。該虛設結構區域係設置於該輸入/輸出區域與該核心電路區域之間，而該閘極電極通過且覆蓋部份該虛設結構區域與部份該輸入/輸出區域。

Description

半導體結構與半導體圖案結構
本發明係有關於一種半導體結構與半導體圖案結構，尤指一種與虛設結構整合之半導體結構與半導體圖案結構。
隨著半導體技術的成長，積體電路(integrated circuits，ICs)尺寸也隨之越來越小，且越來越複雜。也就是說，除了元件尺寸持續的微縮之外，整合於一晶粒上的元件種類越來越多。
元件尺寸縮小雖有利於提昇製程效率並降低相關成本，但也增加了製程複雜度。不僅如此，由於不同的元件整合至一單一晶粒上，又更增加了製程複雜度。更重要的是，在經歷不同半導體元件的製程時，常影響其他的半導體元件，至終對積體電路的整體電性表現造成不良的影響。
因此，目前仍然需要一種半導體結構以及半導體圖案結構，可降低不同半導體元件在製程中受到的影響，進而確保甚或增進積體電路的性能表現。
因此，本發明之一目的係在於提供一種半導體結構與半導體圖案結構，可避免半導體元件在製程中受到不當的影響，進而確 保積體電路的性能表現。
根據本發明之申請專利範圍，係提供一種半導體圖案結構，該半導體圖案結構包含有一基底、一定義於該基底上之輸入/輸出(I/O)區域、一定義於該基底上之核心(core)電路區域、一形成於該基底上之虛設結構區域、以及一形成於該基底上之閘極電極。該虛設結構區域係設置於該輸入/輸出區域與該核心電路區域之間，而該閘極電極通過且覆蓋部份該虛設結構區域與部份該輸入/輸出區域。
根據本發明之申請專利範圍，另提供一種半導體結構，該半導體結構包含有一基底、一形成於該基底內之虛設結構、形成於該虛設結構上之一第一閘極介電層與一第二閘極介電層、以及一形成於該虛設結構上之閘極電極。該第一閘極介電層之厚度係大於該第二閘極介電層之厚度。
根據本發明所提供之半導體結構與半導體圖案結構，係於兩種主動元件區域，尤其是輸入/輸出區域以及核心電路區域之間設置一虛設結構區，而此一虛設結構區內設置有虛設結構。另外，在本發明所提供之半導體結構中，虛設結構上係形成有厚度不同的第一閘極介電層與一第二閘極介電層。由於在半導體製程中，多半會採用蝕刻製程來製作供予不同類型的半導體元件所用而厚度不同的閘極介電層，而蝕刻製程不僅會移除所欲移除的標的物，也可能對基底或基底內的其他組成元件造成影響。因此本發明更於兩種不同的元件區域之間設置虛設結構，使第一閘極介電層與第二閘極介電層的交界形成於虛設結構之上，也就是說使蝕刻製程的實施場所獲 得一緩衝區域，將蝕刻製程對基底或基底內組成元件的影響侷限在此一虛設結構內。因此，本發明所提供之半導體結構與半導體圖案結構係可保護並避免不同的半導體元件在製程中受到不當的影響，更可確保甚或增進積體電路的性能表現。
100a、100b、100c‧‧‧半導體圖案結構
102‧‧‧基底
104‧‧‧輸入/輸出區域
106‧‧‧核心電路區域
108‧‧‧隔離結構
110‧‧‧虛設結構區域
110a‧‧‧環狀虛設結構區域
110b‧‧‧島狀虛設結構區域
110c‧‧‧條狀虛設結構區域
110d‧‧‧虛設結構
120a、120b‧‧‧閘極電極
122‧‧‧第一閘極介電層
124‧‧‧第二閘極介電層
130‧‧‧襯墊層
132、156‧‧‧圖案化硬遮罩
134、136‧‧‧圖案化光阻層
140、146‧‧‧蝕刻製程
142‧‧‧凹槽
144‧‧‧回蝕刻製程
150‧‧‧第一絕緣層
152‧‧‧第二絕緣層
154‧‧‧閘極層
158‧‧‧內層介電層
A-A’‧‧‧切線
D1‧‧‧第一方向
D2‧‧‧第二方向
D1、D2‧‧‧凹槽深度
D3‧‧‧隔離結構被蝕刻厚度
L‧‧‧虛設結構區域長度
T‧‧‧第一絕緣層厚度
T1‧‧‧第一閘極介電層厚度
T2‧‧‧第二閘極介電層厚度
W‧‧‧閘極電極寬度
第1圖為本發明所提供之半導體圖案結構之一第一較佳實施例之示意圖。
第2圖為本發明所提供之半導體圖案結構之一第二較佳實施例之示意圖。
第3圖為本發明所提供之半導體圖案結構之一第三較佳實施例之示意圖。
第4圖至第10圖為本發明所提供之半導體圖案結構與半導體結構之一製作方法之較佳實施例之示意圖，其中第10圖可同時為第1圖至第3圖中A-A’切線的剖面示意圖。
請參閱第1至第3圖，其為本發明所提供之半導體圖案結構之一第一至第三較佳實施例之示意圖。如第1圖至第3圖所示，本發明係提供一半導體圖案結構100a、100b、100c，其包含有一基底102、一定義於基底102上的輸入/輸出(input/output，以下簡稱為I/O)區域104與一定義於基底102上的核心電路區域106，且I/O區域104與核心電路區域106係藉由一形成於基底102內的隔離結構108實體與電性隔離。在本較佳實施中隔離結構108較佳可以是一淺溝隔離(shallow trench isolation，以下簡稱為STI)，但不限於此。
請繼續參閱第1圖至第3圖。本發明所提供之半導體圖案結構100a、100b、100c更包含一虛設結構區域110(示於第4圖至第10圖)，形成於基底102上，且虛設結構區域110(包括110a、110b、110c)皆是設置於I/O區域104與核心電路區域106之間。如第1圖所示，虛設結構區域110可包含一環狀虛設結構區域110a，且此一環狀虛設結構區域100a係環繞I/O區域104。如第2圖所示，虛設結構區域110可包含一條狀虛設結構區域110b。如第3圖所示，虛設結構區域110可包含一島狀虛設結構區域110c。更重要的是，I/O區域104、核心電路區域106與虛設結構區域110a、110b、110c係藉由隔離結構108彼此分離，如第1圖至第3圖所示。另外，在任一虛設結構區域110a、110b、110c內，係分別設置有一具有該虛設結構區域輪廓的虛設結構110d(示於第4圖至第10圖)，且此一虛設結構110d與基底102包含相同的材料。
請繼續參閱第1圖至第3圖。本發明所提供之半導體圖案結構100a、100b、100c更包含一閘極電極120a與一閘極電極120b，形成於基底102上。閘極電極120a係延伸通過且覆蓋部份虛設結構區域100a、100b、100c以及部份I/O區域104；閘極電極120b則延伸通過核心電路區域106。閘極電極120a、120b係沿一第一方向D1延伸，且具有一寬度W，如熟習該項技藝之人士所知，閘極電極120a、120b之寬度W又可被視為通道長度。本發明所提供之虛設結構區域100a、100b、100c以及形成於其內的虛設結構係包含有一長度L，長度L平行於一第二方向D2，且第二方向D2與第一方向D1垂直。也就是說，虛設結構區域100a、100b、100c以及形成於其內的虛設結構100d之長度L與閘極電極120a、120b之延伸方向垂直。更重要的是，虛設結構區域100a、100b、100c以及形成於 其內的虛設結構100d之長度L大於閘極電極120a之寬度W，舉例來說，長度L可大於50奈米(nanometer，nm)，但不限於此。
根據本發明所提供之半導體圖案結構100a、100b、100c，係提供一虛設結構區域110a、110b、110c以及設置於其內的虛設結構，設置於I/O區域104與核心區域106之間，因此與閘極電極120a、120b相關的製程，例如不同厚度的閘極介電層的製作係獲得一緩衝場所。因此，本發明所提供之半導體圖案結構100a、100b、100c係可保護並避免不同的半導體元件(例如設置在I/O區域104內的高壓元件與設置在核心區域106內的電路元件)在製程中受到不當的影響，更可確保甚或增進積體電路的性能表現。
接下來請參閱第4圖至第10圖，第4圖至第10圖係為本發明所提供之之半導體圖案結構與半導體結構之一製作方法之較佳實施例之示意圖。如第4圖所示，本較佳實施例首先提供一基底102，基底102可以是一半導體基底，如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底等。接下來，基底102表面形成一襯墊層(pad layer)130與一圖案化硬遮罩132。在本較佳實施例中，襯墊層130可包含氧化矽，而圖案化硬遮罩132可包含氮化矽，但皆不限於此。圖案化硬遮罩132係用以定義複數個溝渠的數量、位置與尺寸。接下來，利用合適的蝕刻製程，透過圖案化硬遮罩132蝕刻襯墊層130與基底102，而於基底102內形成複數個溝渠(圖未示)。在形成溝渠之後，於各溝渠內填入一絕緣材料，較佳為一氧化矽材料，並藉由平坦化製程移除多餘的絕緣材料，而於基底102上形成複數個隔離結構108，即STI 108。且如第4圖所示，在平坦化製程之後，基底102係獲得一平坦表面。
請繼續參閱第4圖。更值得注意的是，本較佳實施例係藉由隔離結構108於基底102上定義出一第一區域104、一第二區域106與一第三區域110。在本較佳實施例中，第一區域104可以是一I/O區域104，第二區域106則可以是一核心電路區域106，而第三區域110係為一虛設結構區域110。且隔離結構108更是實體以及電性分離I/O區域104、核心電路區域106與虛設結構區110。另外，虛設結構區110內的部份基底係作為一虛設結構110d。換句話說，在本較佳實施例中，虛設結構110d係設置於基底102內，且與基底102包含相同的材料，但不限於此。且如第4圖所示，隔離結構108至少設置於虛設結構110d之兩側。除此之外，當本較佳實施例之基底102為一SOI基底時，虛設結構110d係電性浮置(electrically floated)。而所謂電性浮置，係指該元件，即虛設結構110d係與任何元件電性隔離。
請參閱第5圖與第6圖。接下來，於基底102上形成一圖案化光阻134，圖案化光阻134係覆蓋核心電路區域106與部份虛設區域110，但暴露出I/O區域104。隨後，利用一蝕刻製程140移除部份STI 108，尤其是虛設區域110與I/O區域104之間部份STI 108，而形成一凹槽142。如第6圖所示，凹槽142具有一深度D1。值得注意的是，由於STI 108包含氧化矽，而圖案化硬遮罩132包含氮化矽，且在蝕刻製程140中，I/O區域104仍然被圖案化硬遮罩132覆蓋，因此I/O區域104係被圖案化硬遮罩132保護，僅有暴露出來的STI 108受到蝕刻製程140的影響。
請參閱第7圖。在蝕刻製程140之後，係移除圖案化光阻 134，隨後進行一回蝕刻製程144。如第7圖所示，回蝕刻製程144係等量地回蝕刻所有的STI 108，而獲得一深度D2。因此，原本的凹槽142的深度更被加深，成為深度D1與深度D2的和。另外，在回蝕刻製程144中，I/O區域104與核心電路區域106仍然被圖案化硬遮罩132覆蓋保護，因此I/O區域104與核心電路區域106不會受到回蝕刻製程144的影響。
請參閱第8圖與第9圖。接下來，移除圖案化硬遮罩132。隨後對基底102進行一摻雜製程，而於各元件區域內形成所需的摻雜井區(圖未示)。並且在完成摻雜井區的製作後，移除襯墊層130，使得各元件區域內的基底表面得以暴露出來。請繼續參閱第8圖。在移除襯墊層130之後，可藉由一熱氧化製程，於暴露出來的基底102表面分別形成一第一絕緣層150。隨後，於基底102上再形成一圖案化光阻層136，且圖案化光阻層136係如第8圖所示，覆蓋整個I/O區域104，而暴露出核心電路區106。更重要的是，在本較佳實施例中，圖案化光阻層136的邊緣，必定形成於虛設結構區110內。在形成圖案化光阻層136之後，更進行一蝕刻製程146，用以移除暴露出來的第一絕緣層150。也就是說，移除核心電路區域106內與部份虛設結構110d上的第一絕緣層150。值得注意的是，由於STI 108與第一絕緣層140皆包含氧化矽材料，因此在蝕刻製程146時，暴露出來的STI 108會同時被蝕刻，而STI 108之一被蝕刻厚度D3係與第一絕緣層104的一厚度t相同。請同時參閱第9圖與第6圖。如前所述，在本較佳實施例中，係藉由蝕刻製程140移除虛設結構區域110與I/O區域104之間的部份STI 108，而形成一凹槽142，且凹槽142具有深度D1。在本較佳實施例中，凹槽142的深度D1較佳等於第一絕緣層的厚度t。是以，在藉由蝕刻製程146移 除部份第一絕緣層150時，暴露出來的STI 108會在蝕刻製程146中同時被蝕刻，而STI 108的被蝕刻厚度D3係與第一絕緣層104的厚度t相同，故最終I/O區域104、虛設結構區域110與核心電路區域106之間的STI 108突出於基底102表面的高度相同，更提昇了基底102表面的平坦度。
更值得注意的是，由於本較佳實施例中的圖案化光阻層136的邊緣必定形成於虛設結構區110內，因此在蝕刻製程146中，在移除第一絕緣層150時，蝕刻製程146係可自動停止於虛設結構110d內。熟習該項技藝之人士應知，若I/O區域104與核心電路區域106之間並未設置此一蝕刻率不同於STI 108與第一絕緣層150的虛設結構110d，而是僅包含STI 108。則蝕刻製程146在移除核心電路區域106內的第一絕緣層150時，就必須嚴格控制圖案化光阻136的形成，使圖案化光阻136的邊緣剛好與核心電路106的邊緣對準，因此將造成製程的負擔。一旦圖案化光阻136的邊緣成於STI 108內，蝕刻製程146將會在蝕刻第一絕緣層150之後，持續地蝕刻STI 108，使得最終I/O區域104與核心電路區域106之間的STI 108與基底102表面具有一高度差，而影響後續製程。
更重要的是，由於虛設結構110d與虛設結構區域110的設置，圖案化光阻136可獲得一緩衝區域，只要圖案化光阻136的邊緣落在虛設結構區域110內，蝕刻製程146將會自動停止於虛設結構110d，故可更簡化製程控制，以及提昇製程容許度(process window)。
請參閱第10圖。首先須注意的是，10圖可同時為第1圖 至第3圖中A-A’切線的剖面示意圖。接下來，於基底102表面依序形成一第二絕緣層152、一閘極層154與一圖案化硬遮罩156。在本較佳實施例中，第二絕緣層152可包含一高介電常數(high-k)介電層，但不限於此。閘極層154可包含一多晶矽層，但亦不限於此。隨後藉由圖案化硬遮罩156蝕刻閘極層154，而於I/O區域104內形成一閘極電極120a，同時於核心電路區域106內形成一閘極電極120b。由第10圖可知，虛設結構110d與I/O區域104內的第一絕緣層150與第二絕緣層152可視為一第一閘極介電層122，而虛設結構110d與核心區域106內的第二絕緣層152可視為一第二閘極介電層124。換句話說，第一閘極介電層122與第二閘極介電層124皆形成於虛設結構110d上，且第一閘極介電層122與第二閘極介電層124係於虛設結構110d上彼此相鄰且彼此接觸。更重要的是，第一閘極介電層122之厚度T1係大於第二閘極介電層124之厚度T2。且較厚的第一閘極介電層122更延伸進入第一區域(即I/O區域104)，較薄的第二閘極介電層124更延伸進入第二區域(即核心電路區域106)。另外，閘極電極120a不但形成於I/O區域104內，更是形成於虛設結構110d上。隨後，係於基底102內形成源極/汲極(圖未示)等組成元件。之後於基底102上形成一內層介電(interlayer dielectric，以下簡稱為ILD)層158，並藉由一平坦化製程移除多餘的絕緣材料，如第10圖所示。
值得注意的是，由於本較佳實施例在I/O區域104與核心電路區域106之間更提供一虛設結構區域110以及設置於虛設結構區域110內的虛設結構110d，因此在平坦化製程之後，可確保ILD層158與閘極電極110共平面。如前所述，若I/O區域104與核心電路區域106之間並未設置此一蝕刻率不同於STI 108與第一絕緣 層150的虛設元件110d，而是僅設置STI 108。則I/O區域104與核心電路區域106之間的STI 108會在蝕刻製程146之後與基底102表面形成一高低差，而此一高低差將會在對ILD層158進行平坦化製程時造成嚴重的影響：使得ILD層158覆蓋在部份的閘極電極120a上。更甚者，當本較佳實施例在採用金屬閘極製程，而必須移除圖案化硬遮罩156與閘極層154時，覆蓋在閘極電極120a上的ILD層158將使得閘極層154的移除不完全。反之，為使得閘極層154得以完全移除，將造成I/O區域104內發生過度蝕刻，影響到第一閘極介電層122的厚度與膜層品質。因此，上述兩種狀況都嚴重地影響製程良率。
請重新參閱第10圖。如前所述，本較佳實施例係可與金屬閘極製程整合，因此在平坦化ILD層158之後，係可移除I/O區域104與核心電路區域106之內的圖案化硬遮罩156與閘極層154，而形成閘極溝渠(圖未示)。當本較佳實施例採用先閘極介電層(high-k first)製程時，第一閘極介電層122與第二閘極介電層124所包含得第二絕緣層152可直接包含high-k介電材料。而當本較佳實施例採用後閘極介電層(high-k last)製程時，本較佳實施例更可於形成閘極溝渠後，更形成一high-k閘極介電層(圖未示)，且此一high-k閘極介電層係直接形成於第一閘極介電層122與第二閘極介電層124之上。隨後進行阻障層、功函數金屬層與填充金屬層以及其它金屬閘極製程所需之膜層之製作。
綜上所述，根據本發明所提供之半導體結構與半導體圖案結構，係於兩種主動元件區域，即I/O區域以及核心電路區域之間設置一虛設結構區，而此一虛設結構區內設置有蝕刻率不同於隔離 結構的虛設結構。另外，在本發明所提供之半導體結構中，虛設結構上係形成有厚度不同的第一閘極介電層與一第二閘極介電層。如前所述，在半導體製程中，多半會採用蝕刻製程來製作供予不同類型的半導體元件所用而厚度不同的閘極介電層，而蝕刻製程不僅會移除所欲移除的標的物，也可能對基底或基底內的其他組成元件造成影響。因此本發明更於兩種元件之間設置虛設結構，使第一閘極介電層與第二閘極介電層的交界形成於虛設結構之上，也就是說使蝕刻製程的實施場所獲得一緩衝區域，將蝕刻製程對基底或基底內組成元件的影響侷限在此一虛設結構內。因此，本發明所提供之半導體結構與半導體圖案結構係可保護並避免不同的半導體元件在製程中受到不當的影響，更可確保甚或增進積體電路的性能表現。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100a‧‧‧半導體圖案結構
102‧‧‧基底
104‧‧‧輸入/輸出區域
106‧‧‧核心電路區域
108‧‧‧隔離結構區域
110a‧‧‧環狀虛設結構區域
120a、120b‧‧‧閘極電極
D1‧‧‧第一方向
D2‧‧‧第二方向
L‧‧‧虛設結構區域長度
W‧‧‧閘極電極寬度

Claims (20)

  1. 一種半導體圖案結構，包含有：一基底；一輸入/輸出(input/output，I/O)區域，定義於該基底上；一核心(core)電路區域，定義於該基底上；一虛設結構區域，形成於該基底上，且該虛設結構區域係設置於該輸入/輸出區域與該核心電路區域之間；以及一閘極電極，形成於該基底上，該閘極電極延伸通過且覆蓋部份該虛設結構區域與部份該輸入/輸出區域。
  2. 如申請專利範圍第1項所述之半導體圖案結構，更包含一虛設結構，設置於該虛設結構區域內，且該虛設結構與該基底包含相同的材料。
  3. 如申請專利範圍第1項所述之半導體圖案結構，其中該虛設結構區域包含有一環狀虛設結構區域、一條狀虛設結構區域、或一島狀虛設結構區域。
  4. 如申請專利範圍第3項所述之半導體圖案結構，其中環狀虛設結構區域係環繞該輸入/輸出區域。
  5. 如申請專利範圍第1項所述之半導體圖案結構，其中該虛設結構區域包含有一長度，且該長度與該閘極電極之一延伸方向垂直。
  6. 如申請專利範圍第5項所述之半導體圖案結構，其中該長度大於該閘極電極之一寬度。
  7. 如申請專利範圍第5項所述之半導體圖案結構，其中該長度大於50奈米(nanometer，nm)。
  8. 如申請專利範圍第1項所述之半導體圖案結構，更包含至少一隔離結構，形成於該基底內。
  9. 如申請專利範圍第8項所述之半導體圖案結構，其中該輸入/輸出區域、該核心電路區域與該虛設結構區域係藉由該隔離結構彼此分離。
  10. 一種半導體結構，包含有：一基底；一虛設結構，形成於該基底內；一第一閘極介電層與一第二閘極介電層，形成於該虛設結構上，且該第一閘極介電層之厚度係大於該第二閘極介電層之厚度；以及一閘極電極，形成於該虛設結構上。
  11. 如申請專利範圍第10項所述之半導體結構，其中該虛設結構與該基底包含相同的材料。
  12. 如申請專利範圍第10項所述之半導體結構，更包含一隔離結構，設置於該基底內，且該隔離結構至少設置於該虛設結構之兩側。
  13. 如申請專利範圍第10項所述之半導體結構，其中該虛設結構係電性浮置(electrically floated)。
  14. 如申請專利範圍第10項所述之半導體結構，其中該第一閘極介電層更延伸進入一第一區域，該第二閘極介電層更延伸進入一第二區域。
  15. 如申請專利範圍第14項所述之半導體結構，其中該第一區域包含一輸入/輸出區域，該第二區域包含一核心電路區域。
  16. 如申請專利範圍第15項所述之半導體結構，其中該閘極電極更延伸進入該輸入/輸出區域。
  17. 如申請專利範圍第10項所述之半導體結構，其中該第一閘極介電層與該第二閘極介電層係於該虛設結構上彼此相鄰且彼此接觸。
  18. 如申請專利範圍第10項所述之半導體結構，其中該第一閘極介電層與該第二閘極介電層包含一高介電常數(high-k)閘極介電層。
  19. 如申請專利範圍第10項所述之半導體結構，其中該第一閘極介電層與該第二閘極介電層至少包含一熱氧化層。
  20. 如申請專利範圍第19項所述之半導體結構，更包含一高介電常數閘極介電層，直接形成於該第一閘極介電層與該第二閘極介電層之上。
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