TW201618303A - 半導體裝置、半導體裝置之布局、及製造半導體裝置之方法 - Google Patents

半導體裝置、半導體裝置之布局、及製造半導體裝置之方法 Download PDF

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Abstract

一種半導體元件包括：具有有源區的基底、位於有源區上方的閘極結構、位於有源區上方並且電連接至有源區的下部導電層、以及位於下部導電層上方並且電連接至下部導電層的上部導電層。下部導電層與閘極結構至少部分地共高度。下部導電層包括相互間隔開的第一和第二導電區段。上部導電層包括與第一和第二導電區段重疊的第三導電區段。第三導電區段電連接至第一導電區段，並且與第二導電區段電隔離。本發明還涉及半導體元件的佈局和製造方法。

Description

半導體裝置、半導體裝置之布局、及製造半導體裝置之方法
本發明涉及積體電路元件，更具體地，涉及半導體元件及其佈局和製造方法。
最小化積體電路(IC)的最新趨勢導致更小的元件，其消耗更少功率，但是以更高速度提供更多功能。為了實現這些優點中的一個或多個，考慮IC設計和/或製造中的多種開發。
為了解決現有技術中存在的問題，提供了一種半導體元件，包括：基底，具有有源區；閘極結構，位於所述有源區上方；下部導電層，位於所述有源區上方並且電連接至所述有源區，所述下部導電層與所述閘極結構至少部分地共高度，並且所述下部導電層包括相互間隔開的第一導電區段和第二導電區段；以及上部導電層，位於所述下部導電層上方並且電連接至所述下部導電層，所述上部導電層包括與所述第一導電區段和所述第二導電區段重疊的第三導電區段，所述第三導電區段電連接至所述第一導電區段，並且所述第三導電區段與所述第二導電區段電隔離。
在上述半導體元件中，其中，所述上部導電層進一步 包括：與所述閘極結構重疊並且電連接至所述閘極結構的第四導電區段。
在上述半導體元件中，其中，所述上部導電層進一步包括：與所述閘極結構重疊並且電連接至所述閘極結構的第四導電區段，其中，所述第四導電區段與所述閘極結構直接電接觸。
在上述半導體元件中，其中，所述第三導電區段與所述第一導電區段直接電接觸。
在上述半導體元件中，其中，所述半導體元件進一步包括：第一介電層，位於所述下部導電層上方，所述第一介電層包括位於所述第一導電區段上方的第一開口和位於所述第二導電區段上方的第二開口，其中，所述第三導電區段佈置在所述第一開口和所述第二開口中，並且所述第一開口中的所述第三導電區段在所述第一開口的底部處電連接至所述第一導電區段。
在上述半導體元件中，其中，所述半導體元件進一步包括：第一介電層，位於所述下部導電層上方，所述第一介電層包括位於所述第一導電區段上方的第一開口和位於所述第二導電區段上方的第二開口，其中，所述第三導電區段佈置在所述第一開口和所述第二開口中，並且所述第一開口中的所述第三導電區段在所述第一開口的底部處電連接至所述第一導電區段，所述半導體元件進一步包括：第二介電層，位於所述第二開口的底部處，以使所述第二開口中的所述第三導電區段與所述第二導電區段電隔離，其中，所述第二介電層覆蓋所述第二開口中的所述第三導電區段的側壁。
在上述半導體元件中，其中，所述半導體元件進一步包括：第一介電層，位於所述下部導電層上方，所述第一介電層包括位於所述第一導電區段上方的第一開口和位於所述第二導電區段上方的第二開口，其中，所述第三導電區段佈置在所述第一開口和所述第 二開口中，並且所述第一開口中的所述第三導電區段在所述第一開口的底部處電連接至所述第一導電區段，所述半導體元件進一步包括：第二介電層，位於所述第二開口的底部處，以使所述第二開口中的所述第三導電區段與所述第二導電區段電隔離，其中，所述第二介電層不覆蓋所述第二開口中的所述第三導電區段的側壁。
在上述半導體元件中，其中，所述半導體元件進一步包括：多個金屬層和多個通孔層，交替地佈置在所述上部導電層上方，其中，所述多個通孔層中的最下通孔層與所述上部導電層直接電接觸。
在上述半導體元件中，其中，所述下部導電層進一步包括：第四導電區段，與所述第一導電區段和所述第二導電區段間隔開，所述第三導電區段包括：第一部分，與所述第一導電區段重疊並且電連接至所述第一導電區段，第二部分，與所述第二導電區段重疊並且與所述第二導電區段電隔離，和第三部分，與所述第四導電區段重疊並且電連接至所述第四導電區段，以及所述第三導電區段經由所述第二部分從所述第一部分連續地延伸到所述第三部分。
在上述半導體元件中，其中，所述下部導電層進一步包括：第四導電區段，與所述第一導電區段和所述第二導電區段間隔開，所述上部導電層進一步包括：第五導電區段，與所述第三導電區段間隔開，所述第五導電區段與所述第四導電區段重疊並且電連接至所述第四導電區段，所述第三導電區段包括：第一部分，與所述第一導電區段重疊並且電連接至所述第一導電區段，和第二部分，與所述第二導電區段重疊並且與所述第二導電區段電隔離，以及所述半導體元件進一步包括：至少一個通孔層，位於所述上部導電層上方並且電連接至所述上部導電層，和至少一個金屬層，位於所述至少一個通孔層上方並且電連接至所述至少一個通孔層，所述至少一個金屬層和所 述至少一個通孔層電連接所述上部導電層的所述第三導電區段和所述第五導電區段。
根據本發明的另一方面，提供了一種半導體元件的佈局，所述佈局包括：有源區；金屬零層，包括：下部金屬層，位於所述有源區上方，和上部金屬層，位於所述下部金屬層上方；以及介電層，插入在所述金屬零層的第一區域中的所述下部金屬層和所述上部金屬層之間，其中，在所述金屬零層的第二區域中的所述下部金屬層和所述上部金屬層之間不存在所述介電層。
在上述佈局中，其中，所述佈局進一步包括閘極結構，位於所述有源區上方，其中，所述上部金屬層位於所述閘極結構上方。
在上述佈局中，其中，所述上部金屬層包括：金屬區段，從所述金屬零層的所述第一區域連續延伸到所述第二區域。
在上述佈局中，其中，所述上部金屬層包括：金屬區段，從所述金屬零層的所述第一區域連續延伸到所述第二區域，其中，所述金屬區段具有選自由L形、Z形和T形構成的組中的形狀。
在上述佈局中，其中，所述上部金屬層包括：金屬區段，從所述金屬零層的所述第一區域連續延伸到所述第二區域，其中，在所述金屬零層的第三區域中的所述下部金屬層和所述上部金屬層之間不存在所述介電層，以及所述金屬區段經由所述金屬零層的所述第一區域從所述第三區域連續延伸到所述第二區域。
在上述佈局中，其中，所述上部金屬層包括：金屬區段，從所述金屬零層的所述第一區域連續延伸到所述第二區域，其中，所述佈局進一步包括：至少一個金屬層和至少一個通孔層，佈置在所述金屬零層上方，其中，在所述金屬零層的第三區域中的所述下部金屬層和所述上部金屬層之間不存在所述介電層，所述上部金屬層 包括：又一金屬區段，位於所述第三區域中並且與所述第一區域和所述第二區域中的所述金屬區段間隔開，以及所述至少一個金屬層和所述至少一個通孔層電連接所述第一區域中的所述金屬區段和所述第三區域中的所述又一金屬區段。
根據本發明的又一方面，提供了一種製造半導體元件的方法，所述方法包括：在基底的有源區上方形成閘極結構；在所述有源區上方形成下部導電層，所述下部導電層與所述閘極結構至少部分地共高度；在所述下部導電層的第一區域上方形成第一介電層，同時暴露所述下部導電層的第二區域；以及在所述下部導電層的所述第一區域和所述第二區域上方形成上部導電層，其中，所述上部導電層與所述第二區域中的所述下部導電層直接電接觸。
在上述方法中，其中，所述方法進一步包括：在所述下部導電層上方形成第二介電層；以及去除所述下部導電層的所述第一區域和所述第二區域上方的所述第二介電層的部分，以暴露所述下部導電層的所述第一區域和所述第二區域，其中，形成所述第一介電層包括：在所述第二介電層的剩餘部分上方以及在由所述第二介電層的被去除部分暴露的所述下部導電層的所述第一區域和所述第二區域上方沉積介電材料，以及去除所述下部導電層的所述第二區域上方的所述介電材料，以暴露所述下部導電層的所述第二區域，同時保留位於所述下部導電層的所述第一區域上方的所述介電材料。
在上述方法中，其中，所述方法進一步包括：在所述下部導電層上方形成第二介電層；以及去除所述下部導電層的所述第一區域和所述第二區域上方的所述第二介電層的部分，以暴露所述下部導電層的所述第一區域和所述第二區域，其中，形成所述第一介電層包括：在所述第二介電層的剩餘部分上方以及在由所述第二介電層的被去除部分暴露的所述下部導電層的所述第一區域和所述第二區域 上方沉積介電材料，以及去除所述下部導電層的所述第二區域上方的所述介電材料，以暴露所述下部導電層的所述第二區域，同時保留位於所述下部導電層的所述第一區域上方的所述介電材料，其中，形成所述上部導電層包括：在所述介電材料的剩餘部分上方以及在由所述介電材料的被去除部分暴露的所述下部導電層的所述第二區域上方沉積導電材料，以及去除所述介電材料的所述剩餘部分上方的所述導電材料，並且留下位於所述下部導電層的所述第一區域和所述第二區域上方的所述導電材料。
在上述方法中，其中，形成所述第一介電層包括：在所述第一區域但不在所述第二區域中的所述下部導電層上方形成絕緣部分，在所述絕緣部分上方形成第二介電層，以及去除所述第一區域和所述第二區域上方的所述第二介電層的部分，以暴露所述下部導電層的所述第二區域和所述絕緣部分，以及形成所述上部導電層包括：在所述第二介電層的剩餘部分上方、在所述下部導電層的暴露的第二區域上方、以及在暴露的絕緣部分上方沉積導電材料，以及去除所述第二介電層的所述剩餘部分上方的所述導電材料，並且留下位於所述下部導電層的所述暴露的第二區域上方和所述暴露的絕緣部分上方的所述導電材料。
100‧‧‧半導體元件
110‧‧‧半導體基底
113‧‧‧有源區
114‧‧‧閘極結構
115‧‧‧隔離結構
120‧‧‧元件
122‧‧‧源極區
123‧‧‧汲極區
124‧‧‧通道區
126‧‧‧間隔件
127‧‧‧間隔件
128‧‧‧介電層
132‧‧‧導電區段
133‧‧‧導電區段
142‧‧‧導電區段
143‧‧‧導電區段
144‧‧‧導電區段
152‧‧‧通孔
153‧‧‧通孔
154‧‧‧通孔
158‧‧‧介電層
162‧‧‧導電區段
163‧‧‧導電區段
164‧‧‧導電區段
168‧‧‧介電層
172‧‧‧通孔
173‧‧‧通孔
174‧‧‧通孔
178‧‧‧介電層
182‧‧‧導電區段
183‧‧‧導電區段
184‧‧‧導電區段
188‧‧‧介電層
200‧‧‧半導體元件
300‧‧‧半導體元件
400‧‧‧方法
500A‧‧‧半導體元件結構
500B‧‧‧半導體元件結構
500C‧‧‧半導體元件結構
500D‧‧‧半導體元件結構
600A‧‧‧半導體元件結構
600B‧‧‧半導體元件結構
600C‧‧‧半導體元件結構
600D‧‧‧半導體元件結構
當結合附圖進行閱讀時，從以下詳細說明最好地理解本揭露的多個方面。應所述注意，根據工業中的標準實踐，多種部件不按比例繪製。實際上，為了論述清楚起見，多種部件的尺寸可以被任意地增大或減小。
圖1是根據一些實施例的半導體元件的示意性截面圖。
圖2是根據一些實施例的半導體元件的佈局。
圖3是根據一些實施例的半導體元件的佈局。
圖4是根據一些實施例的製造半導體元件的方法的流程圖。
圖5A至圖5D是根據一些實施例的處於多個製造階段的半導體元件的示意性截面圖。
圖6A至圖6D是根據一些實施例的處於多個製造階段的半導體元件的示意性截面圖。
以下揭露提供用於實現所提供主題的不同特徵的很多不同實施例或實例。以下描述元件和佈置的具體實例，以簡化本揭露。當然，這些僅是實例，並且不旨在限制。例如，以下描述中的第一部件在第二部件上方或上形成可以包括第一和第二部件直接接觸形成的實施例，並且還可以包括可以在第一和第二部件之間形成附加部件，使得第一和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各個實例中重複參考標號和/或字母。所述重複用於簡單和清楚的目的，並且其本身不指示所論述的多種實施例和/或配置之間的關係。
而且，當第一元件被描述為“連接”或“耦合”至第二元件時，這樣的描述包括第一和第二元件相互直接連接或耦合的實施例，並且還包括第一和第二元件通過它們之間的一個或多個中間元件相互間接連接或耦合的實施例。
諸如IC的半導體元件包括在基底上方形成的多種元件。多個金屬層和通孔層交替形成在基底上方，以相互電連接半導體元件的元件。在一些其他方法中，金屬層中的最下金屬層限定至半導體元件的元件的各個電連接，並且半導體元件的元件之間的電連接在經由通孔層連接至最下金屬層的較高金屬層處實現。在一些實施例 中，半導體元件的元件之間的至少一個電連接通過最下金屬層的上部實現。結果，在一些實施例中，與其他方法相比，可以減少製造時間、製造成本、製造材料、以及半導體元件的尺寸中的一個或多個。
圖1是根據一些實施例的半導體元件100的示意性截面圖。半導體元件100包括半導體基底110以及多個元件。圖1中示出示例性元件120。
半導體基底110包括但不限於大塊矽、半導體晶圓、絕緣體上矽(SOI)基底、或者矽鍺基底。包括III族、IV族以及V族元素的其他半導體材料在多種實施例的範圍內。
半導體元件100的元件包括有源元件和/或無源元件。有源元件的實例包括但不限於電晶體和二極體。電晶體的實例包括但不限於金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(BJT)、高壓電晶體、高頻電晶體、p通道和/或n通道場效應電晶體(PFET/NFET)等、鰭狀電晶體(FinFET)、以及具有凸起源極/汲極的平面MOS電晶體。無源元件的實例包括但不限於電容器、電感器、熔絲和電阻器。在圖1中所示的示例性結構中，元件120是電晶體。
電晶體120包括位於基底110上方的有源區113以及位於有源區113上方的閘極結構114。有源區113通過也形成在基底110上方的一個或多個隔離結構115與半導體元件100的其他元件隔離。有源區113在此稱為氧化物限定(OD)區或者圖案，並且在附圖中通過標記“OD”示意性地示出。有源區113是摻雜區，並且包括源極區122、汲極區123、以及位於源極區122和汲極區123之間的通道區124。有源區113的材料的實例包括但不限於摻雜有多種類型的p-摻雜物和/或n-摻雜物的半導體材料。
閘極結構114位於通道區124上方。閘極結構114在此 稱為多晶矽(PO)圖案，並且在附圖中通過標記“PO”示意性地示出。閘極結構114的材料的實例包括但不限於金屬和多晶矽。源極區122、汲極區123、通道區124和閘極結構114一起限定電晶體120。在至少一個實施例中，間隔件126、127形成在閘極結構114的相對兩側上。介電層128位於電晶體120和間隔件126、127上方。
在電晶體120上方形成導電圖案，以提供至電晶體120的電連接。在圖1中的示例性結構中，導電區段132、133、142、143和144形成在介電層128中，以提供至閘極結構114、源極區122和汲極區123的電連接。導電區段132、133位於相應源極區122和汲極區123上方並且電連接至相應源極區122和汲極區123，並且屬於在此稱為MD1層或圖案的下部導電層。MD1層是氧化物上金屬零層，並且在附圖中通過標記“MD1”示意性地示出。導電區段142、143形成在相應導電區段132、133上方並且電連接至相應導電區段132、133，並且屬於在此稱為MD2層或圖案的上部導電層。MD2層也是氧化物上金屬零層，並且在附圖中通過標記“MD2”示意性地示出。在至少一個實施例中，導電區段142、143的至少一個與相應導電區段132或133直接電接觸。
導電區段144形成在閘極結構114上方並且電連接至閘極結構114。導電區段144在此稱為多晶矽上金屬零(MP)層或者圖案，並且在附圖中通過標記“MP”示意性地示出。在至少一個實施例中，導電區段144與閘極結構114直接電接觸。
MP、MD1和MD2層包括導電材料，並且屬於位於形成在基底110上方的元件之上的第一(即，最下)導電材料層。在至少一個實施例中，MP、MD1和MD2層包括金屬，並且屬於在此稱為“M0層”的第一金屬層，即，金屬零(M0)層，其是半導體元件100的最下金屬層。M0層在附圖中通過標記“M0”示意性地示出。在 至少一個實施例中，M0層在兩個步驟中形成。例如，在第一步驟中，下部(即，MD1層)形成為與閘極結構114至少部分地共高度(co-elevational)，使得MD1層的至少一部分與閘極結構114的至少一部分處於相同的水平面處。在第二步驟中，上部(即，MD2層和MP層)形成在相應MD1層和閘極結構114上方。
介電層158位於介電層128上方。一個或多個通孔152、153和154位於介電層158中，以提供至MP和MD2層的電連接，並且然後經由相應閘極結構114和MD1層連接至電晶體120。例如，通孔152位於介電層158中，以提供至下面的MD2層的導電區段142的電連接，導電區段142經由MD1層的導電區段132進一步電連接至源極區122。通孔152、153和154屬於通孔層V0，即，通孔零層，通孔層V0是半導體元件100的最下通孔層。V0層在附圖中通過標記“V0”示意性地示出。在至少一個實施例中，通孔152、153和154中的至少一個與相應導電區段142、143或144直接電接觸。
介電層168位於介電層158上方。一個或多個導電區段162、163和164位於介電層168中，以提供至相應通孔152、153和154的電連接。導電區段162、163和164屬於第二金屬層M1，第二金屬層M1是位於形成在半導體元件100的基底110上方的元件之上的第二最下金屬層。M1層在附圖中通過標記“M1”示意性地示出。M0、V0和M1層的描述的配置是實例。其他配置在多種實施例的範圍內。例如，在一些實施例中，在半導體元件100的至少一個區域中省略MD2層，並且在半導體元件100的所述至少一個區域中，V0層電連接在M1層和MD1層之間。在一些實施例中，在半導體元件100的至少一個區域中省略MP層，並且在半導體元件100的所述至少一個區域中，V0層被電連接在M1層和相應PO圖案之間。
類似地，介電層178位於介電層168上方。一個或多個 通孔172、173和174位於介電層178中，以提供至相應導電區段162、163和164的電連接。通孔172、173和174屬於在附圖中通過標記“V1”示意性示出的通孔層V1。
介電層188位於介電層178上方。一個或多個導電區段182、183和184位於介電層188中，以提供至相應通孔172、173和174的電連接。導電區段182、183和184屬於在附圖中通過標記“M2”示意性示出的金屬層M2。
M1和M2層中的至少一個以及V0和V1層中的至少一個在半導體元件100的多種元件之間和/或在半導體元件100的一個或多個元件和外部電路之間提供電連接。上述結構是示例性配置，並且在多種實施例中，半導體元件100的元件之間的電連接的其他佈置是預期的。例如，在一個或多個實施例中，在M2層上方形成一個或多個金屬層，例如，M3層等。金屬層通過一個或多個通孔層(例如，通孔層V2等)相互連接，每個通孔層都插入在一對鄰近金屬層之間。
圖2是根據一些實施例的半導體元件200的佈局。半導體元件200包括OD圖案202、203、隔離結構205、PO圖案211-216、MP圖案222-225、MD1圖案230-239、MD2圖案242、243、245、247和249、氮化矽去除(SNR)區251、252和253、非SNR區254、通孔和/或金屬層262、265、267和269、以及又一MP圖案270、274和278。
OD圖案202、203在半導體元件200的寬度方向(即，圖2的水準方向)上連續地延伸，並且通過隔離結構205相互隔離。OD圖案202限定用於一個或多個元件的有源區，諸如，半導體元件200的n通道金屬氧化物半導體(NMOS)電晶體。OD圖案203限定用於一個或多個元件的有源區，諸如，半導體元件200的p通道金屬氧化 物半導體(PMOS)電晶體。PO圖案211-216在半導體元件200的高度方向(即，圖2的垂直方向)上連續地延伸。PO圖案211-216在OD圖案202、203上方並且跨過隔離結構205延伸。PO圖案211-216限定用於在OD圖案202、203中具有有源區的一個或多個元件的閘極結構。MP圖案222-225形成在相應PO圖案212-215上方並且電連接至相應PO圖案212-215。
MD1圖案230-239相互間隔開，並且形成在相應OD圖案202、203上方並且電連接至相應OD圖案202、203。MD1圖案230-239中的每個都位於一對鄰近的PO圖案211-216之間。例如，MD1圖案230位於OD圖案203上方並且位於PO圖案211-212之間；MD1圖案231位於OD圖案203上方並且位於PO圖案212-213之間；MD1圖案232位於OD圖案203上方並且位於PO圖案213-214之間；MD1圖案233位於OD圖案203上方並且位於PO圖案214-215之間；MD1圖案234位於OD圖案203上方並且位於PO圖案215-216之間；MD1圖案235位於OD圖案202上方並且位於PO圖案215-216之間；MD1圖案236位於OD圖案202上方並且位於PO圖案214-215之間；MD1圖案237位於OD圖案202上方並且位於PO圖案213-214之間；MD1圖案238位於OD圖案202上方並且位於PO圖案212-213之間；以及MD1圖案239位於OD圖案202上方並且位於PO圖案211-212之間。MD1圖案230、234和238具有位於其上方的相應又一MP圖案270、274、以及278，並且經由相應又一MP圖案270、274和278電連接至其他元件或外部電路。MD1圖案232、233、235、236、237和239具有位於其上方的相應MD2圖案242、243、245、243、247和249，並且經由相應MD2圖案242、243、245、243、247和249電連接至其他元件或外部電路。
MD2圖案242與MD1圖案232重疊並且電連接至MD1圖案232。MD2圖案242經由在此共同稱為導電通孔/區段262的至少一 個通孔和/或至少一個金屬區段電連接至MD2圖案243。
MD2圖案243與MD1圖案233重疊並且與MD1圖案233電隔離。MD2圖案243與MD1圖案236重疊並且電連接至MD1圖案236。MD2圖案243從MD1圖案233上方的位置連續地延伸至MD1圖案236上方的位置。MD2圖案243和導電通孔/區段262將MD1圖案232電連接至MD1圖案236，同時在MD1圖案233上方延伸，而不電連接至MD1圖案233。
MD2圖案245、247和249與相應MD1圖案235、237和239重疊並且電連接至相應MD1圖案235、237和239。MD2圖案245、247和249經由相應通孔265、267和269電連接至其他元件或外部電路。通孔265、267和269屬於在附圖中通過標記“VIA”示意性地示出的V0層。為了簡單起見，在圖2中還將導電通孔/區段262示出為屬於V0層。在一些實施例中，導電通孔/區段262包括M1層或以上和/或V1層或以上中的至少一部分。半導體元件200的所描述配置是實例。其他配置在多種實施例的範圍內。
圖2中示出半導體元件200的區域A、B和C的部分示意性截面圖。在SNR區251、252和253中，在MD1層和MD2層之間不存在介電層。結果，如在此描述和在區域B和C的示意性截面圖中所示出的，在SNR區251、252和253中形成的MD1圖案232、233、235、236、237和239電連接至相應MD2圖案242、243、245、243、247和249。SNR區252和253將非SNR區254夾在中間。在非SNR區254中，如在區域A的示意性截面圖中所示，在MD1層和MD2層之間插入介電層255。結果，如在此所描述的，MD2圖案243與下面的MD1圖案233重疊但是不電連接至下面的MD1圖案233。MD2圖案243在區域A和區域B之間連續地延伸，在區域A中，MD2圖案243與下麵的MD1圖案233電隔離，並且在區域B中，MD2圖案243電連接至下面的MD1圖案 236。
在一些實施例中，半導體元件200的區域A具有在圖2中的部分示意性截面圖A’中示意性示出的可選配置。在截面圖A中所示的配置中，介電層255覆蓋MD2圖案243的底面和側面，然而在截面圖A’中，介電層255覆蓋MD2圖案243的底面，而不覆蓋MD2圖案243的側面。在如圖2中的截面圖A’中示例性示出的至少一個實施例中，介電層255橫向延伸超過MD2圖案243的邊界和/或下麵的MD1圖案233的邊界，以確保區域A中的MD2圖案243和下面的MD1圖案233之間的電隔離。
根據一些實施例的半導體元件200包括MD1圖案232和MD1圖案236之間的電連接，經由對應於MD1圖案233的區域A而沒有至MD1圖案233的短路。這樣的電連接的至少一部分通過M0層的MD2圖案243在MD2層中實現。結果，在至少一個實施例中，省略一個或多個通孔層(即，V0層及以上)和/或較高金屬層(即，M1層及以上)中的通孔和/或金屬區段，使得與在高於M0層的一個或多個通孔層和/或金屬層中實現電連接的其他方法相比，可以減少製造時間、製造成本、製造材料、以及半導體元件200的尺寸中的一個或多個。
在至少一個實施例中，在MD2層中完全實現MD1層232和MD1圖案236之間的電連接。結果，在一些實施例中，進一步減少製造時間、製造成本、製造材料、和半導體元件200的尺寸中的一個或多個。例如，在至少一個實施例中，用具有L形並且從區域B經由區域A連續地延伸到區域C的MD2圖案243的一部分代替導電通孔/區段262。所描述的MD2圖案243的L形是實例。諸如T形或Z形的其他形狀在多種實施例的範圍內。至少一個實施例中的MD2圖案243電連接多於兩個的下面的MD1圖案和/或在(不電連接至)多於兩個的下 面的MD1圖案上方延伸。其他佈置在多種實施例的範圍內。
MD1和MD2層在例如區域B和區域C的一些區域中相互電連接，而在例如區域A的另一個區域中相互電隔離的所描述配置是實例。其他配置在多種實施例的範圍內。例如，在省略MD2層的一些實施例中，以類似於關於區域A、B和C在此描述的方式，MD1層的上部和下部在一些區域中相互電連接，但是在另一個區域中相互電隔離。在至少一個實施例中，當省略MD2層時，還可以實現通過存在的MD2層可實現的一個或多個效果。
圖3是根據一些實施例的半導體元件300的佈局。半導體元件300包括關於圖2描述的所有元件。半導體元件300進一步包括OD圖案302、隔離結構305、306、PO圖案311-316、MP圖案323-324、MD1圖案335-339、MD2圖案343、345、347和349、SNR區351、以及又一MP圖案378。在至少一個實施例中，OD圖案302、隔離結構305、PO圖案311-316、MP圖案323、324、MD1圖案335-339、MD2圖案343、345、347和349、SNR區351、以及MP圖案378對應於OD圖案202、隔離結構205、PO圖案211-216、MP圖案223-324、MD1圖案235-339、MD2圖案243、245、247和249、SNR區251、以及MP圖案278。OD圖案302、203通過隔離結構306相互隔離。MD2圖案243延伸到MD2圖案343中，MD2圖案343跨過MD1圖案233而不電連接至MD1圖案233，從MD1圖案236連續地和線性地延伸到MD1圖案336。結果，具有由OD圖案302限定的有源區的一個或多個元件電連接至具有由OD圖案202限定的有源區的一個或多個元件，同時跨過MD1圖案233延伸，而不電連接至MD1圖案233。在至少一個實施例中，關於半導體元件200可實現的一個或多個效果還關於半導體元件300可實現。
圖4是根據一些實施例的製造半導體元件的方法400的流程圖。圖5A至圖5D是根據一些實施例的處於多個製造階段的半導 體元件的示意性截面圖。在至少一個實施例中，關於圖5A至圖5D描述的製造階段產生關於在圖2中示意性示出的截面圖A描述的配置。
在方法400的操作405處，在基底上方形成閘極結構和下部導電層。例如，如圖5A中所示，在基底510上形成一個或多個閘極結構520(在附圖中通過標記“MG”示意性地示出)。在至少一個實施例中，基底510包括矽基底。在至少一個實施例中，基底510包括矽鍺(SiGe)、砷化鎵、或其他合適的半導體材料。在至少一個實施例中，在基底510中形成淺溝槽隔離(STI)區505，用於隔離基底510中的有源區502、503。STI區505的示例性材料包括但不限於氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽、和/或任何其他低k介電材料。在一些實施例中，基底510進一步包括一個或多個其他部件，諸如，多種摻雜區、掩埋層、和/或外延(epi)層。在一些實施例中，基底510包括絕緣體上半導體，諸如，絕緣體上矽(SOI)。在一些實施例中，基底510包括摻雜外延層、梯度半導體層、和/或疊加在不同類型的另一個半導體層上的半導體層，諸如，矽鍺層上矽層。
在一些實施例中，在基底510上方形成的閘極結構520包括位於基底510上方的閘極電介質。閘極電介質的示例性材料包括但不限於高k介電層、介面層、和/或其組合。用於高k介電層的示例性材料包括但不限於氮化矽、氮氧化矽、二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鋯、氧化鈦、氧化鋁、二氧化鋯-氧化鋁(HfO2-Al2O3)合金、其他合適高k介電材料、和/或其組合。高k介電層的厚度在例如約5至約40的範圍內。在一些實施例中，通過原子層沉積(ALD)或其他合適技術，在基底 510上方形成閘極電介質。
閘極結構520進一步包括在閘極電介質上方形成的柵電極。柵電極的厚度例如在從約10至約500的範圍內。柵電極由多晶矽或金屬形成。在一個或多個實施例中，柵電極包括Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、和/或其他合適導電材料。在一些實施例中，通過化學汽相沉積(CVD)、物理汽相沉積(PVD或濺射)、鍍、原子層沉積(ALD)、和/或其他合適的工藝形成柵電極。
在一個或多個實施例中，在每個閘極結構520上方形成硬掩模521。硬掩模521包括氮化矽、氮氧化矽、碳化矽或其他合適的材料。在至少一個實施例中，硬掩模521通過沉積工藝或任何合適的方法形成，並且被用作掩模以圖案化閘極結構520。
在閘極結構520的側壁上形成間隔件530。間隔件530包括例如介電層。在一個或多個實施例中，間隔件530由氮化矽形成。間隔件530的另一個實例包括氮氧化物。在另一個實例中，間隔件530是碳化矽。在一些實施例中，間隔件530包含雜質，諸如，硼、碳、氟、或其組合。在一些實施例中，通過合適的方法形成間隔件530。首先，例如通過等離子體增強化學汽相沉積(PECVD)、低壓化學汽相沉積(LPCVD)、次大氣壓化學汽相沉積(SACVD)、原子層沉積(ALD)等，在閘極結構520和基底510上方沉積用於間隔件530的層。用於間隔件530的層被形成為具有合適厚度，例如，在約50至約400的範圍內。而且，用於間隔件530的沉積層被圖案化，以形成接觸或鄰近閘極結構520的側壁的間隔件530。在至少一個實施例中，通過諸如濕蝕刻工藝、幹蝕刻工藝、或其組合的合適的技術執行圖案化。在一個或多個實施例中，通過各向異性幹蝕刻工藝進行形成間隔件530的圖案化。
在間隔件530之前形成閘極結構520的以上說明被稱為先閘極工藝。在可選的後閘極工藝中，執行先閘極處理的相同或類似步驟，以形成例如偽多晶矽的偽閘極以及間隔件530。此後用合適的金屬或導電材料替換偽閘極，以獲得閘極結構520。
而且，通過使用閘極結構520和間隔件530作為掩模，在基底510的有源區中形成源極和汲極區。從而，有源區包括閘極結構520和鄰近閘極結構520的源極區和汲極區。例如，通過離子注入或擴散工藝，執行源極/汲極區的形成。根據半導體元件的類型，用諸如硼或BF2的p型摻雜物、諸如磷或砷的n-型摻雜物、和/或其組合摻雜源極/汲極區。在一些實施例中，在形成間隔件530之前，通過諸如離子注入工藝的一個或多個注入工藝，在基底210中形成輕摻雜源極/汲極(LDD)區。
在基底510上方形成層間介電(ILD)層540。ILD層540在此還被稱為ILD0層。ILD層540的示例性材料包括但不限於SiNx、SiOx、SiON、SiC、SiBN、SiCBN、或其組合。在至少一個實施例中，使用高密度等離子體(HDP)形成ILD層540，但是在多種實施例中可以使用其他方法，諸如，次大氣壓化學汽相沉積(SACVD)、低壓化學汽相沉積(LPCVD)、ALD、等離子體增強ALD(PEALD)、等離子體增強CVD(PECVD)、單層沉積(MLD)、等離子體脈衝CVD(PICVD)、旋塗等。
執行平坦化工藝，以去除ILD層540，從而暴露硬掩模521。平坦化工藝包括例如化學機械拋光(CMP)工藝。在一些實施例中，通過平坦化工藝或另一個蝕刻和/或CMP工藝去除硬掩模521，以暴露下面的閘極結構520。在一些實施例中，如在此描述的後閘極工藝中，閘極結構520被去除並且用金屬閘極替換。
在此被稱為ILD1層的又一ILD層形成在平坦化的ILD 層540上方。在一些實施例中，在ILD1層上方形成硬掩模層。通過蝕刻工藝，在ILD1層和ILD層540中形成接觸開口，以暴露源極/汲極區和/或閘極結構。形成導電材料以填充接觸開口，從而獲得MD1層的導電區段550、551、552、554。在圖5A中所示的示例性配置中，半導體區段551至少部分地延伸到STI區505中，然而導電區段550、552、554與相應暴露的源極/汲極區進行電連接。
根據一個或多個實施例，在形成MD1層的導電區段550、551、552、554之前，執行矽化(例如，自對準矽化)工藝或合適的方法，以給源極/汲極區的頂面提供矽化物區555作為接觸部件。例如，在暴露的源極/汲極區上方毯狀沉積金屬層，並且然後執行退火步驟，以在源極/汲極區上形成金屬矽化物層。隨後例如通過濕化學蝕刻去除未反應金屬。
執行平坦化工藝，以平坦化MD1層。在平坦化的MD1層上方形成接觸蝕刻停止層(CESL)560。CESL層560的示例性材料包括但不限於SiNx、SiOx、SiON、SiC、SiCN、BN、SiBN、SiCBN、或其組合。在此被稱為ILD2層的又一ILD層562形成在CESL層560上方。如圖5A中所示，獲得所得到的結構500A。符號509示意性地示出所描述的結構佈置在多種區域中，多種區域在一個或多個實施例是不連續的。
在方法400的操作415處，在下部導電層的第一區域上方形成介電層，同時暴露下部導電層的第二區域。例如，如圖5B中所示，在ILD層562和CESL層560中蝕刻開口563、564，以相應的下面的暴露MD1層的導電區段550、552。如圖5B中所示，獲得所得到的結構500B。
如圖5C中所示，介電層570毯狀沉積在基底510上方，以用作開口563、564的側壁和底部的內襯。在一些實施例中，通 過ALD工藝沉積介電層570。介電層570的示例性材料包括但不限於氮化矽。例如通過在蝕刻工藝之後的光刻工藝從開口563的底部選擇性地去除介電層570，以暴露下面的導電區段550。介電層570保留在開口564的底部上方，以不暴露下面的導電區段552。如圖5C中所示，獲得所得到的結構500C。
在方法400的操作425處，在下部導電層的第一和第二區域上方形成上部導電層，以與第二區域中的下部導電層直接電接觸。例如，如圖5D中所示，形成導電材料以填充開口563、564，並且然後平坦化導電材料，以獲得MD2層的相應導電區段573、574。在一些實施例中，如在此關於圖2至圖3中的MD2圖案243、343所描述的，導電區段573、574相互連續。MD2層的導電區段574通過留在開口564的底部處的介電層570的一部分，與下麵的MD1層的導電區段552電隔離。在至少一個實施例中，通過介電層570的一部分的MD2層的導電區段574和下面的MD1層的導電區段552之間的電隔離對應於圖2中示例性地示出的配置A。MD2層的導電區段573與下面的MD1層的導電區段550直接電接觸，這是因為在開口563的底部處不存在介電層570。在至少一個實施例中，MD2層的導電區段573和下面的MD1層的導電區段550之間的電接觸對應於在圖2中示例性示出的配置B或C。在一些實施例中，MD1層和MD2層包括不同的導電材料。在一些實施例中，MD1層和MD2層包括相同的導電材料。在一些實施例中，MD1層和MD2層中的至少一個的形成包括：在相應開口中填充相應導電材料之前，沉積粘合(或晶種)金屬層。如圖5D中所示，獲得所得到的半導體元件500D。在省略MD2層的一些實施例中，形成MD1層的上部，以在一些區域中與MD1層的下部電連接，但是以類似於在此關於在操作425中形成MD2層所描述的方式，在另一個區域中與MD1層的下部電隔離。根據一些實施例，在製造方法中可獲得在此關於圖2 至圖3論述的一個或多個效果。
圖6A至圖6D是根據一些實施例的處於製造方法400的多個製造階段的半導體元件的示意性截面圖。在至少一個實施例中，關於圖6A至圖6D描述的製造階段產生關於在圖2中示意性地示出的截面圖A’描述的配置。
在方法400的操作405處，在基底上方形成閘極結構和下部導電層。例如，如圖6A中所示，以類似於關於圖5A描述的那些的方式，在基底510上方形成一個或多個閘極結構520、以及硬掩模521、間隔件530、ILD層540、導電區段550、551、552、554和CESL層560。
在方法400的操作415處，在下部導電層的第一區域上方形成介電層，同時暴露下部導電層的第二區域。例如，如圖6A中所示，在CESL層560上方沉積介電層680。在一些實施例中，通過ALD工藝沉積介電層680。介電層680的示例性材料包括但不限於氮化矽、氧化物、Al2Ox、以及其他合適的電隔離材料。如圖6A中所示，獲得所得到的結構600A。
如圖6B中所示，例如通過蝕刻工藝之後光刻工藝，選擇性地去除介電層680，以將介電層680的絕緣部分683留在導電區段552上方，所述導電區段552與在此關於圖2中示例性示出的配置A’描述的上面的導電區段電隔離。在所獲得的結構(包括隔離部分683)上方形成ILD層562。如圖6B中所示，獲得所得到的結構600B。
如圖6C中所示，在ILD層562和CESL層560中蝕刻開口563，以暴露相應的下面的MD1層的導電區段550，並且在ILD層562中蝕刻開口664，以暴露絕緣部分683。如圖6C中所示，獲得所得到的結構600C。
在方法400的操作425處，在下部導電層的第一和第二 區域上方形成上部導電層，以與第二區域中的下部導電層直接電接觸。例如，如圖6D中所示，形成導電材料以填充開口563、664，並且然後平坦化導電材料以獲得MD2層的相應導電區段573、674。在一些實施例中，如在此關於圖2至圖3中的MD2圖案243、343所描述的，導電區段573、674相互連續。MD2層的導電區段674通過絕緣部分683與下面的MD1層的導電區段552電隔離。在至少一個實施例中，通過絕緣部分683的MD2層的導電區段674和下面的MD1層的導電區段552之間的電隔離對應於圖2中示意性地示出的配置A’。如圖6D中所示，獲得所得到的半導體元件600D。根據一些實施例，在製造方法中可獲得在此關於圖2至圖3論述的一個或多個效果。
以上方法包括示例性操作，但是在一些實施例中，操作不按照所示循序執行。根據本發明的實施例的精神和範圍，當合適時，可以添加、替換、改變順序、和/或刪除操作。結合不同特徵和/或不同實施例的實施例在本發明的範圍內，並且在回顧本發明之後，對於本領域普通技術人員來說將是顯而易見的。
總之，一個或多個實施例實現在為M0層的上部的MD2層中的半導體元件的元件之間的電連接的至少一部分。在MD2層中實現的電連接的部分覆蓋下面的MD1層的部分，並且與下面的MD1層的部分電隔離，MD1層是M0層的下部。結果，在一些實施例中，與其他方法相比，減少了製造時間、製造成本、製造材料、和半導體元件的尺寸中的一個或多個。
在一些實施例中，半導體元件包括：具有有源區的基底、位於有源區上方的閘極結構、位於有源區上方並且電連接至有源區的下部導電層、以及位於下部導電層上方並且電連接至下部導電層的上部導電層。下部導電層與閘極結構至少部分地共高度。下部導電層包括相互間隔開的第一和第二導電區段。上部導電層包括與第一和 第二導電區段重疊的第三導電區段。第三導電區段電連接至第一導電區段，並且與第二導電區段電隔離。
在一些實施例中，半導體元件的佈局包括有源區、金屬零層、以及介電層。金屬零層包括位於有源區上方的下部金屬層、以及位於下部金屬層上方的上部金屬層。介電層插入在金屬零層的第一區域中的下部金屬層和上部金屬層之間。在金屬零層的第二區域中的下部金屬層和上部金屬層之間不存在介電層。
在根據一些實施例製造半導體元件的方法中，在基底的有源區上方形成閘極結構。在有源區上方形成下部導電層。下部導電層與閘極結構至少部分地共高度。在下部導電層的第一區域上方形成第一介電層，同時暴露下部導電層的第二區域。在下部導電層的第一和第二區域上方形成上部導電層。上部導電層與第二區域中的下部導電層直接電接觸。
以上概述了若干實施例的部件，使得本領域技術人員可以更好地理解本發明的多個方面。本領域技術人員應所述想到，它們可以使用本發明作為用於設計或修改用於實現與在此描述的相同目的和/或實現與在此描述的實施例的相同優點的其他工藝和結構的基礎。本領域的技術人員也應所述意識到，這種等同構造並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，可以進行多種變化、替換以及改變。
100‧‧‧半導體元件
110‧‧‧半導體基底
113‧‧‧有源區
114‧‧‧閘極結構
115‧‧‧隔離結構
120‧‧‧元件
122‧‧‧源極區
123‧‧‧汲極區
124‧‧‧通道區
126‧‧‧間隔件
127‧‧‧間隔件
128‧‧‧介電層
132‧‧‧導電區段
133‧‧‧導電區段
142‧‧‧導電區段
143‧‧‧導電區段
144‧‧‧導電區段
152‧‧‧通孔
153‧‧‧通孔
154‧‧‧通孔
158‧‧‧介電層
162‧‧‧導電區段
163‧‧‧導電區段
164‧‧‧導電區段
168‧‧‧介電層
172‧‧‧通孔
173‧‧‧通孔
174‧‧‧通孔
178‧‧‧介電層
182‧‧‧導電區段
183‧‧‧導電區段
184‧‧‧導電區段
188‧‧‧介電層

Claims (10)

  1. 一種半導體元件，包括：基底，具有有源區；閘極結構，位於所述有源區上方；下部導電層，位於所述有源區上方並且電連接至所述有源區，所述下部導電層與所述閘極結構至少部分地共高度，並且所述下部導電層包括相互間隔開的第一導電區段和第二導電區段；以及上部導電層，位於所述下部導電層上方並且電連接至所述下部導電層，所述上部導電層包括與所述第一導電區段和所述第二導電區段重疊的第三導電區段，所述第三導電區段電連接至所述第一導電區段，並且所述第三導電區段與所述第二導電區段電隔離。
  2. 根據請求項1所述的半導體元件，其中，所述上部導電層進一步包括：與所述閘極結構重疊並且電連接至所述閘極結構的第四導電區段。
  3. 根據請求項2所述的半導體元件，其中，所述第四導電區段與所述閘極結構直接電接觸。
  4. 根據請求項1所述的半導體元件，其中，所述第三導電區段與所述第一導電區段直接電接觸。
  5. 根據請求項1所述的半導體元件，進一步包括：第一介電層，位於所述下部導電層上方，所述第一介電層包括 位於所述第一導電區段上方的第一開口和位於所述第二導電區段上方的第二開口，其中，所述第三導電區段佈置在所述第一開口和所述第二開口中，並且所述第一開口中的所述第三導電區段在所述第一開口的底部處電連接至所述第一導電區段。
  6. 根據請求項5所述的半導體元件，進一步包括：第二介電層，位於所述第二開口的底部處，以使所述第二開口中的所述第三導電區段與所述第二導電區段電隔離，其中，所述第二介電層覆蓋所述第二開口中的所述第三導電區段的側壁。
  7. 根據請求項5所述的半導體元件，進一步包括：第二介電層，位於所述第二開口的底部處，以使所述第二開口中的所述第三導電區段與所述第二導電區段電隔離，其中，所述第二介電層不覆蓋所述第二開口中的所述第三導電區段的側壁。
  8. 根據請求項1所述的半導體元件，進一步包括：多個金屬層和多個通孔層，交替地佈置在所述上部導電層上方，其中，所述多個通孔層中的最下通孔層與所述上部導電層直接電接觸。
  9. 一種半導體元件的佈局，所述佈局包括：有源區；金屬零層，包括：下部金屬層，位於所述有源區上方，和 上部金屬層，位於所述下部金屬層上方；以及介電層，插入在所述金屬零層的第一區域中的所述下部金屬層和所述上部金屬層之間，其中，在所述金屬零層的第二區域中的所述下部金屬層和所述上部金屬層之間不存在所述介電層。
  10. 一種製造半導體元件的方法，所述方法包括：在基底的有源區上方形成閘極結構；在所述有源區上方形成下部導電層，所述下部導電層與所述閘極結構至少部分地共高度；在所述下部導電層的第一區域上方形成第一介電層，同時暴露所述下部導電層的第二區域；以及在所述下部導電層的所述第一區域和所述第二區域上方形成上部導電層，其中，所述上部導電層與所述第二區域中的所述下部導電層直接電接觸。
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