KR20160031379A - 반도체 장치, 반도체 장치의 레이아웃, 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치는 활성 영역(an active area)을 가진 기판과, 활성 영역 위의 게이트 구조체와, 활성 영역과 전기적으로 결합되는 활성 영역 위의 하부 전도층과, 하부 전도층과 전기적으로 결합되는 하부 전도층 위의 상부 전도층을 포함한다. 하부 전도층은 상기 게이트 구조체와 적어도 부분적으로 동일 높이이다. 하부 전도층은 서로 이격된 제1 전도성 세그먼트 및 제2 전도성 세그먼트를 포함한다. 상기 상부 전도층은 상기 제1 전도성 세그먼트와 상기 제2 전도성 세그먼트를 중복해서 갖고 있는 제3 전도성 세그먼트를 포함한다. 상기 제3 전도성 세그먼트는 상기 제2 전도성 세그먼트로부터 전기적으로 분리된다.

Description

반도체 장치, 반도체 장치의 레이아웃, 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, LAYOUT OF SEMICONDUCTOR DEVICE, AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명의 반도체 장치 및 그의 제조 방법에 관한 것이다.
집적회로를 축소하는데 있어서 최근의 경향은 고속에서 저소비 전력으로 보다 많은 기능을 제공하는 소형 장치를 산출하는데 있다. 실현될 이러한 하나 이상의 장점을 위해서 IC 설계 및/또는 제조 시 각종의 개발 사항이 고려된다.
전술한 사정을 감안하여 본 발명에 따른 반도체 장치는 활성 영역(an active area)을 가진 기판과, 활성 영역 위의 게이트 구조체와, 활성 영역과 전기적으로 결합되는 활성 영역 위의 하부 전도층과, 하부 전도층과 전기적으로 결합되는 하부 전도층 위의 상부 전도층을 포함한다. 하부 전도층은 상기 게이트 구조체와 적어도 부분적으로 동일 높이에 있다. 하부 전도층은 서로 이격된 제1 전도성 세그먼트 및 제2 전도성 세그먼트를 포함한다. 상기 상부 전도층은 상기 제1 전도성 세그먼트와 상기 제2 전도성 세그먼트를 중복해서 갖고 있는 제3 전도성 세그먼트를 포함한다. 상기 제3 전도성 세그먼트는 상기 제2 전도성 세그먼트로부터 전기적으로 분리된다.
본 발명에 따른 반도체 장치 및 그 제조 방법에 의하면 반도체 장치의 제조 시간, 제조 단가, 제조 재료, 및 크기가 종래 기술에 비해 줄어든다.
본 발명의 형태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 의하면 다양한 특징들이 실척으로 도시되고 있지 않음을 알아야 한다. 사실 다양한 특징의 치수는 설명의 편의상 임의로 증대되거나 축소 가능하다.
도 1은 일부 실시예에 따른 반도체 장치의 개략 단면도이다.
도 2는 일부 실시예에 따른 반도체 장치의 레이아웃이다.
도 3은 일부 실시예에 따른 반도체 장치의 레이아웃이다.
도 4는 일부 실시예에 따른 반도체 장치를 제조하기 위한 방법의 흐름도이다.
도 5a 내지 도 5d는 일부 실시예에 따른 여러 제조 단계에서의 반도체 장치의 개략 단면도이다.
도 6a 내지 도 6d는 일부 실시예에 따른 여러 제조 단계에서의 반도체 장치의 개략 단면도이다.
본 발명은 본 발명의 개시 내용의 상이한 특징들을 구현하기 위해 예컨대 다양한 실시예들을 제공한다. 특정 실시예들의 구성요소들 및 배열들은 본 발명을 간략화하기 위해 아래에 기술된다. 물론 이들은 단지 일례이며 이에 제한되는 것으로 의도되어서는 안된다. 예컨데, 이어지는 설명에서 제2 특징들 위에 제1 특징의 형성은 제1 및 제2 특징들이 직접 접촉하여 형성되는 실시예들을 포함할 수가 있고, 또한 제1 및 제2 특징들이 직접 접촉하지 않도록 부가 특징들이 제1 특징과 제2 특징 사이에 형성 가능한 실시예들을 포함할 수가 있다. 또한, 본 발명은 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수가 있다. 이러한 반복은 단순 명료화의 목적이며 자체로 설명된 각종 실시예들 및/또는 구성들 간의 관계를 규정하지는 않는다.
또한, 제1 요소가 제2 요소에 "연결되는" 혹은 "결합되는"으로 기술될 때, 이러한 기술은 제1 및 제2 요소가 서로 직접 연결되거나 혹은 결합되는 실시예를 포함하며, 또한 두 요소 사이에 하나 이상의 다른 개재 요소와 함께 서로 간접적으로 연결되거나 혹은 결합되는 실시예를 포함한다.
IC와 같은 반도체 장치는 기판 위에 형성된 각종 요소들을 포함한다. 복수 개의 금속층과 비아층이 반도체 장치의 요소들을 서로 함께 전기적으로 결합하도록 기판 위에 교번 형성된다. 일부 다른 접근 방법에서 금속층 가운데 최하부 금속층이 반도체 장치의 요소들에 대한 개개의 전기적 접속을 정의하며, 반도체 장치의 요소들 중에서 전기적 결합은 비아층을 거쳐 최하부 금속층에 결합되는 상부 금속층에서 구현된다. 일부 실시예에서 반도체 장치의 요소들 중에서 전기적 결합들 중 적어도 하나는 최하부 금속층의 상위 부분에 의해서 구현된다. 그 결과 일부 실시예에서 하나 이상의 제조 시간, 제조 단가, 제조 소재, 및 반도체 장치의 크기는 다른 접근 방식과 견주어 저감된다.
도 1은 본 발명의 일실시예에 따른 반도체 장치(100)의 개략 단면도이다. 반도체 장치(100)는 반도체 기판(110)과, 복수개의 소자를 포함한다. 일례의 소자(120)가 도 1에 도시되어 있다.
반도체 기판(110)은 벌크 실리콘, 반도체 웨이퍼, 실리콘-온-절연체(SOI) 기판, 또는 실리콘 게르마늄 기판을 포함하며 이들에 제한되지 않는다. III 족, IV 족, V 족 원소를 포함하는 다른 반도체 재료는 여러 실시예의 범위 내에 있다.
반도체 장치(100)의 소자는 능동 소자 및/또는 수동 소자를 포함하고 있다. 일례의 능동 소자는 트랜지스터들 및 다이오드들을 포함하며, 이들에 제한되지는 않는다. 일례의 트랜지스터들은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴러 접합 트랜지스터(BJT), 고전압 트랜지스터, p 채널 및/또는 n 채널 전계 효과 트랜지스터(PFET/NFET), FinFET, 및 레이즈드(raised) 소스/드레인을 가진 플래너 MOS 트랜지스터를 포함하며, 이들에 제한되지는 않는다. 일례의 수동 소자는 캐패시터, 인덕터, 퓨즈, 및 저항을 포함하며, 이들에 제한되지는 않는다. 도 1에 도시한 일례의 구성에 있어서 소자(120)는 트랜지스터이다.
트랜지스터(120)는 기판(110) 위의 활성 영역(113)과, 활성 영역(113) 위의 게이트 구조(114)를 포함한다. 활성 영역(113)은 기판(110) 위에 또한 형성된 하나 이상의 아이솔레이션 구조(115)에 의해서 반도체 장치(100)의 다른 소자들과 절연된다. 여기서 활성 영역(113)을 산화물 정의(OD) 영역 혹은 패턴이라고 칭하며 도면에서 "OD" 로 이름 붙여져서 개략 도시되고 있다. 활성 영역(113)은 도핑된 영역이며 소스 영역(122), 드레인 영역(123), 및 소스 영역(122)과 드레인 영역(123) 사이의 채널 영역(124)을 포함한다. 일례의 활성 영역(113)의 소재는 각종 유형의 p 도펀트 및/또는 n 도펀트로 도핑된 반도체 재료를 포함하며 이들에 제한되지는 않는다.
게이트 구조(114)는 채널 영역(124) 위에 있다. 여기서 게이트 구조(114)를 폴리(PO) 패턴이라 칭하며 도면에서 "PO"로 표시하여 개략 도시되고 있다. 일례의 게이트 구조(114)의 재료는 금속 및 폴리실리콘을 포함하며 이들에 제한되지는 않는다. 소스 영역(122), 드레인 영역(123), 채널 영역(124), 및 게이트 구조(114)는 함께 트랜지스터(120)를 정의한다. 적어도 하나의 실시예에서 스페이서(126,127)는 게이트 구조(114)의 대향측에 형성된다. 유전체층(128)은 트랜지스터(120)와 스페이서(126,127) 위에 있다.
트랜지스터(120)와의 전기적 접속을 제공하기 위해 트랜지스터(120) 위에 전도성 패턴이 형성된다. 도 1의 일례의 구성에 있어서, 전도성 세그먼트(132,133,142,143,144)는 유전체층(128)에 형성되어 게이트 구조(114), 소스 영역(122), 및 드레인 영역(123)과의 전기적 접속을 제공한다. 전도성 세그먼트(132,133)는 대응 소스 영역(122)과 드레인 영역(123) 상에서 이들과 전기적으로 접속되며, 여기서 MD1층 또는 패턴이라 불리는 하부 전도층에 속한다. MDI층은 금속-제로-오버-산화물층이며 도면에서 "MD1"로 표시되어 개략적으로 도시되고 있다. 전도성 세그먼트(142,143)는 대응 세그먼트(132,133) 상에서 이들과 전기적으로 접속되며, 여기서 MD2층 또는 패턴이라 불리는 상부 전도층에 속한다. MD2층은 금속-제로-오버-산화물층이며 도면에서 "MD2"로 표시되어 개략적으로 도시되고 있다. 적어도 하나의 실시예에서 전도성 세그먼트(142,143) 중 적어도 하나는 대응 전도성 세그먼트(132,133)와 직접적인 전기적 접촉 상태에 있다.
전도성 세그먼트(144)는 게이트 구조(114) 위에 형성되며 게이트 구조와 전기적으로 접속된다. 여기서 전도성 세그먼트(144)를 금속-제로-오버-폴리실리콘(MP)층 또는 패턴이라 칭하며 도면에서 "MP"로 표시하여 개략적으로 도시되고 있다. 적어도 하나의 실시예에서 전도성 세그먼트(144)는 게이트 구조(114)와 직접적인 전기적 접촉 상태에 있다.
MP, MD1, MD2 층은 전도성 물질을 포함하며 기판(110) 위에 형성된 소자들 위의 제1(최하부) 전도성 재료층에 속한다. 적어도 하나의 실시예에서 MP, MD1, MD2 층은 금속을 포함하며 여기서 반도체 장치(100)의 최하부 금속층인 "M0층", 즉 금속-제로층이라 불리며 제1 금속층에 속한다. M0층은 도면에서 "MO"로 표시되어 개략 도시되고 있다. 적어도 하나의 실시예에서 M0층은 2개의 스텝으로 형성되어 있다. 예컨대, 제1 스텝에서 하부, 즉 MD1층은 MD1의 적어도 일부분이 MD2층의 적어도 일부분과 동일 레벨에 있도록 게이트 구조와 적어도 부분적으로 동일 높이에 있도록 형성된다. 제2 스텝에서 상부, 즉 MD2층 및 MP층은 대응 MD1층과 게이트 구조(114) 위에 형성된다.
유전체층(158)은 유전체층(128) 위에 있다. 하나 이상의 비아(152,153,154)들이 유전체층(158)에 있어 MP 및 MD2 층과의 전기적 접속을 제공하고 대응 게이트 구조(114)와 MDI층을 거쳐 트랜지스터(120)와도 전기적 접속을 제공한다. 예컨대 비아(152)는 유전체층(158) 내에 있어 MD1층의 전도성 세그먼트(132)를 거쳐 소스 영역(122)에 추가로 전기적으로 접속되는 MD2층의 기저 전도성 세그먼트(142)와의 전기적 접속을 제공한다. 비아(152,153,154)들은 비아층 V0, 즉 반도체 장치(100)의 최하부 비아층인 비아-제로층에 속한다. 적어도 하나의 실시예에서 비아(152,153,154)들 중 적어도 하나는 대응 전도성 세그먼트(142,143,144)와 직접적으로 전기적 접촉 상태에 있다.
유전체층(168)은 유전체층(158) 위에 있다. 하나 이상의 전도성 세그먼트(162,163,164)들은 유전체층(168) 내에 있어 대응 비아(152,153,154)들과 전기적 접속을 제공한다. 전도성 세그먼트(162,163,164)는 반도체 장치(100)의 기판(110) 위에 형성된 소자들 위의 제2 최하부 금속층인 제2 금속층 M1에 속한다. M1 층은 도면에서 "M1"으로 표시되어 개략 도시되고 있다. 기술된 MO, VO, M1의 구성은 일례의 구성이다. 다른 구성은 여러 실시예의 범위 내에 있다. 예컨대, 일부 실시예에서 MD2층은 반도체 장치(100)의 적어도 하나의 영역에서 빠져 있으며, 반도체 장치(100)의 적어도 하나의 영역에서 V0층은 M1층과 대응 PO 패턴 사이에서 전기적으로 접속된다.
마찬가지로, 유전체층(178)은 유전체층(168) 위에 있다. 하나 이상의 비아(172,173,174)들은 유전체층(178) 내에 있어 대응 전도성 세그먼트(162,163,164)들과의 전기적 접속을 제공한다. 비아(172,173,174)들은 도면에서 "V1"로 표시되어 개략적으로 도시된 비아층 V1에 속한다.
유전체층(188)은 유전체층(178) 위에 있다. 하나 이상의 전도성 세그먼트(182,18,184)는 유전체층(188) 내에 있어 대응 비아(172,173,174)들과의 전기적 접속을 제공한다. 전도성 세그먼트(182,18,184)는 도면에서 "M2"로 표시되어 개략 도시된 금속층 M2에 속한다.
M1층과 M2층 중 적어도 하나와 V0층과 V1층 중 적어도 하나는 반도체 장치(100)의 여러 소자들 사이에서 그리고 반도체 장치(100)의 하나 이상의 소자들과 외부 회로 사이에서 전기적 접속을 제공한다. 상기한 구조는 일례의 구성이며, 반도체 장치(100)의 소자들 중에서 전기적 접속의 다른 배열이 여러 실시예에서 고려된다. 예컨대 하나 이상의 실시예에서 하나 이상의 추가 금속층, 예컨대 M3층과 상부층이 M2층 위에 형성된다. 금속층들이 하나 이상의 비아들, 예컨대 비아층 V2와 상부층에 의해 서로 연결되며, 각각은 한 쌍의 인접 금속층들 사이에 개재된다.
도 2는 일부 실시예에 따른 반도체 장치(200)의 레이아웃이다. 반도체 장치(200)는 OD 패턴(202, 203), 아이솔레이션 구조(205), PO 패턴(211-216), MP 패턴(222-225), MD1 패턴(230-239), MD2 패턴(242, 243, 245, 247, 249), 실리콘-질화물-제거(SNR) 영역(251, 252, 253), 넌 SNR 영역(254), 비아들 및/또는 금속층(262, 265, 267, 269), 및 추가 MP 패턴(270, 274, 278)을 포함한다.
OD 패턴(202,203)은 반도체 장치(200)의 폭 방향(즉, 도 2의 수평 방향)으로 지속적으로 연장하며 아이솔레이션 구조(205)에 의해서 서로 분리되어 있다. OD 패턴(202)은 반도체 장치(200)의 n 채널 금속 산화물 반도체(NMOS) 트랜지스터와 같은 하나 이상의 소자들에 대한 활성 영역을 정의한다. OD 패턴(203)은 반도체 장치(200)의 p 채널 금속 산화물 반도체(PMOS) 트랜지스터와 같은 하나 이상의 소자들에 대한 활성 영역을 정의한다. PO 패턴(211-216)은 반도체 장치(200)의 높이 방향(즉, 도 2의 수직 방향)으로 지속적으로 연장한다. PO 패턴(211-216)은 OD 패턴(202,203) 위에서 연장하여 아이솔레이션 구조(205)를 가로 지른다. PO 패턴(211-216)은 OD 패턴(202,203)의 활성 영역을 가진 하나 이상의 소자들에 대한 게이트 구조를 정의한다. MP 패턴(222-225)은 대응 PO 패턴(212-215) 위에 그리고 이들과 전기적으로 결합된다.
MD1 패턴(230-239)은 서로 이격되어 있고 대응 OD 패턴(202,203) 위에 그리고 이들과 전기적으로 결합되어 있다. 각각의 MD1 패턴(230-239)은 한 쌍의 인접 PO 패턴들(211-216) 사이에 있다. 예컨대 MD1 패턴(230)은 OD 패턴(203) 위에 그리고 PO 패턴들(211-212) 사이에 있다. MD1 패턴(231)은 OD 패턴(203) 위에 그리고 PO 패턴들(212-213) 사이에 있다. MD1 패턴(232)은 OD 패턴(203) 위에 그리고 PO 패턴들(213-214) 사이에 있다. MD1 패턴(233)은 OD 패턴(203) 위에 그리고 PO 패턴들(214-215) 사이에 있다. MD1 패턴(234)은 OD 패턴(203) 위에 그리고 PO 패턴들(215-216) 사이에 있다. MD1 패턴(235)은 OD 패턴(203) 위에 그리고 PO 패턴들(215-216) 사이에 있다. MD1 패턴(236)은 OD 패턴(202) 위에 그리고 PO 패턴들(214-215) 사이에 있다. MD1 패턴(237)은 OD 패턴(202) 위에 그리고 PO 패턴들(213-214) 사이에 있다. MD1 패턴(238)은 OD 패턴(202) 위에 그리고 PO 패턴들(212-213) 사이에 있다. MD1 패턴(239)은 OD 패턴(202) 위에 그리고 PO 패턴들(211-212) 사이에 있다. MD1 패턴(230,234,238)들은 그 위에 대응의 추가 MP 패턴(270,274,278)들을 가지며 대응의 추가 MP 패턴(270,274,278)들을 거쳐 다른 소자들 또는 외부 회로에 전기적으로 결합된다. MD1 패턴(232,233,235,236,237,239)들은 그 위에 대응의 MD2 패턴(242,243,245,243,247,249)들을 가지며 대응의 추가 MP 패턴(242,243,245,243,247,249)들을 거쳐 다른 소자들 또는 외부 회로에 전기적으로 결합된다.
MD2 패턴(242)은 중복하며 MD1 패턴(232)에 전기적으로 결합된다. MD2 패턴(242)은 적어도 하나의 비아 및/또는 여기서 전도성 비아/세그먼트(262)라 통상적으로 불리는 적어도 하나의 금속 세그먼트를 거쳐 MD2 패턴(243)에 전기적으로 결합된다.
MD2 패턴(243)은 중복하며 MD1 패턴(233)과는 전기적으로 분리된다. MD2 패턴(243)은 중복하며 MD1 패턴(236)에 전기적으로 결합된다. MD2 패턴(243)은 MD 패턴(233) 상의 한 위치에서 MD1 패턴(236) 상의 한 위치로 지속적으로 연장한다. MD2 패턴(243)과 전도성 비아/세그먼트(262)은 MD1 패턴(232)을 MD1 패턴(236)과 전기적으로 결합하며, MD1 패턴(233)에 전기적으로 연결되지 않고 MD1 패턴(233) 상에서 연장한다.
MD2 패턴(245,247,249)들은 중복하며 대응 MD1 패턴(235,237,239)에 전기적으로 결합된다. MD2 패턴(245,247,249)은 대응 비아(265,267,269)를 통해 다른 소자와 외부 회로에 전기적으로 결합된다. 비아(265,267,269)는 도면에서 "VIA"로 표시되어 개략 도시되고 있는 V0 층에 속한다. 간결하게 하기 위해 전도성 비아/세그먼트(262)는 V0 층에 속하는 것으로 도 2에 또한 도시되고 있다. 일부 실시예에서, 전도성 비아/세그먼트(262)는 M1층 또는 상층의 적어도 일부분 또는 V1층 또는 상층의 적어도 일부분을 포함한다. 기술한 반도체 장치(200)의 구성은 일례이다. 기타 구성은 다양한 실시예의 범위 내이다.
반도체 장치(200)의 영역(A,B,C)의 부분 개략 단면도가 도 2에 도시되고 있다. SNR 영역(251,252,253)에서 유전체층이 MD1층과 MD2층 사이에 존재하지 않는다. 그 결과 SNR 영역(251,252,253)에 형성된 MD1 패턴(232,233,235,237,239)은 영역 B와 C의 개략 단면도로 도시되고 여기서 기술하고 있는 바와 같이 대응 MD2 패턴(242,243,245,243,247,249)에 전기적으로 결합된다. SNR 영역(252,253)은 넌 SNR 영역(254)을 그들 사이에 개재시킨다. 넌 SNR 영역(254)에서 유전체층(255)은 영역 A의 개략 단면도로 도시한 바와 같이 MD1층과 MD2층 사이에 개재된다. 그 결과 MD2 패턴(243)이 중복되나 여기서 기술하고 있는 바와 같이 기저 MD1 패턴(233)에 전기적으로 결합되지는 않는다. MD2 패턴(243)은 영역 A 사이에서 지속적으로 연장하며, MD2 패턴(243)은 기저 MD1 패턴(233)과 영역 B에서 전기적으로 분리되며, MD2 패턴(243)은 기저 MD1 패턴(236)에 전기적으로 결합된다.
일부 실시예에서 반도체 장치(200)의 영역 A는 도 2에서 부분 개략 단면도 A'로 도시한 일례의 대안의 구성을 가진다. 단면도 A로 도시한 구성에서 유전체층(255)은 MD2 패턴(243)의 바닥면과 측면을 커버하며, 단면도 A'로 도시한 구성에서 유전체층(255)은 MD2 패턴(243)의 측면을 커버함이 없이 MD2 패턴(243)의 바닥면을 커버한다. 도 2의 단면도 A'로 일례로 도시된 바와 같이 적어도 일실시예에서, 유전체층(255)은 영역 A의 기저 MD1 패턴(233)과 MD2 패턴(243) 사이의 전기적 아이솔레이션을 보장하기 위해 기저 MD1 패턴(233)의 경계 및/또는 MD2 패턴(243)의 경계를 벗어나 횡으로 연장한다.
일부 실시예에 따른 반도체 장치(200)는 MD1 패턴(233)에 대한 단락 회로 없이 MD1 패턴(233)에 대응하는 영역 A을 거쳐 MD1 패턴(232)과 MD1 패턴(236) 사이의 전기적 접속을 포함한다. 이러한 전기적 접속의 적어도 일부분은 M0 층의 MD2 패턴에 의해 MD2 층에서 구현된다. 그 결과 적어도 일실시예에서 비아 및/또는 하나 이상의 비아층들(즉, V0층과 상층) 및/또는 상부 금속층(즉, M1층 및 상층)의 금속 세그먼트가 생략됨으로써, 하나 이상의 비아층 및/또는 M0 층 상위의 금속층들에서 전기적 접속이 구현되는 다른 접근 방식에 견주어 반도체 장치(200)의 제조 시간, 제조 단가, 제조 재료, 크기 중 하나 이상을 줄이는 것을 가능하게 한다.
적어도 일실시예에서 MD1 패턴(232)과 MD1 패턴(236) 사이의 전기적 접속은 MD2 층에서 전적으로 구현된다. 따라서 일부 실시예에서 반도체 장치(200)의 제조 시간, 제조 단가, 제조 재료, 크기 중 하나 이상을 추가로 줄이는 것이 가능하다. 예컨대 적어도 일실시예에서 전도성 비아/세그먼트(262)는 L 형태를 가지며 영역 A를 거쳐 영역 B에서 영역 C로 지속적으로 연장한다. 기술된 MD2 패턴(243)의 L 형태는 일례이다. T 형태 혹은 Z 형태 등의 다른 형태는 여러 실시예의 범위 내이다. 적어도 일실시예에서 MD2 패턴(243)은 2개 이상의 기저 MD1 패턴을 전기적으로 결합하고 2 개 이상의 기저 MD1 패턴 상에서 연장(전기적으로 결합되지 않고)한다. 다른 배열들은 여러 실시예의 범위내이다.
MD1 및 MD2 층이 일부 영역, 예컨대 영역 B와 영역 C에서 서로 전기적으로 결되나 또 다른 영역, 예컨대 영역 A에서 서로 전기적으로 분리되는 상술한 구성은 일례의 구성이다. 다른 구성들은 여러 실시예들의 범위내이다. 예컨대 MD2 층이 생략된 일부 실시예에서, MD1층의 상부 및 하부는 일부 영역에서 서로 전기적으로 결합되나 영역 A, B, C에 대해서 여기서 기술된 것과 마찬가지 방식으로 또 다른 영역에서 서로 전기적으로 분리된다.
도 3은 일부 실시예에 따른 반도체 장치(300)의 레이아웃이다. 반도체 장치(300)는 도 2와 관련하여 기술된 모든 소자들을 포함한다. 반도체 장치(300)는 OD 패턴(302), 아이솔레이션 구조들(305,306), PO 패턴들(311-316), MP 패턴들(323-324), MD1 패턴들(335-339), MD2 패턴들(343,345,347,349), SNR 영역(351), 추가 MP 패턴(378)을 더 포함한다. 적어도 일실시예에서 OD 패턴(302), 아이솔레이션 구조들(305), PO 패턴들(311-316), MP 패턴들(323-324), MD1 패턴들(335-339), MD2 패턴들(343,345,347,349), SNR 영역(351), MP 패턴(378)은 OD 패턴(202), 아이솔레이션 구조(205), PO 패턴들(211-216), MP 패턴들(223-324), MD1 패턴들(235-339), MD2 패턴들(243,245,247,249), SNR 영역(251), MP 패턴(278)에 대응한다. OD 패턴(302,203)은 아이솔레이션 구조(306)에 의해서 서로 분리된다. MD2 패턴(243)은 MD1 패턴(233)에 전기적으로 결합되지 않고 MD1 패턴(233) 상에서 MD1 패턴(236)에서 MD1 패턴(336)으로 지속적으로 그리고 선형적으로 연장하는 MD2 패턴(343)으로 연장된다. 그 결과 OD 패턴(302)에 의해서 정의된 활성 영역을 가진 하나 이상의 소자들은 MD1 패턴(233)에 전기적으로 결합됨이 없이 MD1 패턴(233) 상에서 연장하는 OD 패턴(202)에 의해서 정의된 활성 영역을 가진 하나 이상의 소자들에 전기적으로 연결된다. 적어도 일실시예에서 반도체 장치(200)에 대해서 달성 가능한 하나 이상의 효과가 또한 반도체 장치(300)에 대해서도 달성 가능하다.
도 4는 일부 실시예에 따른 반도체 장치를 제조하기 위한 방법의 흐름도이다. 도 5a 내지 도 5d는 일부 실시예에 따른 여러 제조 단계에서의 반도체 장치의 개략 단면도이다. 적어도 일실시예에서 도 5a 내지 도 5와 관련하여 기술된 제조 단계들은 도 2에 일례로 도시한 단면도 A와 관련하여 기술된 구성이 된다.
방법(400)의 동작(405)에서, 게이트 구조 및 하부 전도층이 기판 위에 형성된다. 예컨대 도 5a에 도시한 바와 같이 하나 이상의 게이트 구조(520)("MG"로 도면에서 개략적으로 도시된)가 기판(510) 상에 형성된다. 기판(510)은 적어도 일실시예에서 실리콘 기판을 포함한다. 기판(510)은 적어도 일실시예에서 실리콘 게르마늄(SiGe), 비소화 갈륨, 또는 다른 적절한 반도체 재료를 포함한다. 적어도 일실시예에서 얕은 트렌치 소자분리(STI) 영역(505)은 기판(510)에서 활성 영역(502,503)을 분리하기 위해 기판(510)에서 형성된다. 일례의 STI 영역(505)의 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 플루오라이드 도핑 실리케이트 및/또는 어느 다른 저 κ 유전체 재료를 포함하며 이들에 제한되지는 않는다. 일부 실시예에서 기판(510)은 각종 도핑된 영역, 매립층 및/또는 에피텍시(epi)층 등의 절연체 상의 반도체를 포함한다. 일부 실시예에서 기판(510)은 실리콘 온 절연체(SOI) 등의 절연체 상의 반도체를 포함한다. 일부 실시예에서 기판(510)은 도핑된 epi 층, 경사 반도체층, 및/또는 실리콘 게르마늄층 상의 실리콘층 등의 상이한 유형의 또다른 반도체층 위에 놓여 있는 반도체층을 포함한다.
일부 실시예에서 기판(510) 위에 형성된 게이트 구조(520)는 기판(510) 위의 게이트 유전체를 포함한다. 일례의 게이트 유전체의 재료는 고 κ 유전체 재료층, 계면층 및/또는 이들의 조합을 포함하며, 이들에 제한되지는 않는다. 일례의 고 κ 유전체층의 재료는 실리콘 질화물, 실리콘 산화질화물, 산화 하프늄(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산소질화물(HfSiON), 하프늄 탄탈 산화물(HfTaO), 하프늄 산화 티탄(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 금속 산화물, 금속 질화물, 금속 규산염, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속 산화질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 산화 지르코늄, 산화 티탄, 산화 알루미늄, 이산화 하프늄 알루미나(HfO2-Al2O3) 합금, 기타 적절한 고 k 유전체 재료 및/또는 이들의 조합을 포함한다. 고 k 유전체층의 두께는 예컨대 약 5-40 Å 범위내이다. 일부 실시예에서 게이트 유전체는 원자층 증착(ALD) 또는 다른 적합한 기술에 의해 기판(510) 위에 형성된다.
기판 구조(520)는 또한 게이트 유전체 위에 형성된 게이트 전극을 포함한다. 게이트 전극의 두께는 예컨대 약 10 내지 약 500 Å 범위이다. 게이트 전극은 폴리실리콘 또는 금속으로 형성된다. 하나 이상의 실시예에서 게이트 전극은 Al, AlTi, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, 및/또는 다른 적합한 전도성 재료를 포함한다. 일부 실시예에서, 게이트 전극은 화학 기상 증착(CVD), 물리적 기상 증착(PVD 또는 스퍼터링), 도금, 원자층 증착(ALD), 및/또는 다른 적합한 공정에 의해서 형성된다.
하나 이상의 실시예에서 하드 마스크(521)는 각각의 게이트 구조(520) 위에 형성된다. 하드 마스크(521)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물 또는 다른 적합한 재료를 포함한다. 하드 마스크(521)는 증착 공정 또는 어느 적합한 방법에 의해서 적어도 일실시예에서 형성되며 게이트 구조(520)를 패터닝하기 위한 마스크로서 사용된다.
스페이서(530)는 게이트 구조(520)의 측벽에 형성된다. 스페이서(530)는 예컨대 유전체층을 포함한다. 하나 이상의 실시예에서 스페이서(530)는 실리콘 질화물로 형성된다. 스페이서(530)의 또 다른 일례는 산화질화물을 포함한다. 또 다른 실시예에서 스페이터(530)는 실리콘 탄화물이다. 일부 실시예에서 스페이서(530)는 붕소, 탄소, 불소, 또는 이들의 조합과 같은 불순물을 함유한다. 일부 실시예에서 스페이서(530)는 적합한 방법에 의해서 형성된다. 먼저 스페이서(530)를 위한 층이 예컨대 플라즈마 증강 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 감압 화학 기상 증착(SACVD), 원자층 증착 등에 의해 게이트 구조(520)와 기판(510) 위에 증착된다. 스페이서(530)를 위한 층은 적합한 두께, 예컨대 약 50 Å 내지 400 Å 범위를 갖도록 형성된다. 또한, 스페이서(530)를 위한 증착층이 패터닝되어 게이트 구조(520)의 측벽과 접촉하거나 인접하여 스페이서(530)를 형성한다. 적어도 일실시예에서 습식 에칭 공정, 건신 에칭 공정, 혹은 이들의 조합 등의 적합한 기술에 의해서 패터닝이 수행된다. 하나 이상의 실시예에서 스페이서(530)를 형성하기 위한 패터닝이 이방성 건식 에칭 공정에 의해서 행해진다.
게이트 구조(520)가 스페이서(530) 이전에 형성되는 상기한 기술 내용은 게이트 우선 공정(a-gate-first process)에 관한 것이다. 대안의 게이트 최종 공정(a-gate-last process)에 있어서, 동일 혹은 유사 단계의 게이트 우선 공정이 수행되어 더미 폴리실리콘 등의 더미 게이트 및 스페이서(530)를 형성한다. 더미 게이트는 게이트 구조(520)를 얻기 위해 나중에 적합한 금속 혹은 전도성 재료로 대체된다.
또한, 소스 및 드레인 영역은 마스크로서 스페이서(530)와 게이트 구조(520)를 이용하여 기판(510)의 활성 영역에 형성된다. 이처럼 활성 영역은 게이트 구조(520)와 게이트 구조(520)에 인접한 소스 및 드레인 영역을 포함한다. 예컨대 소스/드레인 영역의 형성은 이온 주입 혹은 확산 공정에 의해서 수행된다. 반도체 장치의 유형에 따라 소스/드레인 영역은 붕소 또는 BF2 등의 p 형 도펀트, 인 또는 비소 등의 n 형 도펀트, 및/또는 이들의 조합으로 도핑된다. 일부 실시예에서 낮은도핑 소스/드레인(LDD) 영역은 이온 주입 공정과 같은 하나 이상의 주입 공정에 의해서 스페이서(530)의 형성 전에 기판(510)에서 형성된다.
층간 유전체(ILD) 층(540)은 기판(510) 위에 형성된다. ILD 층(540)은 또한 여기서 ILD0 층이라 한다. 일례의 ILD 층(540)의 재료는 SiNx, SiOx, SiON, SiC, SiBN, SiCBN 혹은 이들의 조합을 포함하며 이들에 제한되지는 않는다. 적어도 일실시예에서 감압 화학 기상 증착(SACVD), 저압 화학 기상 증착 (LPCVD), ALD, 플라즈마 증강 ALD (PEALD), 플라즈마 증강 (PECVD), 단층 증착(MLD), 플라즈마 임펄스 CVD(PICVD), 스핀온 등의 다른 방법들이 여러 실시예에서 사용될지라도, ILD 층(540)은 고밀도 플라즈마(HDP)를 사용하여 형성된다.
하드 마스크(521)를 노출시키기 위해 평탄화 공정이 수행되어 ILD 층(540)을 제거한다. 평탄화 공정은 예컨대 화학 기계 연마(CMP) 공정을 포함한다. 일부 실시예에서 하드 마스크(521)가 평탄화 공정 또는 또 다른 에칭 및/또는 CMP 공정에 의해서 제거되어 기저 게이트 구조(520)를 노출시킨다. 일부 실시예에서 게이트 구조(520)가 제거되어 전술한 바와 같이 게이트 나중 공정에서 금속 게이트로 교체된다.
ILD1 층이라 불리는 추가 ILD 층이 평탄화 ILD 층(540) 위에 형성된다. 일부 실시예에서 ILD1 층 위에 하드 마스크층이 형성된다. 소스/드레인 영역 및/또는 게이트 구조를 노출시키기 위해 에칭 공정에 의해 ILD1 층과 ILD 층(540)에서 접촉 개구가 형성된다. 형성된 접촉 개구를 전도성 재료로 채워 MD1 층의 전도성 세그먼트(550,551,552,554)를 얻는다. 도 5a에 도시한 일례의 구성에서, 전도성 세그먼트(551)는 적어도 부분적으로 STI 영역(505)으로 연장하는 반면, 전도성 세그먼트(550,552,554)는 대응의 노출된 소스/드레인 영역과 전기적 접속을 이룬다.
하나 이상의 실시예에 의하면, MD1 층의 전도성 세그먼트(550,551,552,554)를 형성하기 전에, 실리사이드화(silicidation)(예, 자기 정렬 실리사이드화) 공정 또는 적합한 방법이 수행되어 접촉 피처로서 실리사이드된 영역에 소스/드레인 영역의 상면을 제공한다. 예컨대 노출된 소스/드레인 영역 위에 금속층이 블랜킷 증착된 다음에, 소스/드레인 영역에 기초해서 금속 실리사이드층을 형성하기 위해 어닐링 단계가 수행된다. 이어서 습식 화학 에칭에 의해 반응하지 않은 금속이 제거된다.
MD1 층을 평탄화하기 위해 평탄화 공정이 수행된다. 평탄화된 MD1 층 위에 접촉 에칭 스톱층(CESL)(560)이 형성된다. 일례의 CESL 층(560)의 재료는 SiNx, SiOx, SiON, SiC, SiCN, BN, SiBN, SiCBN 또는 이들의 조합을 포함하며 이에 한정되지는 않는다. ILD2 층이라 불리는 추가 ILD 층(562)이 CESL 층(560) 위에 형성된다. 도 5a에 도시한 바와 같은 최종 구조(500A)가 얻어진다. 기술한 구조들이 하나 이상의 실시예에서 연속해서 있지 않은 여러 영역들에 정렬됨을 심볼(509)이 개략적으로 도시하고 있다.
방법(400)의 동작(415)에서, 하부 전도층의 제2 영역을 노출하면서 하부 전도층의 제1 영역 위에 유전체층이 형성된다. 예컨대 도 5b에 도시한 바와 같이 MD1 층의 대응의 기저 전도성 세그먼트(550,552)를 노출시키기 위해 ILD 층(562)과 CESL 층(560)에서 개구들(563,564)이 에칭된다.
도 5c에 도시한 바와 같이, 개구들(563,564)의 측벽과 바닥을 정렬하기 위해 기판(510) 위에 유전체층(570)이 블랜킷 증착된다. 일부 실시예에서, 유전체층(570)은 ALD 공정에 의해서 증착된다. 일례의 유전체층(570)의 재료는 실리콘 질화물을 포함하며 이에 한정되지는 않는다. 유전체층(570)은 기저 전도성 세그먼트(550)를 노출시키기 위해 개구(563)의 바닥에서 이어지는 에칭 공정에 앞서 포토리소그래피 공정에 의해서 선별 제거된다. 기저 전도성 세그먼트(552)를 노출시키지 않기 위해 개구(564)의 바닥 위에는 유전체층(570)이 남아 있다. 도 5c에 도시한 바와 같은 최종 구조(500C)가 얻어진다.
방법(400)의 동작(425)에서, 제2 영역에서 하부 전도층과 직접 전기적 접촉이 이루어지도록 하부 전도층의 제1 및 제2 영역 위에 상부 전도층이 형성된다. 예컨대 도 5d에서 도시하고 있는 바와 같이 개구(563,564)를 채우기 위해 전도성 재료를 형성한 다음에, 평탄화시켜 MD2 층의 대응의 전도성 세그먼트(573,574)를 얻는다. 일부 실시예에서, 전도성 세그먼트(573,574)는 도 2 내지 도 3에서 MD2 패턴(243,343)과 관련하여 기술된 바와 같이 서로 연속적이다. MD2 층의 전도성 세그먼트(574)는 개구(564)의 바닥에 남아 있는 유전체층(570)의 일부분에 의해 MD1 층의 기저 전도성 세그먼트(552)로부터 전기적으로 분리된다. 적어도 일실시예에 있어서, MD2 층의 전도성 세그먼트(574)와 MD1 층의 기저 전도성 세그먼트(552) 사이의 유전체층(570)의 일부분에 의한 전기적 분리는 도 2에 도시한 일례의 구성 A에 대응한다. MD2 층의 전도성 세그먼트(573)는 유전체층(570)이 개구(563)의 바닥에 존재하지 않기 때문에 MD1 층의 기저 전도성 세그먼트(573)와 직접적으로 전기적 접촉을 이룬다. 적어도 일실시예에서, MD2 층의 전도성 세그먼트(573)와 MD1의 기저 전도성 세그먼트(550) 사이의 전기적 접촉은 도 2에 도시한 일례의 구성 B 또는 C에 대응한다. 일부 실시예에서 MD1 층과 MD2 층은 상이한 전도성 재료를 포함하고 있다. 일부 실시예에서 MD1 층과 MD2 층은 동일한 전도성 재료를 포함하고 있다. 일부 실시예에서 MD1 층 또는 MD2 층 중 적어도 하나의 형성은 대응 개구에서 대응 전도성 재료를 채우기 전에 글루(glue)(또는 시드)를 증착하는 것을 포함한다. 도 5d에 도시한 바와 같은 최종의 반도체 장치(500D)가 얻어진다. MD2 층이 생략된 일부 실시예에서, MD1 층의 상부는 일부 영역에서 MD1 층의 하부와 전기적으로 결합되게 형성되나. 동작(425)에서 MD2 층의 형성과 관련하여 기술된 것과 마찬가지로 또 다른 영역에서 MD1의 하부로부터 전기적으로 분리된다. 도 2 내지 도 3과 관련하여 기술된 하나 이상의 효과가 일부 실시예에 따른 제조 방법에서도 얻을 수가 있다.
도 6a 내지 도 6d는 일부 실시예에 따른 여러 제조 단계에서의 반도체 장치의 개략 단면도이다. 적어도 일실시예에서 도 6a 내지 도 6d와 관련하여 기술된 제조 단계들의 결과는 도 2에 일례로 도시한 단면도 A'와 관련하여 기술된 구성이다.
방법(400)의 동작(405)에서 기판 위에 게이트 구조와 하부 전도층이 형성된다. 예컨대 도 6a에 도시한 바와 같이 하나 이상의 게이트 구조(520) 뿐만 아니라 하드 마스크(521), 스페이서(530), ILD 층(540), 전도성 세그먼트(550,551,552,554), CESL 층(560) 들이 도 5a와 관련하여 기술된 것들과 마찬가지 방법으로 기판(510) 위에 형성된다.
방법(400)의 동작(415)에서 하부 전도층의 제2 영역을 노출하면서, 하부 전도층의 제1 영역 위에 유전체층이 형성된다. 예컨대 도 6a에서 도시하고 있는 바와 같이 유전체층(680)은 CESL 층(560) 위에 증착된다. 일부 실시예에서 유전체층(680)은 ALD 공정에 의해서 증착된다. 유전체층(680)의 일례의 재료는 실리콘 질화물, 산화물, Al2Ox, 및 다른 적합한 전기적 절연재를 포함하며 이들에 제한되지는 않는다. 도 6A에 도시한 바와 같은 최종 구조(600A)가 얻어진다.
도 6b에 도시한 바와 같이 유전체층(680)은 도 2에 일례로 도시한 구성 A'과 관련하여 기술된 바와 같이 상부 전도성 세그먼트로부터 전기적으로 분리되는 전도성 세그먼트(552) 위에 유전체층(680)의 절연부(683)를 남기기 위해 이어지는 에칭 공정에 앞서 포토리소그래피 공정에 의해서 선별적으로 제거된다. 절연부(683)를 포함하여 얻어진 구조 위에 ILD 층(562)이 형성된다. 도 6b에 도시한 바와 같이 최종 구조(600B)가 얻어진다.
도 6c에 도시한 바와 같이, MD1 층의 대응의 기저 전도성 세그먼트(550)를 노광시키기 위해 ILD 층(562)과 CESL 층에서 개구(563)가 에칭되고, 절연부(683)를 노광시키기 위해 IDL 층(562)에서 개구(664)가 에칭된다.
방법(400)의 동작(425)에서 제2 영역의 하부 전도층과 직접 전기적 접촉이 이루어지도록 하부 전도층의 제1 및 제2 영역 위에 상부 전도층이 형성된다. 예컨대 도 6d에서 도시하고 있는 바와 같이 개구(563,664)를 채우기 위해 전도성 재료를 형성한 다음에, 평탄화시켜 MD2 층의 대응의 전도성 세그먼트(573,674)를 얻는다. 일부 실시예에서, 전도성 세그먼트(573,674)는 도 2 내지 도 3에서 MD2 패턴(243,343)과 관련하여 기술된 바와 같이 서로 연속적이다. MD2 층의 전도성 세그먼트(674)는 절연부(683)에 의해 MD1 층의 기저 전도성 세그먼트(552)로부터 전기적으로 분리된다. 적어도 일실시예에 있어서, MD2 층의 전도성 세그먼트(674)와 MD1 층의 기저 전도성 세그먼트(552) 사이의 전기적 분리는 도 2에 도시한 일례의 구성 A에 대응한다. 도 6d에 도시한 바와 같이 최종 반도체 장치(600D)가 얻어진다. 도 2 내지 도 3과 관련하여 기술된 하나 이상의 효과가 일부 실시예에 따른 제조 방법에서도 얻을 수가 있다.
상기 방법은 일례의 동작을 포함하며, 그러나 일부 실시예의 동작들은 보여준 순서로 수행되지 않는다. 개시 내용의 실시예들의 사상 및 범위에 따라 적절히 동작들의 부가, 교체, 순서 변경, 및/또는 제거가 가능하다. 상이한 특징들 및/또는 상이한 실시예들을 조합하는 실시예들은 본 발명의 범위 내에 있고 본 발명의 개시 내용을 리뷰한 후 당업자에게는 자명하다.
요컨대 하나 이상의 실시예는 M0 층의 상부인 MD2층에서 반도체 장치의 소자들간 전기적 접속의 적어도 일부를 구현한다. MD2 층에서 구현된 전기적 접속부는 그 위에 놓이고 M0층의 하부인 MD1의 기저부에서 전기적으로 분리된다. 그 결과 일부 실시예에서 반도체 장치의 제조 시간, 제조 단가, 제조 재료, 및 크기 중 하나 이상이 다른 접근 방법에 견주어 줄어든다.
일부 실시예에서 반도체 장치는 활성 영역을 가진 기판, 활성 영역 위의 게이트 구조, 활성 영역 위의 그리고 활성 영역과 전기적으로 결합되는 하부 전도층, 및 하부 전도층 위에 그리고 하부 전도층에 전기적으로 결합되는 상부 전도층을 가진 기판을 포함한다. 하부 전도층은 적어도 부분적으로 게이트 구조와 동일 높이에 있다. 하부 전도층은 서로 이격된 제1 및 제2 전도성 세그먼트를 포함한다. 상부 전도층은 제1 및 제2 전도성 세그먼트와 겹치는 제3 전도성 세그먼트를 포함한다. 제3 전도성 세그먼트는 제1 전도성 세그먼트에 전기적으로 결합되며 제2 전도성 세그먼트로부터 전기적으로 분리된다.
일부 실시예에서 반도체 장치의 레이아웃은 활성 영역, 금속 제로층, 및 유전체층을 포함한다. 금속 제로층은 활성 영역 위의 하부 금속층과, 하부 금속층 위의 상부 금속층을 포함한다. 유전체층은 하부 금속층과 금속 제로층의 제1 영역의 상부 금속층 사이에 개재된다. 유전체층은 금속 제로층의 제2 영역의 상부 금속층과 하부 금속층 사이에 존재하지 않는다.
일부 실시예에 따른 반도체 장치의 제조 방법에 있어서, 기판의 활성 영역 위에 게이트 구조가 형성된다. 활성 영역 위에는 하부 전도층이 형성된다. 하부 전도층은 적어도 부분적으로 게이트 구조와 동일 높이에 있다. 제1 유전체층은 하부 전도층의 제2 영역을 노출시켜 하부 전도층의 제1 영역 위에 형성된다. 상부 전동층은 하부 전도층의 제1 및 제2 영역 둘다 위에 형성된다. 상부 전도층은 제2 영역에서 하부 전도층과 직접 전기적 접촉을 이룬다.
당업자들은 전술의 실시예를 통해 본 발명의 개시 내용의 형태를 잘 이해했을 것이다. 당업자라면 본 명세서에서 소개된 실시예와 동일한 이점을 활용하거나 동일한 목적을 실행하기 위해 다른 공정들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 발명의 개시 내용을 용이하게 이용할 수 있음을 이해할 것이다. 당업자라면 또한 본 발명의 사상 및 범위를 일탈하지 않는 등가의 구성을 실현할 수 있으며 당업자에게 본 발명의 사상 및 범위를 일탈하지 않는 각종 변경, 대체, 수정이 가능하다.

Claims (20)

  1. 반도체 장치에 있어서,
    활성 영역(an active area)을 가진 기판과,
    상기 활성 영역 위의 게이트 구조체와,
    상기 활성 영역과 전기적으로 결합되며 상기 활성 영역 위의 하부 전도층에서, 상기 하부 전도층은 상기 게이트 구조체와 적어도 부분적으로 동일 높이이며, 상기 하부 전도층은 서로 이격된 제1 전도성 세그먼트 및 제2 전도성 세그먼트를 포함하는 것인 상기 하부 전도층과,
    상기 하부 전도층과 전기적으로 결합되며 상기 하부 전도층 위의 상부 전도층에서, 상기 상부 전도층은 상기 제1 전도성 세그먼트와 상기 제2 전도성 세그먼트를 중복해서 갖고 있는 제3 전도성 세그먼트를 포함하며, 상기 제3 전도성 세그먼트는 상기 제2 전도성 세그먼트로부터 전기적으로 분리되는 것인 반도체 장치.
  2. 제1항에 있어서, 상기 상부 전도층은 상기 게이트 구조체에 전기적으로 결합되며 상기 게이트 구조체를 중복해서 갖고 있는 제4 전도성 세그먼트를 더 포함하는 것인 반도체 장치.
  3. 제2항에 있어서, 상기 제4 전도성 세그먼트는 상기 게이트 구조와 직접 전기적 접촉 상태인 것인 반도체 장치.
  4. 제1항에 있어서, 상기 제3 전도성 세그먼트는 상기 제1 전도성 세그먼트와 직접 전기적 접촉 상태인 것인 반도체 장치.
  5. 제1항에 있어서, 상기 하부 전도층 위의 제1 유전체층을 더 포함하며, 상기 제1 유전체층은 상기 제1 전도성 세그먼트 위의 제1 개구와 상기 제2 전도성 세그먼트 위의 제2 개구를 포함하며,
    상기 제3 전도성 세그먼트는 상기 제1 및 제2 개구에서 정렬되며, 상기 제1 개구에서 상기 제3 전도성 세급먼트는 상기 제1 개구의 바닥에서 상기 제1 전도성 세그먼트에 전기적으로 결합되는 것인 반도체 장치.
  6. 제5항에 있어서, 상기 제2 전도성 세그먼트로부터 상기 제2 개구내의 상기 제3 전도성 세그먼트를 전기적으로 분리하는, 상기 제2 개구의 바닥에서 제2 유전체층을 더 포함하며, 상기 제2 유전체층은 상기 제2 개구내의 상기 제3 전도성 세그먼트의 측벽들을 커버하는 것인 반도체 장치.
  7. 제5항에 있어서, 상기 제2 전도성 세그먼트로부터 상기 제2 개구내의 상기 제3 전도성 세그먼트를 전기적으로 분리하는, 상기 제2 개구의 바닥에서 제2 유전체층을 더 포함하며, 상기 제2 유전체층은 상기 제2 개구내의 상기 제3 전도성 세그먼트의 측벽들을 커버하지 않는 것인 반도체 장치
  8. 제1항에 있어서, 상기 상부 전도층 위에 정렬될 복수의 금속층과 복수의 비아층을 더 포함하며,
    상기 복수의 비아층 중에서 최하부 비아는 상기 전도층과 직접 전기적 접촉 상태인 것인 반도체 장치.
  9. 제1항에 있어서, 상기 하부 전도층은 상기 제1 전도성 세금번트와 상기 제2 전도성 세그먼트에서 이격된 제4 전도성 세그먼트를 더 포함하며,
    상기 제3 전도성 세그먼트는
    상기 제1 전도성 세그먼트를 중복해서 가지며 상기 제1 전도성 세그먼트에 전기적으로 결합되는 제1 부분과,
    상기 제2 전도성 세그먼트를 중복해서 가지며 상기 제2 전도성 세그먼트에 전기적으로 결합되는 제2 부분과,
    상기 제3 전도성 세그먼트를 중복해서 가지며 상기 제3 전도성 세그먼트에 전기적으로 결합되는 제3 부분을 포함하며,
    상기 제3 전도성 세그먼트는 상기 제1 부분에서 상기 제2 부분을 거쳐 상기 제3 부분으로 지속적으로 연장하는 것인 반도체 장치.
  10. 제1항에 있어서, 상기 하부 전도층은 상기 제1 전도성 세그먼트 및 상기 제2 전도성 세그먼트로에서 이격된 제4 전도성 세그먼트를 더 포함하며,
    상기 상부 전도층은 상기 제3 전도성 세그먼트에서 이격된 제5 전도성 세그먼트를 더 포함하고, 상기 제5 전도성 세그먼트는 상기 제4 전도성 세그먼트를 중복해서 가지며 상기 제4 전도성 세그먼트에 전기적으로 결합되고,
    상기 제3 전도성 세그먼트는
    상기 제1 전도성 세그먼트를 중복해서 가지며 상기 제1 전도성 세그먼트에 전기적으로 결합되는 제1 부분과,
    상기 제2 전도성 세그먼트를 중복해서 가지며 상기 제2 전도성 세그먼트에 전기으로 결합되는 제2 부분을 포함하며,
    상기 반도체 장치는
    상기 전도층에 전기적으로 결합되며 상기 전도층 위의 적어도 하나의 비아층과,
    상기 적어도 하나의 비아층에 전기적으로 결합되며 상기 비아층 위의 적어도 하나의 금속층을 더 포함하며, 상기 적어도 하나으 금속층과 상기 적어도 하나의 비아층은 상기 상부 전도층의 제3 및 제5 전도성 세그먼트를 전기적으로 결합하는 것인 반도체 장치.
  11. 반도체 장치의 레이아웃에 있어서,
    활성 영역과,
    상기 활성 영역 위의 하부 금속층과 상기 하부 금속층 위의 상부 금속층을 포함하는 금속 제로층과,
    상기 금속 제로층의 제1 영역에서 상기 하부 금속층과 상기 상부 금속층 사이에 개재된 유전층
    을 포함하며,
    상기 유전체층은 상기 금속 제로층의 제2 영역에서 상기 하부 금속층과 상기 상부 금속층 사이에 존재하지 않는 것인 반도체 장치의 레이아웃.
  12. 제11항에 있어서, 상기 활성 영역 위의 게이트 구조체를 더 포함하며,
    상기 상부 금속층은 상기 게이트 구조 위에 있는 것인 반도체 장치의 레이아웃.
  13. 제11항에 있어서, 상기 상부 금속층은 상기 금속 제로층의 제1 영역과 제2 영역에서 지속적으로 연장하는 금속 세그먼트를 포함하는 것인 반도체 장치의 레이아웃.
  14. 제13항에 있어서, 상기 금속 세그먼트는 L 형, Z 형, T 형으로 이루어진 그룹에서 선택된 형태를 가지는 것인 반도체 장치의 레이아웃.
  15. 제13항에 있어서, 상기 유전체층은 상기 금속 제로층의 제3 영역의 상기 하부 금속층과 상기 상부 금속층 사이에 존재하지 않으며,
    상기 금속 세그먼트는 상기 제1 영역을 거쳐 상기 제3 영역에서 상기 금속 제로층의 제2 영역으로 연속적으로 연장하는 것인 반도체 장치의 레이아웃.
  16. 제13항에 있어서, 상기 금속 제로층 위에 배열된 층을 거친 적어도 하나의 층과 적어도 하나의 금속층을 더 포함하며,
    상기 유전체층은 상기 금속 제로층의 제3 영역의 상부 금속층과 하부 금속층 사이에 존재하지 않으며,
    상기 상부 금속층은 상기 제3 영역의 추가의 금속 세그먼트를 포함하며 상기 제1 및 제2 영역의 금속 세그먼트와 이격되고,
    적어도 하나의 금속층과 적어도 하나의 비아층은 상기 제1 영역의 금속 세그먼트와 제3 영역의 추가 금속 세그먼트와 전기적으로 결합하는 하는 것인 반도체 장치의 레이아웃.
  17. 반도체 장치의 제조 방법에 있어서,
    기판의 활성 영역 위에 게이트 구조체를 형성하는 단계와,
    상기 활성 영역 위에 하부 전도층을 형성하는 단계에서, 상기 하부 전도층은 적어도 부분적으로 상기 게이트 구조체와 동일 높이이며,
    상기 하부 전도층의 제1 영역 위에서 상기 하부 전도층의 제2 영역을 노출시킨채로 제1 유전체층을 형성하는 단계와,
    상기 하부 전도층의 제1 및 제2 영역 둘다의 위에 상부 전도층을 형성하는 단계를 포함하며, 상기 하부 전도층은 상기 제2 영역에서 상기 하부 전도층과 직접 전기적 접촉 상태에 있는 것인 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 하부 전도층 위에 제2 유전체층을 형성하는 단계와,
    상기 하부 전도층의 제1 및 제2 영역을 노출시키기 위해 상기 하부 전도층의 제1 및 제2 영역 위에 상기 제2 유전체층 부분을 제거하는 단계를 더 포함하며,
    상기 제1 유전체층을 형성하는 단계는,
    상기 제2 유전체의 잔류 부분 위와 상기 제2 유전체의 제거된 부분에 의해서 노출된 상기 하부 전도층의 제1 및 제2 영역 위에 유전체 물질을 증착하는 것고,
    상기 하부 전도층의 제1 영역 위에 유전체 물질을 유지하면서 상기 합부 전도층의 제2 영역을 노출시키기 위해 상기 하부 전도층의 제2 영역 위에 유전체 물질을 제거하는 것을 포함하는 것인 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 상부 전도층을 형성하는 단계는,
    상기 유전체 물질의 제거된 부분에 의해서 노출된 상기 하부 전도층의 상기 제2 영역 위와 상기 유전체 물질의 잔류 부분 위에 전도성 물질을 증착하는 것과,
    상기 유전체 물질의 잔류 부분 위에 전도성 물질을 제거하고 상기 하부 전도층의 제1 및 제2 영역 위에 전도성 물질을 남기는 것을 포함하는 것인 반도체 장치의 제조 방법.
  20. 제17항에 있어서, 상기 제1 유전체층을 형성하는 단계는,
    제2 영역에서가 아니라 제1 영역에서 상기 하부 전도층 위에 절연부를 형성하는 것과,
    상기 절연부 위에 제2 유전체층을 형성하는 것과,
    상기 하부 전도층과 상기 절연부의 제2 영역을 노출시키기 위해 상기 제1 및 제2 영역 위에 상기 제2 유전체층 부분을 제거하는 것을 포함하며,
    상기 상부 전도층을 형성하는 단계는,
    상기 하부 전도층의 노출된 제2 영역 위와, 상기 노출된 절연부 위에 상기 제2 절연층의 잔류 부분 위에 전도성 물질을 증착하는 것과,
    상기 제2 유전체층의 잔류 부분 위에 상기 전도성 물질을 제거하고 상기 하부 전도층의 노출된 제2 영역과 상기 노출된 절연 부분 위에 전도성 물질을 남기는 것을 포함하는 것인 반도체 장치의 제조 방법.
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