TW201606933A - 用於積體電路之頸形互連熔絲結構 - Google Patents

用於積體電路之頸形互連熔絲結構 Download PDF

Info

Publication number
TW201606933A
TW201606933A TW104110681A TW104110681A TW201606933A TW 201606933 A TW201606933 A TW 201606933A TW 104110681 A TW104110681 A TW 104110681A TW 104110681 A TW104110681 A TW 104110681A TW 201606933 A TW201606933 A TW 201606933A
Authority
TW
Taiwan
Prior art keywords
fuse
nominal
segment
side width
interconnect
Prior art date
Application number
TW104110681A
Other languages
English (en)
Other versions
TWI575658B (zh
Inventor
陳戰平
安卓 楊
鄭成太
尤達拉克 巴特卡亞
查理斯 沃蘭斯
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201606933A publication Critical patent/TW201606933A/zh
Application granted granted Critical
Publication of TWI575658B publication Critical patent/TWI575658B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

互連熔絲結構包括具有頸形線段的熔絲，以及製造這種結構的方法。通過施加熔絲可程式化電壓驅動的電流可以使頸形熔絲段開路以影響積體電路操作。在實施方式中，該熔絲結構包括與中心互連線等距離的相鄰互連線對。在進一步的實施方式中，該中心互連線和該等相鄰互連線中的至少一個包括側面寬度差距量為相同且互補的線段。在進一步的實施方式中，該中心互連線相互連接在頸形線段的相對端。在進一步的實施方式中，該頸形線段被以減少間距基於間隔的圖形化製程製成。

Description

用於積體電路之頸形互連熔絲結構
本發明的示範性實施方式通常係關於積體電路(ICs)，以及更具體地關於金屬互連熔絲結構。
單片的積體電路通常包括多個電晶體，如金屬氧化物半導體場效應電晶體(MOSFET)，在平面基板上製作，如矽晶片。積體電路通常包括至少一個熔絲。熔絲是可用於提供積體電路過電流保護、保全該積體電路或以其他方式編程積體電路操作的犧牲裝置。熔絲一開始具有低電阻並設計成當橫跨該裝置的電流超過一定的位準，永久性地造成非導電通路。
一些熔絲設計採用狹窄互連金屬線。當足夠高的電流通過該薄金屬線，該金屬線熔化並造成開路。為了具有低的可程式化電流，該熔絲的橫截面需要比其它電路導體要小。另一種方法利用兩種金屬材料之間的電遷移。當兩個以上導電金屬接面，在有非均勻的金屬離子晶格結構之處傳導電子和金屬離子之間的動量傳遞可以製成 大。超過一定的電流位準，原子移動並在雙金屬的界面附近造成空隙，從而產生開路。對於這樣的熔絲結構，金屬間的重疊區域以及金屬的電遷移特性確定熔絲可程式化電流。
熔絲架構依賴於電遷移通常不相容於為了提高設備的可靠性而減輕電遷移的工夫，金屬線為主的熔絲架構是有利的。另外，MOS電晶體的尺寸縮放從一技術世代到另一技術世代，理想的是按比例縮小熔絲大小以及熔絲可程式化電流。然而，對於互連金屬線熔絲元件，互連金屬線電阻呈趨勢上升超越近來的積體電路技術世代。熔絲電阻的增加，降低了通過位於給定電源電壓的熔絲元件的電流，使之更難以建立熔絲開路(例如，需要更大的熔絲可程式化電壓)。
互連熔絲結構以及能夠降低可程式化電流和/或更小的熔絲區域的相關製造技術，因此對先進MOS積體電路是有利的。
100‧‧‧基板
101‧‧‧熔絲結構
102‧‧‧頸形互連熔絲結構
110A‧‧‧分叉線段
110B‧‧‧分叉線段
111A‧‧‧分叉線段
111B‧‧‧分叉線段
115A‧‧‧互連線
115B‧‧‧分叉線
115C‧‧‧分叉線
116B‧‧‧分叉線
116C‧‧‧分叉線
L1‧‧‧長度
w1‧‧‧側面寬度
S‧‧‧空間/間隔
p1‧‧‧間距
120‧‧‧介電材料
130‧‧‧通孔
135‧‧‧標稱熔絲段
136‧‧‧頸形熔絲段
137‧‧‧標稱熔絲段
L2‧‧‧長度
wv‧‧‧通孔寬度
w2‧‧‧側面寬度
L3‧‧‧長度
S1‧‧‧側面間距
p 0 ‧‧‧間距
w3‧‧‧側面寬度
145‧‧‧線段端部
146‧‧‧線段
147‧‧‧線段端部
201‧‧‧熔絲結構
301‧‧‧熔絲結構
401‧‧‧熔絲結構
402‧‧‧熔絲結構
444‧‧‧場區
445‧‧‧場區
455‧‧‧場區
555A‧‧‧場區
555B‧‧‧場區
555C‧‧‧場區
555D‧‧‧場區
601‧‧‧方法
605‧‧‧操作
610‧‧‧操作
615‧‧‧操作
620‧‧‧操作
625‧‧‧操作
630‧‧‧操作
635‧‧‧操作
710A‧‧‧芯線
710B‧‧‧芯線
730A‧‧‧凹部
730B‧‧‧凹部
735‧‧‧線段
736‧‧‧線段
S0‧‧‧間隔
S0’‧‧‧間隔
775A‧‧‧間隔線
775B‧‧‧間隔線
776B‧‧‧間隔段
776B‧‧‧間隔段
1000‧‧‧系統
1005‧‧‧移動計算平台
1006‧‧‧伺服機器
1010‧‧‧積體系統
1015‧‧‧電池
1020‧‧‧展開視圖
1025‧‧‧射頻(無線)積體電路(RFIC)
1030‧‧‧功率管理積體電路(PMIC)
1035‧‧‧控制器
1050‧‧‧封裝單片IC
1060‧‧‧內插器
1100‧‧‧計算裝置
1102‧‧‧主機板
1104‧‧‧處理器
1106‧‧‧通訊晶片
本文所描述的材料在附圖中以示例的方式，而不是以限制的方式表示。為了簡單和清楚地說明，在圖中所顯示的元件不一定按比例繪製。例如，一些元件的尺寸可能為了清楚相對於其它元件被誇大。此外，在認為適當的地方，參考標記已在圖中重複以指示相應的或類似的元件。在圖中： 圖1A是根據實施方式的頸形互連熔絲結構的平面圖；圖1B是根據實施方式的在圖1A中所示的頸形互連熔絲結構的剖面圖；圖2、圖3、圖4A、圖4B和圖5是根據實施方式的頸形互連熔絲結構的平面圖；圖6是根據實施方式顯示形成頸形互連熔絲結構的方法的流程圖；圖7A、圖7B、圖7C、圖7D、圖7E、圖7F、圖7G、圖7H、圖7I是根據實施方式顯示如在圖6中所描繪的方法所選擇的操作的頸形互連熔絲結構演變的平面圖和剖面圖；圖8是根據實施方式顯示使用頸形互連熔絲結構的行動計算平台和資料伺服器機器；以及圖9是根據實施方式的電子計算設備的功能方塊圖。
【發明內容及實施方式】
參照附圖，一個以上的實施方式被說明。具體配置和佈置被詳細地描繪和討論，但是應當理解，這麼做僅是為了說明的目的。相關領域的技術人員將理解其它配置和佈置是可能的而不脫離本描述的精神和範圍。對於那些相關領域的技術人員顯而易見的，在本文所描述的技術和/或佈置可以在本文中詳細描述之外的各種其它系統 和應用中被採用。
在下面的詳細描述，參考了附圖，其形成本發明一部分並顯示了典型的實施方式。此外，可以理解的是，在不脫離所請求保護標的物的範圍下，其他實施方式可以被利用並且結構和/或邏輯上的改變可能發生。因此，下面的詳細描述不應被認為具有限制意義，並且所請求保護標的物的範圍是僅由所附申請專利範圍及其等同物來定義。
在以下的描述中，許多細節被闡述。然而，對該領域技術人員顯而易見的，實施方式可以在沒有這些具體細節的情況下被實施。在一些實例中，眾所周知的方法和設備以方塊圖的形式被顯示而不是詳細地說明，以避免模糊實施方式。參考遍及本說明書的「實施方式」或「一個實施方式」意味著在至少一個本發明的實施方式中所包括的關於實施方式的特定特徵、結構、功能或特性。因此，在遍及本說明書的各處的「在實施方式中」或「在一個實施方式中」之用語的出現，不一定指的是本發明的相同實施方式。此外，特定特徵、結構、功能或特性可以用任何合適的方式在一個以上實施方式中被結合。例如，第一實施方式可以與第二實施方式在任何地方結合關聯兩實施方式的而不是相互排斥的特定特徵、結構、功能或特性。
如用在示範性的實施方式和所附的申請專利範圍的描述中，單數形式「一」、「一個」以及「該」意 指也包括複數形式，除非上下文清楚地另外指明。還應當理解的是，如本文所用的用語「和/或」是指並且包括一個以上相關所列的項目的任何以及所有可能的組合。
用語「耦接」和「連接」以及它們的衍生詞，在本文中可用於描述元件之間的功能或結構關係。但是應當理解的是，這些用語並不作為彼此的同義詞。相反地，在特定實施方式中，「連接」可以用於表示兩個或更多元件彼此直接物理、光學或電接觸。「耦接」可意味著兩個以上元件彼此直接或間接(它們之間具有其他中間元件)物理、光學或電接觸，以及/或兩個以上元件協同操作或彼此相互作用(例如，如存在因果關係)。
如本文所用的用語「在...上方」、「在...之下」、「在...之間」以及「在...之上」意指一種元件或材料相對於其它元件或材料的相對位置，其中這樣的物理關係是值得注意的。例如在材料方面，設置在其它材料上方或之下的一種材料或材料，可以是直接接觸或者可以具有一個以上中間材料。此外，設置在兩種材料或材料之間的一種材料，可以直接與兩層接觸或可具有一個以上中間層。相對地，第一材料或材料在第二材料或材料「之上」係與該第二材料/材料直接接觸。類似的區別是在元件的裝配的上下文中進行。
如遍及本說明書、申請專利範圍、項目的列表中結合用語「至少其中一個」或「其中一個以上」可以意指所列出的項目的任意組合。例如，用語「A、B或C 的至少其中一個」可能意味著A；B；C；A和B；A和C；B和C；或A、B和C。
在本文中描述頸形互連熔絲結構以及用來形成這樣的熔絲結構的製造技術。在實施方式中，頸形互連熔絲結構包括平面導電跡線，其包括具有標稱側面寬度的標稱熔絲段以及具有頸形側面寬度比該標稱側面寬度窄的頸形熔絲段兩者。至少由頸形區段所分開的互連熔絲的終端部被電性連接至熔絲可程式化電壓/電流源。該頸形熔絲段的減少的側面寬度是比標稱尺寸的電路更容易故障，在施加該可程式化電壓時，形成電開路。該頸形熔絲段的減少的側面寬度藉由佔優勢的短互連線長，減少該熔絲的搭載電流能力，使熔絲電路整體為低總電阻。熔絲電路的低總電阻允許低可程式化電壓(例如，小於1.8V)以驅動足夠的電流，使頸形熔絲段開路。該頸形熔絲段的長度短，也致能緊湊之熔絲電路，因為開路故障的位置被很好地控制並載於頸形熔絲段中的。在進一步的實施方式中，標稱熔絲段具有用於給定互連層級的給定設計規則的側面寬度。因此，頸形熔絲段具有低於最小的(即非法的)側面寬度。而設計規則確保在積體電路結構中沒有開路，低於設計規則預定量的頸形熔絲段被確保在施加可程式化電壓時故障開路，其中可程式化電壓在有利的實施方式中低於1.8V。
在示範性實施方式中，基於間隔的雙圖形化技術被用來形成頸形互連熔絲結構。這樣的間距縮減技術 通常對於不變的側面寬度的互連線的大型陣列的形成最佳化。在本文中描述的實施方式中，然而，具有固定的第一間距的芯線圖形化進一步包括不同的側面寬度的芯線段，以使後續的間隔形成、芯線移除以及導電跡線回填形成頸形和標稱熔絲段。
圖1A是根據實施方式的頸形互連熔絲結構101的平面圖。圖1B是根據進一步的實施方式的頸形互連熔絲結構101沿圖1B中所示的B-B’平面的剖面圖。圖1A和1B所顯示，導電互連線、條紋或跡線110A、110B和115A在基板100的區域上被嵌入在介電材料120內。主動積體電路元件(未顯示)，如電晶體(例如，金屬氧化物半導體場效電晶體)、光電檢測器(例如，PIN二極體)、雷射，記憶體單元等被設置在基板100中或之上。一個以上的被動元件，如電阻器、電容器、電感器、光波導等也可以被設置在基板100中或之上。
基板100可以是適合於形成單片積體電路、光學、或微機電(MEM)元件的任何基板，通常在本文中稱為積體電路。示範性的基板包括半導體基板、絕緣層上覆半導體(SOI)基板、絕緣層基板(例如，藍寶石)等和/或它們的組合。在一個示範性實施方式中，基板100包括實質上單晶矽半導體，諸如但不限於矽。其他示範性的半導體基板的成分包括鍺或IV族合金系統；III-V族系統，諸如砷化鎵、磷化銦、砷化銦鎵等；或III-N族系統中，諸如氮化鎵。
互連線110A、110B和115A可以包括合適互連積體電路的電路節點的任何導電材料。在示範性實施方式中，互連線110A、110B和115A是由摻雜多晶矽構成的局部互連。在其他實施方式中，線路110A、110B和115A被金屬化。示範性的金屬成分包括但不限於，銅(Cu)、鎢(W)、鋁(Al)、鈦(Ti)、鉑(Pt)、鈷(Co)、鉭(Ta)，以及它們的合金。互連線110A、110B、115A可包括包覆填充金屬的互連間隔，也可以具有均勻的成分。
互連線110A、110B、115A被顯示為在第一維度(例如，y)中的長度L1上延伸。長度L1可以表示足以說明在中心互連線115A內的各種熔絲段135、136和137的總線路長度的一小部分。在長度L1之上，互連線110A、110B、115A大體上平行。在長度L1之上，互連線110A具有在第二維度(例如，x)的常數標稱互連線側面寬度w1。標稱側面寬度w1可以是用在給定的互連階層(例如，金屬1等)的互連線的最小設計規則CD。互連線110A具有從互連線115A的最近邊緣隔開尺寸為S的標稱側面間隔(空間)的內邊緣，其可以用在給定的互連階層的共平面互連線的最小設計規則間距。如圖所示，標稱間隔(空間)S是沿著整個長度L1的常數。雖然w1和S可以隨著技術節點而變化，在示範性實施方式中範圍各為5nm~60nm。標稱側面寬度w1和標稱間隔S為給定的互連階層定義標稱間距P1。
設置在間隔S內的介電材料120可以是本領域中已知的任何介電材料，以適合於電隔離互連線110A、110B和115A彼此。許多材料在本領域中被使用，諸如但不限於，二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、低介電常數和超低介電常數材料(例如，碳摻雜二氧化矽/氮化矽、多孔介電質等)。如圖2B所示，介電材料120的部分的頂面與互連線110A、110B、115A的頂表面共平面。
互連線115A包括介於在頸形熔絲段136的相對端的相交互連線115的兩個電性連接之間的熔絲線。如圖1A所示的示範性實施方式，通孔130用作在頸形熔絲段136的第一端的第一連接。第二電性連接(未顯示)，諸如第二通孔或接觸至基板摻雜半導體井，係至少由頸形熔絲段136與通孔130間隔開，以完成熔絲電路節點。在本範例實施方式中，通孔130在第三維度延伸(例如，從較高互連層級下降z高度)沒有在標稱熔絲段135上，其中也有標稱互連線側面寬度w1。在進一步的實施方式中，至頸形熔絲的電性連接與標稱熔絲段相交(例如，段135和137)。如圖1A所示的示範性實施方式，通孔130完全設置在標稱熔絲段135上，通孔130也可能無法設置，例如，在實施方式中，其中通孔寬度wv相對於標稱互連線的側面寬度w1太大，而無法容納夾層錯位。標稱熔絲段135鄰接到頸形熔絲段136，其進一步鄰接標稱熔絲段137。標稱熔絲段137具有標稱側面寬度w1，其可以 是沿著該剩餘線長到第二電性連接的常數。
頸形熔絲段136具有比標稱側面寬度w1小的側面寬度w2。在實施方式中，如圖1A中所示頸形熔絲段具有比標稱側面互連w1小至少等於該間隔S的量的側面寬度w2。在本實施方式中，w2約為w1的50%，然而w2可從w1的90%變化到w1的25%或更少。w1和w2之間的差距較大，有利於降低熔絲可程式化電壓。在該示範性實施方式，其中標稱互連線的側面寬度w1係在設計規則中對於給定的互連層級的最小側面寬度，w2是低於設計規則的側面寬度。這種違規基於一個以上預定的規則(例如，配合熔絲電路網表等)可以被自動佈局的驗證過程容納/允許。頸形熔絲段136具有在可以根據實現而變化的長度L2之上的側面寬度w2。較小的長度L2有利地保持較低的總熔絲電阻，而更大的長度L2有利地改善w2的尺寸控制。
在示範性實施方式中，熔絲線115A具有從互連線110B的內邊緣側面分開尺寸S的另一個空間的第二邊緣。值得注意的是，尺寸S被維持在頸形熔絲段136和標稱熔絲段135、137兩者之上。每個互連線110A和110B係因而從標稱熔絲段135、137兩者和頸形熔絲段136的相對邊緣大致等距。為了保持這種不變的間距，互連線110B包括較寬的線段146，其具有比標稱互連線側面寬度w1更寬的側面寬度w3。較寬的線段146鄰接於各具有標稱互連線側面寬度w1的兩個標稱線段端部145、 147之間。互連線110B具有在小於該頸形熔絲段長度L2的線長度L3之上的較寬的側面寬度w3。而長度L3和L2之間的差距可以隨實現而改變，在示範性實施方式中，L3小於L2約兩倍的間隔S(即S的5%之內)。在進一步的實施方式中，更寬的線段146與頸形熔絲段136對準(例如，沿y維度)。更具體地，較寬的線段146的中心線(例如，在L3的一半)對準頸形熔絲段136的中心線(例如，在L2的一半)。
在實施方式中，熔絲結構101之內，互連線110A和110B具有固定的間距p0。對於在標稱側面互連線寬度為w1的線段，互連線115A和各相鄰的互連線110A、110B之間的間距為實質上等於p0一半的p1。以間隔S維持在預定值時，互連線110A、110B和115A之間的結構關係可以完全由間距p0、互連線110A、110B的側線寬度(例如，w1和w3)以及間隔S所定義，其中，當來自互連線110A和110B之間的側面間距S1的兩次減去，提供熔絲段135、136以及137的側面寬度。由於互連線110A沿著線長度L1的標稱側面寬度w1相鄰延伸到頸形熔絲段136和標稱熔絲段135、137兩者，頸形側面寬度w2窄於標稱側面寬度w1的量實質上等於較寬的側面寬度w3大於標稱側面寬度w1的量。
圖2是頸形互連熔絲結構102的平面圖，其進一步顯示熔絲線段寬度在相鄰的互連線的相關性。根據此替代實施方式，各互連線110A和110B包括至少一個 更寬線段146。對於本實施方式的側面寬度w3大於標稱側面寬度w1實質上等於頸形側面寬度w2和標稱側面寬度w1之間差異總和的量。在結構201中，頸形熔絲段136具有給定的側面寬度w2以及例如與熔絲結構101中相同功效的載流橫截面。然而，熔絲結構101具有側面寬度w3是大於標稱側面寬度w1更大的量(例如，大約等於該間隔S)的優點，因此，相較於側面寬度w3與標稱寬度w1有較少量的差異(例如，小於S)的熔絲結構201，可更容易藉由微影成像(例如，較低的光罩誤差增強因子)。
圖2進一步顯示熔絲結構201如何可以在互連線或條紋的陣列內被插入，具有固定的間距p1。超出互連線110A、110B，附加互連線具有固定的側面寬度w1，如圖所示，線115B和115C接壤熔絲結構102。該熔絲結構102可以在互連線的陣列內被類似地插入，以互連線110A表示具有固定側面寬度w1的第一互連線的陣列。
而熔絲結構101可提供低熔絲電路電阻以利於低熔絲可程式化電壓，圖3顯示另一種熔絲結構301，其中通孔130與具有小於通孔寬度的側面寬度w2的頸形熔絲段136相交。對於結構301，比熔絲結構101更高的熔絲電路電阻可以預期，但根據實現而定，互連線110B的微影成像可以藉由保持更大的側面寬度w3在較長的長度L3上，顯著改善。
圖4A是根據另一替代實施方式，熔絲結構 401的平面圖。熔絲結構401包括互連線115A，其再次包括具有頸形側面寬度w2的頸形熔絲元件136且鄰接具有標稱側面寬度w1的標稱熔絲元件135和137。相鄰的互連線115A的第一邊緣是互連線110A，其具有沿著該長度L1的固定標稱側面寬度w1，實質上如同所述圖1A的上下文。相鄰於互連線115A的相反邊緣是分叉線110B和111B在一維(例如，y維度)與標稱熔絲元件135和137對準。分叉線段110B和111B兩者都具有標稱的互連線的側面寬度w1，並且進一步在x維度彼此對準。分叉線110B和111B是由相同的材料所製成的，如任何那些前面所述的互連線。互連線110A、115A以及分叉線110B、111B，具有相同的固定間距p1以及被尺寸S的空間隔開，實質上如同上述內文所描述的熔絲結構101。熔絲結構401包括場區445與頸形熔絲段136對準，場區445可被填充以例如具有先前在熔絲結構101的上下文中所述的任何成分的介電材料120。如圖4A進一步所示，與在上述的實施方式中，較大的側面寬度的互連線段在相對較短的線長度L3相比，場區445具有等於頸形區域136的長度的長度L2。在進一步的實施方式中，熔絲結構可以包括由場區分叉的陣列內的多個互連線。例如，如圖4A所示，場區445隔開分叉線115C和116C以及分叉線110B和111B。
圖4B是根據另一替代實施方式熔絲結構402的平面圖。熔絲結構402包括互連線115A，其包括具有 頸形側面寬度w2的頸形熔絲元件136，具有標稱側面寬度w1的鄰接標稱熔絲元件135和137。相鄰於互連線115A的第一邊緣是在一維(例如，y維度)被與標稱熔絲元件135和137對準的分叉互連線段110A和111A。相鄰於互連線115A的相反邊緣是在一維(例如，y維度)被與標稱熔絲元件135和137對準的分叉線段110B和111B。分叉線段110A、111A和115B、111B都具有標稱的互連線側面寬度w1。分叉線110A、111A、110B、111B是由相同的材料所製成，如任何先前對互連線所述的。實質上如同上述熔絲結構101的上下文，分叉線110A、111A、110B，111B具有相同的固定的間距p1以及被尺寸S的空間隔開。熔絲結構402包括與頸形熔絲段136對準的場區444、445。場區444、445可被填充以例如具有先前在熔絲結構101的上下文中所述的任何成分的介電材料120。如圖4B進一步所示，場區444、445與在上述的實施方式中，較大的側面寬度的互連線段在相對較短的線長度L3相比，場區444、445具有至少等於頸形區域136的長度的長度L2。熔絲結構402因此有利地分叉鄰近於熔絲長度L2的互連線，以使任何熔絲開路不大可能形成導電橋到相鄰的互連線。這樣的技術可以類似地應用到任何的熔絲結構101、201或301。在頸形熔絲長度周圍提供更多的場區，熔絲結構可以包括由場區分叉的陣列內多條互連線。例如，如圖4B所示，場區444、445個別地分開分叉線115B、116B和115C、116C。
在實施方式中，頸形互連熔絲結構包括標稱及寬側面寬度的第一互連線，標稱和頸形側面寬度的相鄰互連熔絲段是互補於該第一互連線，以及一個以上場區。在這樣的實施方式中，場區可被用作所需修改頸形熔絲結構。如圖5所示，頸形熔絲結構501，其包括場區555A、555B、555C以及555D，以減少互連線110A以及110B的長度。與圖4中所示的實施方式對比，其中頸形熔絲段136的側面寬度是依賴於場區455的位置，實質上如同上述熔絲結構101的上下文(例如，圖1A)，在熔絲結構501中的頸形熔絲段136的側面寬度是依賴於相鄰的互連線110A和110B。因此，熔絲結構501具有熔絲結構101的所有特性，但從額外的光罩的獲得好處(例如，如下面進一步描述，阻擋光罩可能是雙圖形化用以形成互連線110A和110B的光罩)，以進一步限制熔絲結構501的覆蓋區。
圖6根據示範性實施方式顯示一種用於形成包括頸形熔絲段的積體電路互連熔絲結構的方法601的流程圖。方法601是可以被實施，用以製造上述的互連熔絲結構101、201、301、401或501的間隔為基礎的雙圖形化方法的一個例子。圖7A、7B、7C、7D、7E、7F、7G、和7H是根據一個實施方式，頸形互連熔絲結構演變為在方法601中選定的操作被執行的平面圖和剖視圖。參考圖7A-7H，進一步說明圖6的描述。
首先參考圖6，方法601開始於在操作605接 收基板。在該示範性實施方式中，接收到的基板包括設置在該基板的頂表面上的芯線材料層。芯線材料層可以是本領域中已知的任何材料，以提供適當的圖形化特性，諸如但不限於，多晶半導體(例如，多晶矽)，矽系介電質(例如，二氧化矽、氮化矽、氮氧化矽、碳摻雜氧化物等)，其他的玻璃(例如，MSQ等)或金屬(例如，鋁等)。
在操作610中，相鄰的芯線對於該芯線材料中被圖形化。在一個實施方式中，芯線被圖形化以具有側面地隔開較窄空間的第一芯線段和側面地隔開大於該較窄空間的標稱空間的第二芯線段。在進一步的實施方式中，芯線圖形化包括圖形化鄰接到具有比該標稱側面寬度寬於實質上等於該標稱空間的側面寬度與更窄空間的差異量的較寬側面寬度的較寬芯線段的標稱側面寬度的標稱芯線段。例如，在圖7A和7B中進一步說明，芯線710A、710B在p0的標稱線間距被圖形化。芯線710A具有w1的固定標稱側面寬度，而芯線710B包括具有側面寬度w3的寬線段736，以及具有標稱側面寬度w1的標稱線段735、736。相鄰的芯線對710A、710B被標稱間隔S0以及較窄的間隔S0’隔開。在另一個實施方式中，芯線被圖形化成都具有相同的側面寬度的第一芯線段並被不變的空間側面間隔開。
以任何光微影印刷和蝕刻製程在操作610中圖形化芯線，諸如，但不限於：第一光阻掩蔽和微影印刷 製程，接著，蝕刻穿過芯線材料的至少部分厚度的各向異性蝕刻製程。在圖7B中顯示的示範性實施方式中，在蝕刻製程蝕刻穿過芯線材料的整個厚度。一種合適的蝕刻製程是依賴於所選擇的芯線材料。在進一步的實施方式中，多個微影印刷操作可以在操作610中採用。例如，可以利用雙重圖形化製程，其中第一圖形化製程可以在第一光阻印刷線的陣列，以及第二圖形化製程可以在施加於該第一光阻上的第二光阻印刷阻擋圖形，以避免在陣列中形成線的部分(例如，以佈置鄰近於將形成的互連熔絲之場區來分叉線)。未被第一光阻保護的芯線材料，如被第二光阻改動，接著被蝕刻。
回到圖6，方法601進行到操作615，其中間隔是沿著芯線和/或在芯線蝕刻期間受保護的場區的邊緣形成。該間隔包括佈置在芯線之間的標稱空間內的第一間隔段和佈置在芯線之間的較窄空間內的第二間隔段。這些間隔段都具有小於較窄空間的二分之一之側面寬度，確保在相鄰間隔段之間保持間隙或空間。許多間隔形成處理技術可用於各種材料且間隔側面寬度的決定可以用給定的製程參數選擇容易地確定。間隔的形成意味著預定厚度的間隔材料的完全沉積，以及該間隔材料的各向異性蝕刻。該間隔材料可以是任何適合於充分地各向異性蝕刻的材料，以形成受控的側面寬度的間隔而不需覆蓋的刻蝕光罩的幫助。在示範性實施方式中，間隔材料與芯線材料成分截然不同。在進一步說明於圖7C和7D的實施方式中，介電 質120沿著芯線710A、710B的邊緣，形成側面寬度S的間隔。介電質120可以是沉積覆蓋在芯線110A、110B之上和基板100的中間區域，接著蝕刻回「自對準」到芯線710A和710B作為芯線地形的直接結果(步高度)，該蝕刻的各向異性性質以及蝕刻期間的限制。如圖7C和7D所示，間隔寬度S小於芯線710A、720B之間的較窄間隔S0’的一半，留下側面寬度w2的相鄰間隔區段之間的間隙或空間。
回到圖6，在操作620中，芯線被選擇性地從間隔移除。在操作620中，蝕刻製程可有選擇的運用芯線材料成分，用以在比該間隔材料被移除的足夠高的速率下，移除芯線。在圖7E和7F進一步說明的實施例中，芯線710A、710B被完全移除，形成藉由包括預定z-高度(厚度)的介電質120的兩個間隔線775A和775B彼此分開的凹部730A、730B。間隔線775A和775B的最近邊緣藉由沿著具有大於寬芯線長度L3大約兩倍的間隔側面寬度S的長度L2的間隔段776B的側面寬度w2的間隔被分開。
回到圖6，在操作625中，互連熔絲線在間隔的最近邊緣之間形成。熔絲線具有標稱熔絲段，填充第一間隔段之間的空間。熔絲線具有鄰接於標稱熔絲段的頸形熔絲段。該頸形熔絲段填充第二間隔段之間的空間。在實施方式中，操作625意味著回填導電材料至間隔線之間的凹部，用以形成具有頸形熔絲段的互連線。在操作625 中，回填程序可以使用任何傳統的導電性材料(例如，金屬)。例如，在操作625中，金屬鑲嵌製程包括覆蓋或選擇性金屬沉積(例如，銅電鍍)，跟隨著平坦化操作(例如，銅拋光)可以被執行。在進一步的實施方式中，至少互連線對與藉由進一步回填被移除芯線的凹部形成的熔絲線同時形成。形成三個互連線包括與中心互連線等距離的一對外側互連線，其包括側面寬度互補於外互連線中任一者或兩者的線段。在圖7G和7H的實施例中進一步說明，互連線110A、110B被回填到芯線的凹部而互連線115A被回填到間隔線之間的中間凹部。微影印刷線間距p0被因此減少到互連線間距p1。互連線115A包括填充相鄰於間隔段776B的空間內的頸形熔絲段136，以及標稱熔絲段135。
回到圖6，方法601繼續互連熔絲線。第一電性連接是由標稱熔絲段形成，且第二電性連接是至少由頸形熔絲段與第一連接隔開。在方法601中，兩個互連可在不同的點形成。例如，第一電性連接可以藉由在基板表面露出的現有接點覆蓋熔絲線的第一端來形成。例如，基板接點可以延伸到摻雜半導體井接點。第二電性連接可以藉由向熔絲線的第二端落下導電通孔製成。可替代地，兩個電性連接可以同時形成到任一個更高的互連層級(例如，以落在熔絲線的相對端的兩個導電通孔)，或到較低的基板層級(例如，到分離的摻雜半導體井接點，等)。圖7I顯示通孔130形成的示範性實施方式，例如藉由任何各向 異性蝕刻，以沉積在互連線115A上的介電材料。通孔開口接著被以金屬填充，例如，藉由任何鑲嵌製程。方法601接著依照任何傳統製造程序完成IC結束。
圖8顯示根據實施方式的系統1000，其中，移動計算平台1005和/或資料伺服機器1006採用一種包括頸形互連熔絲結構的積體電路。伺服機器1006可以是任何商業伺服器，例如包括任何數目的佈置在齒條中和網絡連接在一起用來電子資料處理的高性能計算平台，其中在示範性實施方式中包括封裝單片IC 1050。移動計算平台1005可以是被配置各為電子資料顯示器、電子資料處理、無線電子資料傳輸等的任何可攜式裝置。例如，該移動計算平台1005可以是任何的平板電腦、智慧電話、膝上型電腦等，並且可包括顯示螢幕(例如，電容、電感、電阻或光學觸控螢幕)、晶片級或封裝級積體系統1010以及電池1015。
例如，如本文中其它地方所描述的，不論在展開視圖1020中顯示設置在積體系統1010內，或作為伺服機器1006內的獨立封裝晶片、包括記憶體晶片(例如，RAM)的封裝單片IC 1050或處理器晶片(例如，微處理器、多核微處理器、圖形處理器或類似物)採用自對準、選擇性的通孔位置。單片積體電路1050可進一步耦接到板、基板或內插器1060隨著一個以上的功率管理積體電路(PMIC)1030、包括寬頻RF(無線)發射機和/或接收機(TX/RX)的射頻(無線)積體電路(RFIC) 1025(例如，包括數位基頻和進一步包括在發射路徑中的功率放大器和在接收路徑中的低噪聲放大器的類比前端模組)，以及其控制器1035。
在功能上，PMIC 1030可執行電池功率調節，直流-直流轉換等，並因此具有耦接到電池1015的輸入和提供電流供給到其它的功能模組的輸出。如進一步說明，在示範性實施方式中，RFIC 1025具有耦接到天線(未顯示)的輸出，用以實現任何數目的無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、它們的衍生物以及可被指定為3G、4G、5G以及之後的任何其他無線協定。在替代的實現方式中，每個這些板級模組可以被整合到耦接到單片IC 1050的封裝基板的獨立IC或者在耦接到單片IC 1050的封裝基板的單一IC內。
圖9是計算裝置1100的功能方塊圖，其根據本發明的至少一些實施方式佈置。計算裝置1100可以在平台1005或伺服機器1006內找到，例如。裝置1100進一步包括主管多個元件的主機板1102，諸如，但不限於處理器1104(例如，應用處理器)，其可進一步根據實施方式包含頸形互連熔絲結構。處理器1104可以實體地和/或電性地耦接到主機板1102。在一些實施例中，處理器1104包括封裝在處理器1104內的積體電路晶粒。在通 常情況下，用語「處理器」或「微處理器」可以指處理來自暫存器和/或記憶體的電子資料，以轉換該電子資料成可被進一步記憶體儲存在暫存器和/或記憶體中的其他電子資料的任何裝置或裝置的部分。
在各種實施例中，一個以上通訊晶片1106也可以實體地和/或電性地耦接到主機板1102。在進一步的實現中，通訊晶片1106可以是處理器1104的一部分，根據其應用，計算裝置1100可以包括可能或可能不被實體地和電性地耦接到主機板1102的其他元件。這些其它元件包括，但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、照相機、以及大容量儲存裝置(如硬碟、固態硬碟(SSD)、光碟(CD)、數位多功能光碟(DVD)等)或類似物。
通訊晶片1106可以能夠進行用於資料的傳送到以及來自計算裝置1100的無線通訊。用語「無線」及其衍生物可以用於描述電路、裝置、系統、方法、技術、通訊通道等，其可以藉由使用調變的電磁輻射通過非固體媒體傳送資料。該用語不隱含關聯的裝置不包含任何導線，儘管在一些實施方式中它們可能沒有。通訊晶片1106可以實現任何數目的無線標準或協定，包括但不限 於那些在本發明其它地方所述的。如同所述，該計算裝置1100可以包括複數個通訊晶片1106，例如，第一通訊晶片可專用於短範圍無線通訊，如Wi-Fi和藍牙，以及第二通訊晶片可專用於長範圍無線通訊，如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它。
而這裡所闡述的某些特徵已經參照各種實現描述，該描述並不意在以限制的意義來解釋。因此，在此描述實現的各種變化以及其他本領域的技術人員顯而易見地認為關於本發明的實施方式，屬於本發明的精神和範圍內。
可理解的，本發明並不限於所描述的實施方式，而是可以進行修改和變更而不脫離所附申請專利範圍的範圍來實踐。上述實施方式可以包括特徵的特定組合。例如：在一個以上的第一實施方式中，一種積體電路(IC)熔絲結構，包括互連熔絲線，其佈置在基板上，該熔絲線包括鄰接到頸形熔絲段的標稱熔絲段，其中該標稱熔絲段具有標稱側面寬度，且該頸形熔絲段具有比該標稱側面寬度更小的頸形側面寬度。該IC熔絲結構包括互連線對，其佈置在基板上且與該熔絲線共面，並且每個互連線與該標稱熔絲段和該頸形線段兩者的相對邊緣等距間隔。該IC熔絲結構包括至該熔絲線的電性連接對，該等連接對包括至該標稱熔絲段的第一連接，以及至少由該頸形熔絲段與該第一連接隔開的第二連接。
為幫助所述一個以上的第一實施方式，該等互連線的第一互連線包括在具有該標稱側面寬度的二個標稱線終端段之間鄰接的較寬線段。該較寬線段具有大於該標稱側面寬度的較寬側面寬度。該較寬線段具有小於該頸形熔絲段的側面長度的側面長度。該較寬線段沿著到該頸形熔絲段的中心的該長度尺寸對準。
為幫助所述一個以上的第一實施方式，該頸形側面寬度窄於該標稱側面寬度的量實質上等於該較寬側面寬度大於該標稱側面寬度的量。另外，該第一互連線和該第二互連線各包括具有大於該標稱側面寬度的量其結合以實質上等於該頸形側面寬度和該標稱側面寬度之間差異的側面寬度的更寬線段。
為幫助所述一個以上的第一實施方式，該頸形側面寬度窄於該標稱側面寬度的量實質上等於該較寬側面寬度大於該標稱側面寬度的量。
為幫助所述一個以上的第一實施方式的，該較寬側面寬度大於該標稱側面寬度的量至少等於該標稱熔絲段和該等兩標稱線終端段之間的間隔。
為幫助所述一個以上的第一實施方式，該熔絲線包括在第一端上鄰接到該頸形熔絲段的該標稱熔絲段，以及在第二端上鄰接到該頸形熔絲段的第二標稱熔絲段，以及與該標稱熔絲段相交的該等電性連接對。
為直接幫助上方的實施方式，該等電性連接對包括在第三維度中延伸的導電通孔對，第一通孔具有大 於該頸形熔絲段寬度的通孔寬度。
為幫助所述一個以上的第一實施方式，該第二互連線是沿著鄰近於該標稱熔絲段和該頸形熔絲段兩者的線長度的該標稱側面寬度。
在一個以上的第一實施方式中，一種製造積體電路(IC)的熔絲結構的方法包括，在具有側面間隔開至少第一距離的外邊緣，和具有沿著第一段側面間隔開標稱空間及沿著第二段側面間隔開更窄空間的內邊緣的基板兩芯線上方形成。該方法進一步包括以減少間距基於間隔的圖形化製程，將該等兩芯線轉換成佈置在該第一距離內的三個相鄰的互連線並且由兩個相等的距離彼此間隔開，其中，該三個線包括中心互連線，其進一步包括標稱側面寬度的標稱線段和較窄寬度的頸形線段。該方法進一步包括將該中心互連線與至少被該頸形線段隔開的電性連接互相連接。
為幫助所述一個以上的第一實施方式，形成該芯線進一步包括以設置在基板上的第一材料，圖形化相鄰的芯線對，以具有側面地隔開較窄空間的第一芯線段和側面地隔開大於該較窄空間的標稱空間的第二芯線段。以減少間距基於間隔的圖形化製程，將該等兩芯線轉換成三個相鄰的互連線進一步包括以具有側面寬度小於該較窄空間一半的該間隔區段，形成沿著該芯線的邊緣的間隔，該間隔包括佈置在該標稱空間內的第一間隔區段和設置在該較窄空間內的第二間隔區段。將該等兩芯線轉換成三個相 鄰的互連線進一步包括從該等間隔對中選擇性移除該等芯線對。將該等兩芯線轉換成三個相鄰的互連線進一步包括形成介於該等間隔之間的互連熔絲，該熔絲線具有填充該第一間隔區段之間的空間的標稱熔絲段，以及鄰接於填充該第二間隔區段之間的空間的頸形熔絲段。
為幫助上方所述的實施方式，該方法進一步包括形成互連線對同時利用金屬回填該等芯線對被移除的區域，形成該熔絲線。
為幫助上方所述的實施方式，形成該熔絲線進一步包括以金屬回填該間隔之間的該標稱及該較窄空間，以及該較窄空間被形成為側面長度大於該等第一芯線區段的側面長度。
為幫助一個以上的所述第二實施方式，形成該等芯線對進一步包括圖形化光罩材料成包含鄰接到具有比該標稱側面寬度寬於實質上等於該標稱空間和較窄的側面寬度差異量的較寬側面寬度的較寬芯線段的標稱側面寬度的標稱芯線段的第一芯線。
為幫助上方所述的實施方式，形成該等芯線對進一步包括圖形化光罩材料成包含鄰接到具有比該標稱側面寬度寬於實質上等於該間隔的該側面寬度量的較寬側面寬度的較寬芯線段的標稱側面寬度的標稱芯線段的第一芯線。
為幫助一個以上的所述第二實施方式，以第一電性連接互連該熔絲線到該標稱熔絲段進一步包括形成 通孔，其貫穿該標稱熔絲段，該通孔具有比該窄空間較大的側面通孔寬度；以及以金屬填充該通孔。
為幫助一個以上的所述第二實施方式，形成該間隔進一步包括以共形沉積製程，沉積介電材料至第一厚度，以及以各向異性蝕刻製程，蝕刻穿過該介電材料的第一厚度。
為幫助一個以上的所述第二實施方式，以第一材料圖案化該等相鄰芯線對進一步包括印刷芯線的陣列至第一光阻，該陣列內的該等芯線具有該標稱空間，以及印刷遮光圖案至施加在該第一光阻上的第二光阻，以形成在相鄰於沿著至少等於該第二間隔區段的長度的至少一個該等芯線對的該芯線陣列內的區域部分。
為幫助一個以上的所述第二實施方式，該等相鄰芯線對係各向異性地圖形化至第一介電材料，形成該間隔進一步包括共形地沉積具有與該第一介電材料不同成分的第二介電材料，以及形成該互連熔絲線進一步包括電鍍金屬至相鄰該間隔的空間和拋光該金屬以與該間隔共平面。
在一個以上的第三實施方式中，一種電子裝置，包括處理器，其包括第一積體電路；記憶體，通信地耦接到該處理器，該記憶體包括第二積體電路。該第一積體電路和該第二積體電路的至少其中之一包括任何為第一實施方式所描述的任何互連熔絲結構。
為幫助所述一個以上的第三實施方式，該第 一互連線包括在具有該標稱側面寬度的二個標稱線終端之間鄰接的較寬線段。該較寬線段具有大於該標稱側面寬度的較寬側面寬度。該較寬線段具有小於該頸形熔絲段的側面長度的側面長度。該較寬線段沿著該長度尺寸對準到該頸形熔絲段的中心。該較寬側面寬度大於該標稱側面寬度的量至少等於該標稱熔絲段和該等兩標稱線終端之間的間隔。
然而，上述實施方式不限於此，在各種實現中，上述實施方式可以包括僅從事這些特徵的一個子集、從事這些特徵的不同順序、從事這些特徵的不同組合以及/或從事那些明確列出特徵的額外特徵。因此，所述實施方式的範圍應參考所附的申請專利範圍伴隨這些申請專利範圍所請的等效全部範圍來決定。
100‧‧‧基板
101‧‧‧熔絲結構
110A‧‧‧分叉線段
110B‧‧‧分叉線段
115A‧‧‧互連線
L1‧‧‧長度
w1‧‧‧側面寬度
S‧‧‧空間/間隔
p1‧‧‧間距
120‧‧‧介電材料
130‧‧‧通孔
135‧‧‧標稱熔絲段
136‧‧‧頸形熔絲段
137‧‧‧標稱熔絲段
L2‧‧‧長度
wv‧‧‧通孔寬度
w2‧‧‧側面寬度
L3‧‧‧長度
S1‧‧‧側面間距
p 0 ‧‧‧間距
w3‧‧‧側面寬度
145‧‧‧線段端部
146‧‧‧線段
147‧‧‧線段端部

Claims (20)

  1. 一種積體電路(IC)熔絲結構，包括：互連熔絲線，其佈置在基板上，該熔絲線包括鄰接到頸形熔絲段的標稱熔絲段，其中該標稱熔絲段具有標稱側面寬度，且該頸形熔絲段具有比該標稱側面寬度更小的頸形側面寬度；互連線對，其佈置在該基板上且與該熔絲線共面，且每個該等互連線與該標稱熔絲段和該頸形熔絲段兩者的相對邊緣等距間隔；以及到該熔絲線的電性連接對，該連接對包括到該標稱熔絲段的第一連接，以及至少由該頸形熔絲段與該第一連接隔開的第二連接。
  2. 如申請專利範圍第1項的IC熔絲結構，其中：該等互連線的第一互連線包括在具有該標稱側面寬度的二個標稱線終端區段之間鄰接的較寬線段；該較寬線段具有大於該標稱側面寬度的較寬側面寬度；該較寬線段具有小於該頸形熔絲段的側面長度的側面長度；以及該較寬線段沿著該長度尺寸對準到該頸形熔絲段的中心。
  3. 如申請專利範圍第2項的IC熔絲結構，其中：該頸形側面寬度窄於該標稱側面寬度的量實質上等於該較寬側面寬度大於該標稱側面寬度的量；或 該第一互連線和該第二互連線各包括具有大於該標稱側面寬度的量其結合以實質上等於該頸形側面寬度和該標稱側面寬度之間差異的側面寬度的更寬線段。
  4. 如申請專利範圍第2項的IC熔絲結構，該頸形側面寬度窄於該標稱側面寬度的量實質上等於該較寬側面寬度大於該標稱側面寬度的量。
  5. 如申請專利範圍第2項的IC熔絲結構，其中：該較寬側面寬度大於該標稱側面寬度的量至少等於該標稱熔絲段和該二個標稱線終端區段之間的間隔。
  6. 如申請專利範圍第1項的IC熔絲結構，其中：該熔絲線包括在第一端上鄰接到該頸形熔絲段的該標稱熔絲段，以及在第二端上鄰接到該頸形熔絲段的第二標稱熔絲段；以及與該等標稱熔絲段相交的該電性連接對。
  7. 如申請專利範圍第6項的IC熔絲結構，其中：該電性連接對包括在第三維度中延伸的導電通孔對，第一通孔具有大於該頸形熔絲段寬度的通孔寬度。
  8. 如申請專利範圍第1項的IC熔絲結構，其中該等互連線的第二互連線具有沿著鄰近於該標稱熔絲段和該頸形熔絲段兩者的線長的該標稱側面寬度。
  9. 一種製造積體電路(IC)熔絲結構的方法，該方法包括：在基板上方形成具有側面間隔開至少第一距離的外邊緣，以及具有沿著第一段側面間隔開標稱空間及沿著第二 段側面間隔開較窄空間的內邊緣的兩芯線；以減少間距基於間隔的圖形化製程，將該兩芯線轉換成佈置在該第一距離內的三個相鄰的互連線，並且由兩個相等的距離彼此間隔開，其中，該三個線包括中心互連線，其進一步包括標稱側面寬度的標稱線段和較窄寬度的頸形線段；以及將該中心互連線與至少被該頸形線段隔開的電性連接互相連接。
  10. 如申請專利範圍第9項的方法，其中：形成該等芯線進一步包括：以設置在基板上的第一材料，圖形化相鄰的芯線對，以具有側面地隔開較窄空間的第一芯線段和側面地隔開大於該較窄空間的標稱空間的第二芯線段；以減少間距基於間隔的圖形化製程，將該兩芯線轉換成三個相鄰的互連線進一步包括：沿著該等芯線的邊緣形成間隔，該間隔包括佈置在該標稱空間內的第一間隔區段和設置在該較窄空間內的第二間隔區段以具有側面寬度小於該較窄空間一半的該等間隔區段，該等間隔區段具有小於該較窄空間一半的側面寬度；從該間隔對中選擇性移除該芯線對；以及形成介於該等間隔之間的互連熔絲線，該熔絲線具有填充該等第一間隔區段之間的空間的標稱熔絲段，以及鄰接於填充該等第二間隔區段之間的空間的頸形熔絲段。
  11. 如申請專利範圍第10項的方法，進一步包括：形成互連線對同時利用金屬回填該芯線對被移除的區域，形成該熔絲線。
  12. 如申請專利範圍第11項的方法，其中：形成該熔絲線進一步包括以該金屬回填該間隔之間的該標稱及該較窄空間；以及該較窄空間被形成為側面長度大於該等第一芯線區段的側面長度。
  13. 如申請專利範圍第10項的方法，其中形成該芯線對進一步包括：圖形化光罩材料成包含鄰接到具有比該標稱側面寬度寬於實質上等於該標稱空間和該較窄空間的側面寬度差異量的較寬側面寬度的較寬芯線段的標稱側面寬度的標稱芯線段的第一芯線。
  14. 如申請專利範圍第13項的方法，其中形成該芯線對進一步包括：圖形化光罩材料成包含鄰接到具有比該標稱側面寬度寬於實質上等於該間隔的該側面寬度量的較寬側面寬度的較寬芯線段的標稱側面寬度的標稱芯線段的第一芯線。
  15. 如申請專利範圍第10項的方法，其中以第一電性連接互連該熔絲線到該標稱熔絲段進一步包括：形成通孔，其相交該標稱熔絲段，該通孔具有比該窄空間大的側面通孔寬度；以及以金屬填充該通孔。
  16. 如申請專利範圍第10項的方法，其中：形成該間隔進一步包括：以共形沉積製程，沉積介電材料至第一厚度；以及以各向異性蝕刻製程，蝕刻穿過該介電材料的該第一厚度。
  17. 如申請專利範圍第10項的方法，其中以第一材料圖形化該相鄰芯線對進一步包括：印刷芯線的陣列至第一光阻，該陣列內的該等芯線具有該標稱空間；以及印刷遮光圖案至施加在該第一光阻上的第二光阻，以在相鄰於沿著至少等於該第二間隔區段的長度的至少一個該芯線對的該芯線陣列內形成場部分。
  18. 如申請專利範圍第10項的方法，其中：該相鄰芯線對係各向異性地圖形化至第一介電材料；形成該間隔進一步包括共形地沉積具有與該第一介電材料不同的成分的第二介電材料；以及形成該互連熔絲線進一步包括電鍍金屬入於相鄰該間隔的空間和拋光該金屬以與該間隔共平面。
  19. 一種電子裝置，包括：處理器，其包括第一積體電路；記憶體，其通訊地耦接到該處理器，該記憶體包括第二積體電路，其中該第一積體電路和該第二積體電路至少其中之一包括互連熔絲結構，其進一步包括：互連熔絲線，其佈置在基板上，該熔絲線包括鄰接 到頸形熔絲段的標稱熔絲段，其中該標稱熔絲段具有標稱側面寬度，且該頸形熔絲段具有比該標稱側面寬度更小的頸形側面寬度；互連線對，其佈置在該基板上且與該熔絲線共面，並且每個該等互連線與該標稱熔絲段和該頸形線段兩者的相對邊緣等距間隔；以及到該熔絲線的電性連接對，該連接對包括到該標稱熔絲段的第一連接，以及至少由該頸形熔絲段與該第一連接隔開的第二連接。
  20. 如申請專利範圍第19項的電子裝置，其中該等互連線的第一互連線包括在具有該標稱側面寬度的二個標稱線終端區段之間鄰接的較寬線段；該較寬線段具有大於該標稱側面寬度的較寬側面寬度；該較寬線段具有小於該頸形熔絲段的側面長度的側面長度；以及該較寬線段沿著該長度尺寸對準到該頸形熔絲段的中心；以及該較寬側面寬度大於該標稱側面寬度的量至少等於該標稱熔絲段和該二個標稱線終端區段之間的間隔。
TW104110681A 2014-05-08 2015-04-01 用於積體電路之頸形互連熔絲結構 TWI575658B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/037266 WO2015171147A1 (en) 2014-05-08 2014-05-08 Necked interconnect fuse structure for integrated circuits

Publications (2)

Publication Number Publication Date
TW201606933A true TW201606933A (zh) 2016-02-16
TWI575658B TWI575658B (zh) 2017-03-21

Family

ID=54392808

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104110681A TWI575658B (zh) 2014-05-08 2015-04-01 用於積體電路之頸形互連熔絲結構

Country Status (6)

Country Link
US (1) US9679845B2 (zh)
EP (1) EP3140862B1 (zh)
KR (1) KR102242279B1 (zh)
CN (1) CN106575650B (zh)
TW (1) TWI575658B (zh)
WO (1) WO2015171147A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI695476B (zh) * 2016-02-25 2020-06-01 日商艾普凌科有限公司 半導體裝置以及熔絲的切斷方法
US11411033B2 (en) 2019-12-20 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor device and manufacturing method thereof

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324650B2 (en) 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
US9818641B1 (en) * 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in mandrel and a non-mandrel lines of an array of metal lines
US10056292B2 (en) 2016-11-22 2018-08-21 Globalfoundries Inc. Self-aligned lithographic patterning
US10056291B2 (en) * 2016-11-23 2018-08-21 Globalfoundries Inc. Post spacer self-aligned cuts
US11476190B2 (en) 2016-12-30 2022-10-18 Intel Corporation Fuse lines and plugs for semiconductor devices
US10163633B2 (en) 2017-03-13 2018-12-25 Globalfoundries Inc. Non-mandrel cut formation
US10811353B2 (en) * 2018-10-22 2020-10-20 International Business Machines Corporation Sub-ground rule e-Fuse structure
US11121082B2 (en) * 2019-04-17 2021-09-14 International Business Machines Corporation Sub-ground rule e-Fuse structure
US11824002B2 (en) * 2019-06-28 2023-11-21 Intel Corporation Variable pitch and stack height for high performance interconnects
US11177160B2 (en) * 2020-03-24 2021-11-16 International Business Machines Corporation Double patterned lithography using spacer assisted cuts for patterning steps

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100267107B1 (ko) * 1998-09-16 2000-10-02 윤종용 반도체 소자 및 그 제조방법
KR100275750B1 (ko) * 1998-11-05 2000-12-15 윤종용 반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치
US20040004268A1 (en) * 2002-07-08 2004-01-08 International Business Machines Corporation E-Fuse and anti-E-Fuse device structures and methods
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7651893B2 (en) * 2005-12-27 2010-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Metal electrical fuse structure
US7417300B2 (en) 2006-03-09 2008-08-26 International Business Machines Corporation Electrically programmable fuse structures with narrowed width regions configured to enhance current crowding and methods of fabrication thereof
US7351666B2 (en) * 2006-03-17 2008-04-01 International Business Machines Corporation Layout and process to contact sub-lithographic structures
US8749020B2 (en) * 2007-03-09 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal e-fuse structure design
US20080277756A1 (en) * 2007-05-09 2008-11-13 Freescale Semiconductor, Inc. Electronic device and method for operating a memory circuit
US7572682B2 (en) * 2007-05-31 2009-08-11 International Business Machines Corporation Semiconductor structure for fuse and anti-fuse applications
CN101170099B (zh) * 2007-11-30 2012-03-28 上海宏力半导体制造有限公司 多晶硅硅化物电熔丝器件
US8274132B2 (en) 2008-02-14 2012-09-25 Infineon Technologies Ag Electrical device and fabrication method
KR20090090161A (ko) 2008-02-20 2009-08-25 삼성전자주식회사 전기적 퓨즈 소자
JP5307437B2 (ja) * 2008-04-14 2013-10-02 ルネサスエレクトロニクス株式会社 半導体装置
US8435884B2 (en) * 2010-09-07 2013-05-07 Globalfoundries Inc. Method for forming an interconnect structure
US8822137B2 (en) * 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication
US9159734B2 (en) 2011-10-18 2015-10-13 Intel Corporation Antifuse element utilizing non-planar topology
US9685404B2 (en) * 2012-01-11 2017-06-20 International Business Machines Corporation Back-end electrically programmable fuse

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI695476B (zh) * 2016-02-25 2020-06-01 日商艾普凌科有限公司 半導體裝置以及熔絲的切斷方法
US11411033B2 (en) 2019-12-20 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor device and manufacturing method thereof
TWI810504B (zh) * 2019-12-20 2023-08-01 台灣積體電路製造股份有限公司 影像感測器元件及其製造方法

Also Published As

Publication number Publication date
KR20170002380A (ko) 2017-01-06
EP3140862A4 (en) 2018-01-03
KR102242279B1 (ko) 2021-04-20
CN106575650A (zh) 2017-04-19
US20170018499A1 (en) 2017-01-19
US9679845B2 (en) 2017-06-13
WO2015171147A1 (en) 2015-11-12
TWI575658B (zh) 2017-03-21
EP3140862B1 (en) 2020-11-11
CN106575650B (zh) 2019-10-18
EP3140862A1 (en) 2017-03-15

Similar Documents

Publication Publication Date Title
TWI575658B (zh) 用於積體電路之頸形互連熔絲結構
CN107004633B (zh) 使用交替硬掩模和密闭性蚀刻停止衬垫方案使紧密间距导电层与引导通孔接触的方法和结构
US9318696B2 (en) Self-aligned top contact for MRAM fabrication
TWI742018B (zh) 用於半導體晶粒的互連結構的金屬化層、用於製造所述金屬化層的方法、包含所述金屬化層的積體電路結構及包含所述積體電路結構的計算裝置
TWI730081B (zh) 用於後段製程(beol)間隔物為基內連之以光桶來圖案化的削減栓塞與突片
TWI575717B (zh) 用於積體電路之柱狀電阻結構
KR20180124045A (ko) 집적 회로(ic)들에 대한 상호연결 구조들에서의 자기-정렬형 수직 상호연결 액세스들(via)들의 형성
KR20160134645A (ko) 선택적 비아 포스트들을 갖는 스케일러블 인터커넥트 구조체들
KR20170095836A (ko) 타이트한 피치의 금속 상호접속층들의 상부 및 하부에 비아를 자기 정렬하는 구조체 및 방법
CN110100307A (zh) 三维存储器件及其制作方法
US11972979B2 (en) 1D vertical edge blocking (VEB) via and plug
US11830768B2 (en) Integrated circuits with line breaks and line bridges within a single interconnect level
US11557536B2 (en) Integrated circuits (IC's) with electro-migration (EM)—resistant segments in an interconnect level
TWI556399B (zh) 具有導體回填之內嵌式熔絲
TW201546964A (zh) 具回填式端子之抗熔絲
US20210313222A1 (en) Via & plug architectures for integrated circuit interconnects & methods of manufacture
US20200373201A1 (en) Method to repair edge placement errors in a semiconductor device
CN107924948A (zh) 用于集成电路的复合横向电阻器结构
WO2018182636A1 (en) Integrated fuse in local interconnect and techniques for forming