TW201601160A - 記憶體裝置 - Google Patents

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TW201601160A
TW201601160A TW104113455A TW104113455A TW201601160A TW 201601160 A TW201601160 A TW 201601160A TW 104113455 A TW104113455 A TW 104113455A TW 104113455 A TW104113455 A TW 104113455A TW 201601160 A TW201601160 A TW 201601160A
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崔賢民
前田茂伸
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三星電子股份有限公司
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    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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Abstract

一種記憶體裝置包含：第一閘電極，形成於第一主動區至第四主動區上以與第一主動區至第四主動區相交並且沿第一方向延伸；第二閘電極，形成於第一主動區至第四主動區上以與第一主動區至第四主動區相交、沿第二方向延伸並且經配置以使得在第二方向上在第一閘電極與第二閘電極之間不存在其他閘電極；第一閘電極在第一端與第二端之間延伸；第一佈線線路，形成於第一閘電極上；第一綁帶接點，在第一主動區與第二主動區之間連接第一佈線線路以及第一閘電極；以及第二綁帶接點，在第三主動區與第四主動區之間連接第一佈線線路以及第一閘電極。

Description

記憶體裝置 【相關申請案之交叉參考】
本申請案主張2014年6月26日在韓國智慧財產局申請的韓國專利申請案第10-2014-0079073號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
本揭露內容是關於一種記憶體裝置，且更特定而言，是關於一種包含反熔絲記憶體單元的非揮發性記憶體裝置。
一般來說，可程式化記憶體用於微控制器單元(microcontroller units；MCU)、功率積體電路(integrated circuits；IC)、顯示驅動器IC、互補金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)影像感測器等中，上述者用於諸如行動裝置部件、汽車部件等的裝置中。對於此類可程式化記憶體，一次可程式化(one-time programmable；OTP)記憶體為廣泛使用的。OTP典型地佔據較小面積，並不需要額外製程，且藉由在將 高電壓施加至薄閘極氧化物層時以擊穿機制進行電短路而經程式化。
諸如OTP記憶體裝置的可程式化記憶體設備通常是藉 由在記憶體電路中斷開連接(使用熔絲)或產生連接(使用反熔絲)來程式化。舉例而言，可程式化唯讀記憶體(programmable read-only memory；PROM)在記憶體位置或位元處包含熔絲及/或反熔絲，並且藉由觸發熔絲及反熔絲中的一者來程式化。一旦進行了程式化，其通常為不可逆的。通常，在將特定終端用途或應用考慮在內的情況下，在製造記憶體設備之後執行程式化。
藉由在一定量的高電流下切斷或斷開的電阻熔絲裝置 來實施熔絲連接。在兩個導電層或端子之間藉由由不導電材料(諸如二氧化矽)形成的薄障壁層實施反熔絲連接。在將足夠高的電壓施加至端子時，二氧化矽或此類不導電材料變成兩個端子之間的短路或低電阻導電路徑。
本揭露內容的態樣提供一種非揮發性記憶體裝置，所述 非揮發性記憶體裝置可提供均勻電壓至全部程式化閘(entire programming gate)及/或全部讀取閘(entire reading gate)。
然而，本揭露內容的態樣不受本文中闡述的態樣限制。 藉由參考下文給出的各種實施例的詳細描述，本揭露內容的上述及其他態樣對於本揭露內容涉及的技術領域的一般熟習技術者將變得更清楚。
在一個實施例中，一種非揮發性記憶體裝置包含：反熔 絲記憶體單元陣列；反熔絲記憶體單元陣列的多個電晶體，所述電晶體以多個列配置，每一列在第一方向上延伸並且包含一組電晶體；第一閘電極，所述第一閘電極沿多個列中的第一列延伸且連接至第一列中的第一組電晶體；第一佈線線路，所述第一佈線線路在第一閘電極上方且在垂直方向上與第一閘電極分隔開，所述第一佈線線路在第一方向上延伸；以及多個帶狀接點(strap contact)，所述多個帶狀接點沿第一方向及第一列配置，每一帶狀接點在第一閘電極與第一佈線線路之間延伸，且沿第一列配置的每一帶狀接點被稱作第1帶狀接點。多個第1帶狀接點的第一第1帶狀接點經配置以處於多個第1帶狀接點的第二第1帶狀接點的第一側，且第一第1帶狀接點及第二第1帶狀接點經配置以在其間具有兩個或少於兩個電晶體，且多個帶狀接點的第三第1帶狀接點經配置以處於第二第1帶狀接點的與第一側相反的第二側，且第三第1帶狀接點及第二第1帶狀接點經配置以在其間具有兩個或少於兩個電晶體。
在一個實施例中，第一組電晶體為各別熔絲電路的斷開 電晶體(rupture transistor)。
在一個實施例中，非揮發性記憶體裝置包含：第二閘電 極，所述第二閘電極沿多個列中的第二列延伸且連接至第二列中的第二組電晶體，第二列平行於第一列；以及至少一第一接點，所述至少一第一接點配置於第二列中且自第二閘電極垂直地延伸以連接至字線。
在一個實施例中，配置於第二列中的第一接點為僅有的 自第二閘電極垂直地延伸的接點。
在一個實施例中，第一組電晶體為各別熔絲電路的斷開 電晶體；第二組電晶體為各別熔絲電路的存取電晶體；且每一斷開電晶體對應於存取電晶體以形成熔絲電路。
在一個實施例中，非揮發性記憶體裝置進一步包含第一 主動區(active region)至第四主動區，所述第一主動區至第四主動區沿不同於第一方向的第二方向延伸且沿第一方向依序配置。 第一閘電極可形成於第一主動區至第四主動區上以與第一主動區至第四主動區相交，且第二閘電極可形成於第一主動區至第四主動區上以與第一主動區至第四主動區相交。第一第1帶狀接點在第一主動區與第二主動區之間連接第一佈線線路以及第一閘電極，且第二第1帶狀接點或第三第1帶狀接點中的一者在第三主動區與第四主動區之間連接第一佈線線路以及第一閘電極。
在一個實施例中，非揮發性記憶體裝置進一步包含：第 一位元線接點至第四位元線接點，所述第一位元線接點至第四位元線接點分別電連接至第一主動區至第四主動區，且配置於第二閘電極的一側上，其中第二閘電極安置在第一閘電極與第一位元線接點之間。
在一個實施例中，第一閘電極及第二閘電極中的每一者為金屬閘電極。
在一個實施例中，非揮發性記憶體裝置進一步包含：第二佈線線路，所述第二佈線線路在第二閘電極上方且在垂直方向 上與第二閘電極分隔開，所述第二佈線線路在第一方向上延伸且平行於第一佈線線路，其中配置於第二列中的第一接點為在第二閘電極與第二佈線線路之間垂直地延伸且連接所述第二閘電極及所述第二佈線線路的帶狀接點。
在一個實施例中，第一閘電極在第一方向上自第一端延 伸至第二端，且第一組電晶體及第一第1帶狀接點、第二第1帶狀接點以及第三第1帶狀接點皆安置在第一端與第二端之間。
在一個實施例中，第一佈線線路在垂直方向上的厚度大 於第一閘電極在垂直方向上的厚度。
在本發明的其他態樣中，非揮發性記憶體裝置包含：反 熔絲記憶體單元陣列；所述反熔絲記憶體單元陣列的多個電晶體，所述電晶體以多個列配置，每一列在第一方向上延伸並且包含一組電晶體；第一閘電極，所述第一閘電極沿多個列中的第一列自第一閘電極的第一端延伸至第一閘電極的第二端，所述第一閘電極連接至第一列中的第一組電晶體；第一佈線線路，所述第一佈線線路在第一閘電極上方且在垂直方向上與第一閘電極分隔開，所述第一佈線線路在第一方向上延伸；以及多個帶狀接點，所述多個帶狀接點沿第一方向及第一列配置且安置在第一閘電極的第一端與第一閘電極的第二端之間，每一帶狀接點在垂直方向上在第一閘電極與第一佈線線路之間延伸，其中沿第一列配置的每一帶狀接點被稱作第1帶狀接點。
在一個實施例中，在第一方向上在多個第1接點的兩個 相鄰第1帶狀接點之間僅安置有第一組電晶體中的一或兩個電晶 體。
在一個實施例中，多個帶狀接點包含至少三個帶狀接 點。
在一個實施例中，非揮發性記憶體裝置進一步包含：第 二閘電極，所述第二閘電極沿多個列中的第二列延伸且連接至第二列中的第二組電晶體，所述第二列平行於所述第一列；以及至少一第一接點，所述至少一第一接點配置於第二列中且自第二閘電極垂直地延伸以連接至字線。
在一個實施例中，第一組電晶體為各別熔絲電路的斷開 電晶體；且第二組電晶體為各別熔絲電路的存取電晶體，其中每一斷開電晶體對應於存取電晶體以形成熔絲電路。
在一個實施例中，非揮發性記憶體裝置進一步包含：第 一主動區至第四主動區，所述第一主動區至第四主動區沿不同於第一方向的第二方向延伸且沿第一方向依序配置，其中第一閘電極形成於第一主動區至第四主動區上以與第一主動區至第四主動區相交，且第二閘電極形成於第一主動區至第四主動區上以與第一主動區至第四主動區相交，其中第一第1帶狀接點在第一主動區與第二主動區之間連接第一佈線線路以及第一閘電極，且其中第二第1帶狀接點在第三主動區與第四主動區之間連接第一佈線線路以及第一閘電極。
在一個實施例中，在第一閘電極與第一佈線線路之間延 伸的帶狀接點的數目不同於自第二閘電極垂直地延伸的接點的數目。
在一個實施例中，記憶體裝置包含：第一主動區至第四 主動區，所述第一主動區至第四主動區沿第一方向依序配置且沿不同於第一方向的第二方向延伸；第一閘電極，所述第一閘電極形成於第一主動區至第四主動區上以與第一主動區至第四主動區相交並且沿第一方向延伸；第二閘電極，所述第二閘電極形成於第一主動區至第四主動區上以與第一主動區至第四主動區相交、沿第二方向延伸並且經配置以使得在第二方向上在第一閘電極與第二閘電極之間不存在其他閘電極；第一閘電極在第一端與第二端之間延伸；第一佈線線路，所述第一佈線線路形成於第一閘電極上；第一帶狀接點，所述第一帶狀接點在第一主動區與第二主動區之間連接第一佈線線路以及第一閘電極；以及第二帶狀接點，所述第二帶狀接點在第三主動區與第四主動區之間連接第一佈線線路以及第一閘電極。
記憶體裝置可進一步包括第三帶狀接點，所述第三帶狀 接點連接第二主動區與第三主動區之間的第一佈線線路以及第一閘電極。
1‧‧‧非揮發性記憶體裝置
1a、1b‧‧‧修改實例
2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43、44、45、46、47、48、49、50、51、52、53、54、55、56、57、58、59、60‧‧‧非揮發性記憶體裝置
70‧‧‧記憶體單元陣列
75‧‧‧列解碼器
80‧‧‧行解碼器
85‧‧‧感測放大器
90‧‧‧層間絕緣薄膜
100‧‧‧基板
105‧‧‧場絕緣層
110‧‧‧第一主動區
110-1‧‧‧第一鰭型作用型樣
112‧‧‧第二雜質區域
114‧‧‧第一雜質區域
116‧‧‧第三雜質區域
120‧‧‧第二主動區
120-1‧‧‧第二鰭型作用型樣
130‧‧‧第三主動區
130-1‧‧‧第三鰭型作用型樣
140‧‧‧第四主動區
140-1‧‧‧第四鰭型作用型樣
151‧‧‧第一位元線接點
151a‧‧‧第一虛設插塞
151b‧‧‧第二虛設插塞
152‧‧‧第二位元線接點
153‧‧‧第三位元線接點
154‧‧‧第四位元線接點
160‧‧‧位元線
210‧‧‧第一閘電極
215‧‧‧第一閘極絕緣層
220‧‧‧第一閘極隔片
230‧‧‧第一佈線線路
251‧‧‧第一垂直連接器/帶狀接點
252‧‧‧第二垂直連接器/帶狀接點
253‧‧‧第(1_3)帶狀接點
254‧‧‧第(1_4)帶狀接點
310‧‧‧第二閘電極
315‧‧‧第二閘極絕緣層
320‧‧‧第二閘極隔片
330‧‧‧第二佈線線路
350‧‧‧第二靜接點
351‧‧‧第(2_1)帶狀接點
352‧‧‧第(2_2)帶狀接點
353‧‧‧第(2_3)帶狀接點
354‧‧‧第(2_4)帶狀接點
410‧‧‧第三閘電極
430‧‧‧第三佈線線路
450‧‧‧第三靜接點
451‧‧‧第(3_1)帶狀接點
452‧‧‧第(3_2)帶狀接點
453‧‧‧第(3_3)帶狀接點
454‧‧‧第(3_4)帶狀接點
510‧‧‧第四閘電極
530‧‧‧第四佈線線路
551‧‧‧第(4_1)帶狀接點
552‧‧‧第(4_2)帶狀接點
553‧‧‧第(4_3)帶狀接點
554‧‧‧第(4_4)帶狀接點
601、701、701-1‧‧‧第一記憶體區域
602、701-2、702‧‧‧第二記憶體區域
710、720、730、740‧‧‧第一閘電極
715、725‧‧‧接點
735、745‧‧‧帶狀接點
3100‧‧‧資料處理系統
3110‧‧‧無線電收發器
3120‧‧‧顯示器
3130‧‧‧輸入裝置
3140、3230‧‧‧記憶體系統
3200‧‧‧資料處理系統
3210‧‧‧影像感測器
3220‧‧‧顯示器
3300‧‧‧資料處理系統
3310、3520-1、3520-2、3520-3、3520-4、3520-5‧‧‧記憶體裝置
3320、3530‧‧‧記憶體控制器
3400‧‧‧資料處理系統
3410-1、3410-2、3410-n‧‧‧記憶體模組
3420‧‧‧RAID控制器
3500‧‧‧模組
3510‧‧‧光學介面
BL‧‧‧位元線
WL‧‧‧字線
本揭露內容的上述及其他態樣及特徵藉由參考隨附圖式而詳細描述其例示性實施例將變得更顯而易見。
圖1為根據本發明的實施例的包含非揮發性記憶體裝置的記憶體設備的概念圖。
圖2為根據某些實施例的一個反熔絲記憶體單元的電路圖。
圖3根據本發明的第一實施例的非揮發性記憶體裝置的佈局圖。
圖4及圖5分別為根據一個實施例的沿圖3的線A-A及線B-B截取的例示性橫截面圖。
圖6及圖7為說明根據本發明的第一實施例的非揮發性記憶體裝置的修改實例的視圖。
圖8為根據本發明的第二實施例的非揮發性記憶體裝置的佈局圖。
圖9a及圖9b為說明根據本發明的第三實施例的非揮發性記憶體裝置的視圖。
圖10至圖30為根據本發明的第四實施例至第二十四實施例的非揮發性記憶體裝置的佈局圖。
圖31a及圖31b為說明根據本發明的第二十五實施例的非揮發性記憶體裝置的視圖。
圖32a及圖32b為說明根據本發明的第二十六實施例的非揮發性記憶體裝置的視圖。
圖33至圖65為根據本發明的第二十七實施例至第五十九實施例的非揮發性記憶體裝置的佈局圖。
圖66為根據本發明的第六十實施例的非揮發性記憶體裝置的概念圖。
圖67為說明根據某些實施例的非揮發性記憶體裝置的例示性效果的圖。
圖68說明包含圖1的記憶體設備的資料處理系統的例示性實 施例。
圖69說明包含圖1的記憶體設備的資料處理系統的另一實施例。
圖70說明包含圖1的記憶體設備的資料處理系統的另一實施例。
圖71說明包含圖1的記憶體設備的資料處理系統的另一實施例。
圖72為包含圖1的多個記憶體設備的模組的實施例的方塊圖。
現在將在下文參考附圖更加完整地描述本揭露內容，在 所述附圖中展示了本發明的實施例。然而，本發明可以不同形式體現，且不應被理解為限於本文中所闡述的實施例。相同參考編號遍及本說明書指示相同或類似組件。在附隨圖式中，為了清楚起見誇大層及區域的厚度。
應理解，當元件或層被稱作「連接至」或「耦接至」另 一元件或層時，其可直接連接或耦接至另一元件或層，或可存在介入元件或層。相反，當元件被稱為「直接連接至」或「直接耦接至」另一元件或層或「接觸」另一元件或層時，不存在介入元件或層。亦應理解，當將層稱為「在」另一層或基板「上」時，其可直接在另一層或基板上，或亦可存在介入層。相反，當元件被稱為「直接在」另一元件上時，不存在中間元件。
如本文中所用，術語「及/或」包含相關聯的所列項目中 的一或多者的任何以及所有組合。
應理解，雖然術語第一、第二等可在本文中用以描述各 種元件，但此等元件不應受此等術語限制。除非上下文中另有指示，否則此等術語僅用於區分元件，例如，作為命名規則。因此，例如，下文論述的第一元件、第一組件或第一部分可被稱為第二元件、第二組件或第二部分而不偏離本發明的教示內容。
除非本文另有指示或明顯與上下文相矛盾，否則在描述本發明的上下文中(尤其在以下申請專利範圍的上下文中)使用術語「一」及「所述」及類似指示物應理解為涵蓋單個與多個。除非另外提到，否則應將術語「包括」、「具有」、「包含」及「含有」解釋為開放性術語(亦即，意謂「包含(但不限於)」。
將參考平面圖及/或橫截面圖經由理想的示意圖描述本文所述的實施例。因此，可取決於製造技術及/或容限修改例示性視圖。因此，所揭露的實施例不限於視圖中展示的所述實施例，而是包含基於製造製程形成的組態中的修改。因此，圖式中例示的區域可具有示意性性質且圖式中展示的區域的形狀可例示元件的區域的特定形狀，本發明的態樣不限於所述特定形狀。
諸如「下方」、「下面」、「較低」、「上方」、「上部」及其類似物的空間相對術語可在本文中為了易於描述而使用以描述如圖中所說明的一個元件或特徵與另一元件或特徵的關係。應理解，空間相對術語意欲涵蓋裝置在使用或操作中除圖中所描繪的定向以外的不同定向。舉例而言，若將圖中的裝置翻轉，則描述 為「在」其他元件或特徵「下方」或「之下」的元件隨後將定向「在」其他元件或特徵「上方」。因此，術語「在...下方」可涵蓋在...上方及在...下方兩種定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞相應地進行解釋。
當提及定向、佈局、位置、形狀、大小、量或其他量測時如本文中所使用的術語(諸如「相同」、「平面」或「共面」)未必意謂恰好相同的定向、佈局、位置、形狀、大小、量或其他量測，而是意欲涵蓋(例如)歸因於製造製程可發生的可接受變化內的幾乎相同定向、佈局、位置、形狀、大小、量或其他量測。在本文中可使用術語「實質上」以反映此含義。
除非另外定義，否則本文中所用的所有技術及科學術語具有與一般熟習本發明所屬技術領域者通常所理解的含義相同的含義。應注意，除非另外指定，否則對本文中所提供的任何及所有實例或例示性術語的使用僅僅意欲更好地闡明本發明，而非限制本發明的範疇。另外，除非另外定義，否則不可過度解譯常用詞典中所定義的所有術語。
圖1為根據本發明的某些實施例的包含非揮發性記憶體裝置的記憶體設備的概念圖。圖2為一個反熔絲記憶體單元的電路圖。
如本文所使用，記憶體裝置可指包含記憶體陣列的半導體裝置。舉例而言，半導體裝置可指電晶體陣列，或諸如半導體晶片(例如，形成於晶粒上的記憶體晶片及/或邏輯晶片)、半導體 晶片堆疊、包含堆疊於封裝基板上的一或多個半導體晶片的半導體封裝、或包含多個封裝的疊層封裝裝置的裝置。此等裝置可使用球狀柵格陣列、線結合、基板穿通孔或其他電連接元件形成，且可包含諸如揮發性或非揮發性記憶體裝置的記憶體裝置。因此，記憶體裝置可指包含記憶體陣列的此等半導體裝置中的一者。
如本文所使用的電子裝置可指此等半導體裝置或記憶體裝置，但可另外包含包含此等裝置的產品，諸如記憶體模組、記憶卡、包含額外組件的硬盤驅動器、或行動電話、膝上型電腦、平板電腦、桌上型電腦、攝影機或其他消費型電子裝置等。
參考圖1，記憶體設備包含記憶體單元陣列70、列解碼器75、行解碼器80以及感測放大器85。
記憶體單元陣列70包含位於X個位元線BL與Y個字線WL之間的多個反熔絲記憶體單元，其中X及Y為一或大於一的整數。
反熔絲記憶體單元中的每一者連接在位元線BL與字線WL之間，如圖2中所說明。反熔絲記憶體單元中的每一者包含兩個電晶體：存取電晶體及斷開電晶體。存取電晶體具有連接至字線WL的閘極端子、連接至斷開電晶體的汲極端子的源極端子以及連接至位元線BL的汲極端子。斷開電晶體具有連接至高壓線路WP的閘極端子、連接至浮接端點FLOAT的源極端子以及連接至存取電晶體的源極端子的汲極端子。
列解碼器75基於記憶體單元陣列70中待存取的目標單元的列(亦即，基於解碼字線位址)選擇字線WL。
行解碼器80基於記憶體單元陣列70中待存取的目標單元的行(亦即，基於解碼位元線位址)選擇位元線BL。
感測放大器85連接至位元線BL中的每一者的端部以感測並放大目標單元的資料並且輸出所感測及放大的資料。
現將參考圖3至圖5描述根據本發明的第一實施例的非揮發性記憶體裝置。
圖3為根據本發明的第一實施例的非揮發性記憶體裝置1的佈局圖。圖4及圖5分別為沿圖3的線A-A及線B-B截取的橫截面圖。在圖3的佈局圖中，僅說明主動區、閘電極以及接點。
參考圖3至圖5，根據本發明的第一實施例的非揮發性記憶體裝置1包含第一主動區110、第二主動區120、第三主動區130、第四主動區140、第一閘電極210、第二閘電極310、第一佈線線路230、第一垂直連接器(亦描述為第一帶狀接點251或第(1_1)帶狀接點251)以及第二垂直連接器(亦描述為第二帶狀接點252或第(1_2)帶狀接點252)。第一帶狀接點251及第二帶狀接點252兩者沿第一列安置，並且作為所述第一列的一部分，此等接點亦可被稱作第一第1接點及第二第1接點。此等術語((例如，「第1」及第(1_1))用於命名目的以相互區分不同接點及不同列。
基板100可為例如塊體矽基板或絕緣體上矽(silicon-on-insulator，SOI)基板。另外，基板100可為矽基板或可為由另一材料(諸如矽鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵)形成的基板。替代地，基板100可由基底基板 及形成於所述基底基板上的磊晶層構成。
可在基板100中界定第一主動區110、第二主動區120、第三主動區130以及第四主動區140。舉例而言，可藉由形成於基板100中的場絕緣層105界定第一主動區110至第四主動區140。場絕緣層105可包含例如氧化層、氮化層、氮氧化物層以及上述者的組合中的一者。
第一主動區110至第四主動區140可沿第一方向X延伸。另外，第一主動區110至第四主動區140可沿第二方向Y配置。第一主動區110至第四主動區140可沿第二方向Y依序配置。應注意，方向的名稱(例如，「第一」及「第二」)不一定在本說明書的所有部分中用於指圖3中描繪的各別X及Y方向。舉例而言，在本說明書及/或申請專利範圍的某些部分中，「第一」方向用於指沿圖3中展示的Y軸線的方向，且「第二」方向用於指沿圖3中展示的X軸線的方向。
在一個實施例中，第一主動區110至第四主動區140中的每一者可包含沿第一方向X延伸的長邊及沿第二方向Y延伸的短邊。在沿第二方向Y依序配置的第一主動區110至第四主動區140中，第一主動區110的長邊、第二主動區120的長邊、第三主動區130的長邊以及第四主動區140的長邊可面向彼此。
在根據本發明的某些實施例的非揮發性記憶體裝置中，第二主動區120可為最鄰近於第一主動區110及第三主動區130，且第三主動區130可為最鄰近於第四區域140。在此，當「第一主動區110及第二主動區120彼此最鄰近」時，意謂第一主動 區110與第二主動區120之間不存在主動區。此等主動區在此亦可描述為其間不具有主動區的相鄰主動區，或為直接相鄰的主動區。
在圖3中，說明四個主動區110至140。然而，此僅為出於易於描述的目的而使用的實例，且本發明並不限於此實例。 亦即，在第四主動區140之後可沿第二方向Y另外形成並順序地配置多個主動區。
第一閘電極210形成於基板100上。更具體而言，第一閘電極210形成於第一主動區110至第四主動區140上。第一閘電極210可沿第二方向Y延伸且與第一主動區110至第四主動區140相交。
第二閘電極310形成於第一主動區110至第四主動區140上。第二閘電極310可沿第二方向Y延伸且與第一主動區110至第四主動區140相交。
第一閘電極210及第二閘電極310的各別端在第二方向Y上自第一主動區110凸起。在某些實施例中，第一閘電極210及第二閘電極310中的每一者具有第一端及第二相反端，且主動區定位在第一端與第二端之間。在某些實施例中，與第一閘電極210及第二閘電極310相交的主動區並未形成於第一主動區110的不與第二主動區120相鄰的一側上(例如，圖3中的左側)。
在一個實施例中，第二閘電極310與第一閘電極210並排形成。第一閘電極210及第二閘電極310在第一方向X上配置且可在第二方向Y上延伸。第二閘電極310最鄰近於第一閘電極 210且可為第一閘電極210的直接相鄰閘電極。第一閘電極210及第二閘電極310可彼此平行以使得其在一個方向(例如，Y方向)上延伸且在第二方向(例如，X方向)上彼此分隔開。
第一閘電極210可包含金屬層(MG1、MG2)。如圖式中所說明，第一閘電極210可藉由堆疊兩個或兩個以上金屬層(MG1、MG2)而形成，但本發明不限於此。第一金屬層MG1可控制功函數，且第二金屬層MG2可填充由第一金屬層MG1形成的空間。舉例而言，第一金屬層MG1可包含TiN、TaN、TiC以及TaC中的至少一者。另外，第二金屬層MG2可包含W或Al。替代地，第一閘電極210可由除金屬之外的材料(例如，Si或SiGe)製成。形成第一閘電極210的材料可為導電材料。第一閘電極210可藉由(但不限於)替換製程形成。
如圖式中所說明，第二閘電極310亦可藉由堆疊兩個或兩個以上金屬層(MG3、MG4)形成，但本發明不限於此。由於對形成第二閘電極310的材料的描述可為對形成第一閘電極210的材料的描述的重複，所以其將被省略。
一個反熔絲記憶體單元可包含兩個閘電極及一個主動區。舉例而言，一個反熔絲記憶體單元可包含第一閘電極210、第二閘電極310以及第一主動區110。在一個實施例中，此主動區110及閘電極210及310為組成一個反熔絲記憶體單元的僅有的主動區及閘電極。
在根據本發明的某些實施例的非揮發性記憶體裝置中，第二閘電極310可為圖2中所說明的存取電晶體的閘極端子。 因此，第二閘電極310可連接至字線WL。
另外，在根據本發明的實施例的半導體裝置中，第一閘電極210可為圖2中所說明的斷開電晶體的閘極端子。因此，第一閘電極210可連接至高壓線路WP。
第一閘極絕緣層215可形成於第一主動區110至第四主動區140與第一閘電極210之間。另外，第一閘極絕緣層215可形成於第一閘電極210與場絕緣層105之間。
第二閘極絕緣層315可形成於第一主動區110至第四主動區140與第二閘電極310之間。另外，第二閘極絕緣層315可形成於第二閘電極310與場絕緣層105之間。
第一閘極絕緣層215及第二閘極絕緣層315中的每一者可包含例如氧化矽、氮化矽、氮氧化矽或高介電常數材料。舉例而言，高介電常數材料可包含以下各者中的一或多者(但不限於)：氧化鉿、鉿矽氧化物、氧化鑭、鑭鋁氧化物、氧化鋯、鋯矽氧化物、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物以及鈮酸鉛鋅。
第一閘極隔片220可形成於第一閘電極210的側壁上。 第二閘極隔片320可形成於第二閘電極310的側壁上。第一閘極隔片220及第二閘極隔片320中的每一者可包含下述者中的至少一者：氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO2)、矽氧碳氮化物(SiOCN)以及以上各者的組合。在圖式中，第一閘極隔片220及第二閘極隔片320中的每一者被說明為單層。然而，本發明不限於此，且第一閘極隔片220及第二閘極隔片320中的 每一者亦可具有多層結構。
第一雜質區域114可形成於第一閘電極210與第二閘電極310之間。第一雜質區域114可由第一閘電極210及第二閘電極310共用。
第二雜質區域112可形成於第二閘電極310的一側上。因此，第二雜質區域112可形成於第二閘電極310的一側上，且第一雜質區域114可形成於第二閘電極310的另一側上。
第三雜質區域116可形成於第一閘電極210的一側上。因此，第三雜質區域116可形成於第一閘電極210的一側上，且第一雜質區域114可形成於第一閘電極210的另一側上。
在根據本發明的實施例的半導體裝置中，若第二閘電極310為p通道金屬氧化物半導體(p-channel metal oxide semiconductor；PMOS)電晶體的閘極端子，則第一雜質區域114、第二雜質區域112及第三雜質區域116可包含例如P型雜質。P型雜質可為(但不限於)硼(B)。
在根據本發明的實施例的半導體裝置中，若第二閘電極310為n通道金屬氧化物半導體(n-channel metal oxide semiconductor；NMOS)電晶體的閘極端子，則第一雜質區域114、第二雜質區域112及第三雜質區域116可包含例如n型雜質。n型雜質可為(但不限於)P、As或Sb。
在根據本發明的實施例的半導體裝置中，第一雜質區域114可為圖2中所說明的存取電晶體的源極端子及斷開電晶體的汲極端子。另外，第二雜質區域112可為存取電晶體的汲極端子且 連接至位元線BL。第三雜質區域116可為斷開電晶體的源極端子且連接至浮接端點FLOAT。
如圖2及圖5中所示，電連接至第一雜質區域114的接點並未形成於第一雜質區域114中。因此，第一雜質區域114不電連接至外部源將電壓或電流供應至的佈線線路或將電壓或電流供應至外部目的地的佈線線路。
作為實例，上文已描述形成於第一主動區110中的第一雜質區域114、第二雜質區域112及第三雜質區域116。對形成於第一主動區110中的第一雜質區域114、第二雜質區域112及第三雜質區域116的描述可適用於第二主動區120至第四主動區140。 因此，第一閘電極210可在Y方向上穿過且連接至多個電晶體(例如，斷開電晶體)，且第二閘電極310可在Y方向上穿過且連接至多個電晶體(例如，存取電晶體)。在每一情況下，下文進一步描述的多個電晶體以及多個帶狀接點可沿閘電極配置在一個方向(例如，Y方向)上並且配置於閘電極的第一端與第二端之間。因此，各自包含存取電晶體及熔絲電晶體的多個熔絲電路可沿閘電極的方向配置，因此形成反熔絲記憶體單元陣列的一部分。
第一位元線接點151電連接至第一主動區110，且第二位元線接點152電連接至第二主動區120。另外，第三位元線接點153電連接至第三主動區130，且第四位元線接點154電連接至第四主動區140。
舉例而言，第一位元線接點151穿過層間絕緣薄膜90的一部分且安置於第一主動區110上。第一位元線接點151電連 接至形成於第一主動區110中的第二雜質區域112。形成於第一主動區110上的第一位元線接點151可連接至形成於基板100上的位元線160。因此，第二雜質區域112可藉由第一位元線接點151連接至位元線160。
第一位元線接點151可包含(但不限於)Al、Cu、W等。另外，位元線160可包含(但不限於)Al、Cu等。
對第一位元線接點151的描述可適用於第一位元線接點152至第四位元線接點154中的每一者。第二位元線接點152至第四位元線接點154可分別連接至不同位元線。
分別電連接至第一主動區110至第四主動區140的第一位元線接點151至第四位元線接點154可沿第二方向Y按一列配置。
在一個實施例中，第一位元線接點151至第四位元線接點154全部在第一方向X上位於第二閘電極310的同一側表面處。因此，第二閘電極310位於按一列配置的第一位元線接點151至第四位元線接點154與第一閘電極210之間。舉例而言，第二閘電極310安置於第一位元線接點151與第一閘電極210之間。
第一佈線線路230形成於第一閘電極210上。第一佈線線路230在第二方向Y上沿第一閘電極210延伸。
在一個實施例中，第一佈線線路230經配置以施加均勻的電壓至第一閘電極210。第一佈線線路230可為上文參考圖2所描述的高壓線路WP。替代地，第一佈線線路230可為連接第一閘電極210及高壓線路WP的連接線路。
第一佈線線路230可包含(但不限於)Al或Cu。
第一佈線線路230安置於第一閘電極210上方，以使得其在垂直方向上與第一閘電極210隔開特定距離。在一個實施例中，第一佈線線路230在垂直方向上的厚度小於第一閘電極210在垂直方向上的厚度。在圖式中，第一佈線線路230經定位為比位元線160距離基板100的頂表面更遠。然而，本發明不限於此。
第(1_1)帶狀接點251連接第一佈線線路230及第一閘電極210。第(1_2)帶狀接點252連接第一佈線線路230及第一閘電極210。亦即，第一閘電極210藉由多個第一帶狀接點251及252(亦被稱作多個第1帶狀接點)電連接至第一佈線線路230。 以此方式，定位於第一閘電極210的端部之間的多個帶狀接點可將第一閘電極210連接至第一佈線線路230。可在第一閘電極210及佈線線路230延伸的方向上配置帶狀接點。藉由多個帶狀接點連接至佈線線路230的第一閘電極210可被稱作綁帶式閘電極。
在一個實施例中，第(1_1)帶狀接點251形成於第一主動區110與第二主動區120之間。第(1_2)帶狀接點252形成於第三主動區130與第四主動區140之間。第(1_1)帶狀接點251在第一主動區110與第二主動區120之間形成於第一閘電極210上，且第(1_2)帶狀接點252在第三主動區130與第四主動區140之間形成於第一閘電極210上。
在一個實施例中，第(1_1)帶狀接點251及第(1_2)帶狀接點252不形成於第一主動區110至第四主動區140上而是在場絕緣層105上。
第(1_1)帶狀接點251可定位於分別由第一主動區110及第二主動區120界定的兩個反熔絲記憶體單元之間並且由所述兩個反熔絲記憶體單元共用，且第(1_2)帶狀接點252可定位於分別由第三主動區130及第四主動區140界定的兩個反熔絲記憶體單元之間且由所述兩個反熔絲記憶體單元共用。
儘管未展示，額外主動區及帶狀接點可包含於諸如圖3中展示的反熔絲記憶體單元陣列中，且因此額外電晶體及反熔絲記憶體單元可包含於其中。舉例而言，型樣可朝向圖3中的右邊繼續，在一個實施例中，直至第一閘電極210的另一端。因此，連接至第一閘電極210的帶狀接點可包含至少3個帶狀接點，其中第二帶狀接點處於第一帶狀接點與第三接點之間以使得第一帶狀接點處於第二接點的一側，且第三帶狀接點處於第二接點的另一側。在諸如圖3中展示的實施例中，兩個電晶體可定位在兩個直接相鄰的帶狀接點之間。
在一個實施例中，第二靜接點350形成於第二閘電極310上以連接至第二閘電極310。第二靜接點350將第二閘電極310連接至上文參考圖2所描述的字線WL。
將閘極電壓施加至第二閘電極310的字線WL藉由第二靜接點350電連接至第二閘電極310。一個第二靜接點350可連接至第二閘電極310。舉例而言，在一個實施例中，不同於第一閘電極210，第二閘電極310可藉由僅一個接點(例如，連接在第二閘電極310的端部處的一個第二靜接點350)連接至字線WL。在此實例中，第二閘電極310並非綁帶式閘電極，因為其並不使用帶 狀接點連接至佈線線路。
因此，在此實施例中，在第一主動區110與第四主動區140之間並未另外形成有用於將閘極電壓施加至第二閘電極310的接點。因此，在與第二閘電極310同一列中且與第二閘電極310連接的最外部電晶體之間沿第二閘電極310並未安置有接點或帶狀接點。
圖6及圖7為說明根據本發明的第一實施例的非揮發性記憶體裝置1的修改實例的視圖。
參考圖6，在根據本發明的第一實施例的非揮發性記憶體裝置1的第一修改實例1a中，第一主動區110至第四主動區140分別為第一鰭型作用型樣110-1至第四鰭型作用型樣140-1。
第一鰭型作用型樣110-1至第四鰭型作用型樣140-1自基板100凸起。場絕緣層105部分覆蓋第一鰭型作用型樣110-1至第四鰭型作用型樣140-1中的每一者的側壁。因此，第一鰭型作用型樣110-1至第四鰭型作用型樣140-1中的每一者的頂表面比場絕緣層105的頂表面朝上凸起更多。
第一鰭型作用型樣110-1至第四鰭型作用型樣140-1中的每一者可包含諸如矽或鍺的元素半導體材料。另外，第一鰭型作用型樣110-1至第四鰭型作用型樣140-1中的每一者可包含諸如IV-IV族化合物半導體或III-V族化合物半導體的化合物半導體。
確切而言，形成第一鰭型作用型樣110-1至第四鰭型作用型樣140-1中的每一者的IV-IV族化合物半導體可為含有碳(C)、矽(Si)、鍺(Ge)及錫(Sn)中的兩者或兩者以上的二元 化合物或三元化合物，或藉由用IV族元素摻雜二元化合物或三元化合物獲得的化合物。
形成第一鰭型作用型樣110-1至第四鰭型作用型樣140-1中的每一者的III-V族化合物半導體可為由與磷(P)、砷(As)及銻(Sb)(亦即，V族元素)中的一者鍵合的鋁(Al)、鎵(Ga)及銦(In)(亦即，III族元素)中的至少一者構成的二元化合物、三元化合物或四元化合物。
參考圖7，在根據本發明的第一實施例的非揮發性記憶體裝置1的第二修改實例1b中，連接至第一主動區110至第四主動區140的虛設插塞(151a、151b)可在第一閘電極210與第二閘電極310之間安置於第一主動區110至第四主動區140上。
舉例而言，第一虛設插塞151a形成於第一雜質區域114上以連接至第一主動區110。第二虛設插塞151b形成於第三雜質區域116上以連接至第一主動區110。
在圖式中，說明第一虛設插塞151a及第二虛設插塞151b兩者。然而，本發明不限於此，且可僅形成第一虛設插塞151a及第二虛設插塞151b中的一者。
由於第一雜質區域114不電連接至外部源將電壓或電流供應至的佈線線路或將電壓或電流供應至外部目的地的佈線線路，所以連接至佈線線路的接點不形成於第一虛設插塞151a及第二虛設插塞151b中的每一者上。
圖8為根據本發明的第二實施例的非揮發性記憶體裝置2的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚 焦於與圖3至圖5的實施例的差異。
參考圖8，根據本發明的第二實施例的非揮發性記憶體裝置2進一步包含第(1_3)帶狀接點253及第(1_4)帶狀接點254。
第(1_3)帶狀接點253連接第一佈線線路230及第一閘電極210。第(1_4)帶狀接點254亦連接第一佈線線路230及第一閘電極210。
第(1_3)帶狀接點253形成於第二主動區120與第三主動區130之間。第(1_3)帶狀接點253在第二主動區120與第三主動區130之間形成於第一閘電極210上。
第(1_4)帶狀接點254並未形成於第一主動區110與第四主動區140之間。舉例而言，第(1_4)帶狀接點254可形成於第四主動區140與最鄰近於第四主動區140的主動區(帶狀接點254的右邊且圖8中未展示)之間。第(1_4)帶狀接點254形成於自第四主動區140凸起的第一閘電極210上。
第一帶狀接點251至254不形成於第一主動區110至第四主動區140上而是在第一主動區110至第四主動區140之間的場絕緣層105上。
第(1_1)帶狀接點251對應於由第一主動區110界定的反熔絲記憶體單元，且第(1_2)帶狀接點253對應於由第二主動區120界定的反熔絲記憶體單元。因此，一個第一帶狀接點可形成於共用第一閘電極210的反熔絲記憶體單元中的每一者中。
在圖8中，在第二方向Y上自第一主動區110凸起的第 一閘電極210的端部處並未形成有帶狀接點。然而，本發明不限於此。
如圖8中所展示，連接至第一閘電極210的帶狀接點可包含至少3個帶狀接點，其中第二帶狀接點處於第一帶狀接點與第三接點之間以使得第一帶狀接點處於第二接點的一側，且第三帶狀接點處於第二接點的另一側。在諸如圖8中展示的實施例中，一個電晶體定位在兩個直接相鄰的帶狀接點之間。此外，儘管未展示，額外主動區及帶狀接點可包含於諸如圖8中展示的反熔絲記憶體單元陣列中，且因此額外電晶體及反熔絲記憶體單元可包含於其中。舉例而言，型樣可朝向圖8中的右邊繼續，在一個實施例中，直至第一閘電極210的另一端。
圖9a及圖9b為說明根據本發明的第三實施例的非揮發性記憶體裝置的視圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖3至圖5的實施例的差異。
圖9a為根據本發明的第三實施例的非揮發性記憶體裝置3的佈局圖。圖9b為沿圖9a的線C-C所截取的橫截面圖。在圖9a的佈局圖中，僅說明主動區、閘電極以及接點。
參考圖9a及圖9b，根據本發明的第三實施例的非揮發性記憶體裝置3進一步包含第二佈線線路330、第(2_1)帶狀接點351以及第(2_2)帶狀接點352。
第二佈線線路330形成於第二閘電極310上。第二佈線線路330在第二方向Y上沿第二閘電極310延伸。
在一個實施例中，第二佈線線路330經配置以施加均勻 的電壓至第二閘電極310。第二佈線線路330可為上文參考圖2所描述的字線WL。替代地，第二佈線線路330可為將第二閘電極310連接至字線WL的連接線路。
第二佈線線路330可包含(但不限於)Al或Cu。
第(2_1)帶狀接點351(亦描述為第一第2帶狀接點)連接第二佈線線路330及第二閘電極310。第(2_2)帶狀接點352(亦描述為第二第2帶狀接點)連接第二佈線線路330及第二閘電極310。舉例而言，第二閘電極310藉由多個第二帶狀接點351及352電連接至第二佈線線路330。
第(2_1)帶狀接點351形成於第一主動區110與第二主動區120之間。第(2_2)帶狀接點352形成於第三主動區130與第四主動區140之間。第(2_1)帶狀接點351在第一主動區110與第二主動區120之間形成於第二閘電極310上，且第(2_2)帶狀接點352在第三主動區130與第四主動區140之間形成於第二閘電極310上。
在一個實施例中，第(2_1)帶狀接點351及第(2_2)帶狀接點352不形成於第一主動區110至第四主動區140上而是在場絕緣層105上。
第(2_1)帶狀接點351可由分別藉由第一主動區110及第二主動區120界定的兩個反熔絲記憶體單元共用，且第(2_2)帶狀接點352可由分別藉由第三主動區130及第四主動區140界定的兩個反熔絲記憶體單元共用。
因此，分別藉由第一主動區110及第二主動區120界定 的兩個反熔絲記憶體單元共用第(1_1)帶狀接點251及第(2_1)帶狀接點351。另外，分別藉由第三主動區130及第四主動區140界定的兩個反熔絲記憶體單元共用第(1_2)帶狀接點252及第(2_2)帶狀接點352。
第(1_1)帶狀接點251及第(2_1)帶狀接點351安置於第一主動區110與第二主動區120之間且在第一方向X上配置。另外，第(1_2)帶狀接點252及第(2_2)帶狀接點352安置於第三主動區130與第四主動區140之間且在第一方向X上配置。
儘管未展示，額外主動區及帶狀接點可包含於諸如圖9a及圖9b中展示的反熔絲記憶體單元陣列中，且因此額外電晶體及反熔絲記憶體單元可包含於其中。舉例而言，型樣可朝向此等圖式中的右邊繼續，在一個實施例中，直至第一閘電極210及第二閘電極310的另一端。
圖10為根據本發明的第四實施例的非揮發性記憶體裝置4的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖9a及圖9b的實施例的差異。
參考圖10，在根據本發明的第四實施例的非揮發性記憶體裝置4中，第(2_1)帶狀接點351形成於第二主動區120與第三主動區130之間。第(2_1)帶狀接點351在第二主動區120與第三主動區130之間形成於第二閘電極310上。
另外，第(2_2)帶狀接點352並未形成於第一主動區110與第四主動區140之間。舉例而言，第(2_2)帶狀接點352 可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。第(2_2)帶狀接點352形成於自第四主動區140凸起的第二閘電極310上。
在根據本發明的第四實施例的非揮發性記憶體裝置4中，第一主動區110與第二主動區120之間以及第三主動區130與第四主動區140之間並未形成有連接至第二佈線線路330的帶狀接點。
在圖10中，在第二方向Y上自第一主動區110凸起的第二閘電極310的端部處未形成有帶狀接點。然而，本發明不限於此。
圖11為根據本發明的第五實施例的非揮發性記憶體裝置5的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖9a及圖9b的實施例的差異。
參考圖11，根據本發明的第五實施例的非揮發性記憶體裝置5進一步包含第(2_3)帶狀接點353及第(2_4)帶狀接點354。
第(2_3)帶狀接點353及第(2_4)帶狀接點354中的每一者連接第二佈線線路330及第二閘電極310。
第(2_3)帶狀接點353形成於第二主動區120與第三主動區130之間。第(2_4)帶狀接點354並未形成於第一主動區110及第四主動區140之間。舉例而言，第(2_4)帶狀接點354可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
在根據本發明的第五實施例的非揮發性記憶體裝置5中，第一帶狀接點251及253中的每一者由相鄰反熔絲記憶體單元共用，但第二帶狀接點351至354分別對應於多個反熔絲記憶體單元。
亦即，在兩個相鄰反熔絲記憶體單元中，第一閘電極210連接至一個第一帶狀接點(251、252)，且第二閘電極310連接至兩個第二帶狀接點(351、352、353、354)。
在圖11中，在第二方向Y上自第一主動區110凸起的第二閘電極310的端部處未形成有帶狀接點。然而，本發明不限於此。
圖12為根據本發明的第六實施例的非揮發性記憶體裝置6的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖9a及圖9b的實施例的差異。
參考圖12，在根據本發明的第六實施例的非揮發性記憶體裝置6中，第(2_1)帶狀接點351形成於第一主動區110與第二閘電極310彼此重疊的區域上。第(2_2)帶狀接點352形成於第三主動區130與第二閘電極310彼此重疊的區域上。
在根據本發明的第六實施例的非揮發性記憶體裝置6中，第(1_1)帶狀接點251及第(1_2)帶狀接點252不形成於第一主動區110至第四主動區140上而是在場絕緣層105上。然而，第(2_1)帶狀接點351及第(2_2)帶狀接點352分別形成於第一主動區110及第三主動區130上。
圖13為根據本發明的第七實施例的非揮發性記憶體裝 置7的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖12的實施例的差異。
參考圖13，根據本發明的第七實施例的非揮發性記憶體裝置7進一步包含第(2_3)帶狀接點353及第(2_4)帶狀接點354。
第(2_3)帶狀接點353及第(2_4)帶狀接點354中的每一者連接第二佈線線路330及第二閘電極310。
第(2_3)帶狀接點353形成於第二主動區120與第二閘電極310彼此重疊的區域上。第(2_2)帶狀接點354形成於第四主動區140與第二閘電極310彼此重疊的區域上。
圖14為根據本發明的第八實施例的非揮發性記憶體裝置8的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖9a及圖9b的實施例的差異。
參考圖14，根據本發明的第八實施例的非揮發性記憶體裝置8進一步包含第(1_3)帶狀接點253及第(1_4)帶狀接點254。
第(1_3)帶狀接點253連接第一佈線線路230及第一閘電極210。第(1_4)帶狀接點254亦連接第一佈線線路230及第一閘電極210。
第(1_3)帶狀接點253形成於第二主動區120與第三主動區130之間。第(1_4)帶狀接點254並未形成於第一主動區110與第四主動區140之間。舉例而言，第(1_4)帶狀接點254可形成於第四主動區140與最鄰近於第四主動區140的主動區之 間。
在根據本發明的第八實施例的非揮發性記憶體裝置8中，第二帶狀接點351及352中的每一者由相鄰反熔絲記憶體單元共用，但第一帶狀接點251至254分別對應於多個反熔絲記憶體單元。
亦即，在兩個相鄰反熔絲記憶體單元中，第二閘電極310連接至一個第二帶狀接點(351、352)，且第一閘電極210連接至兩個第一帶狀接點(251、252、253、254)。
在圖14中，在第二方向Y上自第一主動區110凸起的第一閘電極210的端部處未形成有帶狀接點。然而，本發明不限於此。
圖15為根據本發明的第九實施例的非揮發性記憶體裝置9的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖14的實施例的差異。
參考圖15，根據本發明的第九實施例的非揮發性記憶體裝置9進一步包含第(2_3)帶狀接點353及第(2_4)帶狀接點354。
第(2_3)帶狀接點353形成於第二主動區120與第三主動區130之間。第(2_4)帶狀接點354並未形成於第一主動區110及第四主動區140之間。舉例而言，第(2_4)帶狀接點354可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
在根據本發明的第九實施例的非揮發性記憶體裝置9 中，連接至第一閘電極210的一個第一帶狀接點(251、252、253、254)以及連接至第二閘電極310的一個第二帶狀接點(351、352、353、354)形成於每一反熔絲記憶體單元中。
圖16為根據本發明的第十實施例的非揮發性記憶體裝置10的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖14的實施例的差異。
參考圖16，在根據本發明的第十實施例的非揮發性記憶體裝置10中，第(2_1)帶狀接點351形成於第一主動區110與第二閘電極310彼此重疊的區域上。
第(2_2)帶狀接點352形成於第三主動區130與第二閘電極310彼此重疊的區域上。
圖17為根據本發明的第十一實施例的非揮發性記憶體裝置11的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖16的實施例的差異。
參考圖17，根據本發明的第十一實施例的非揮發性記憶體裝置11進一步包含第(2_3)帶狀接點353及第(2_4)帶狀接點354。
第(2_3)帶狀接點353形成於第二主動區120與第二閘電極310彼此重疊的區域上。第(2_4)帶狀接點354形成於第四主動區140與第二閘電極310彼此重疊的區域上。
圖18為根據本發明的第十二實施例的非揮發性記憶體裝置12的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖3至圖5的實施例的差異。
參考圖18，在根據本發明的第十二實施例的非揮發性記憶體裝置12中，第(1_1)帶狀接點251形成於第一主動區110與第一閘電極210彼此重疊的區域上。
第(1_2)帶狀接點252形成於第三主動區130與第一閘電極210彼此重疊的區域上。
第一帶狀接點251及第一帶狀接點252並未形成於第一閘電極210重疊第一主動區110至第四主動區140的區域中的所有區域上。
圖19為根據本發明的第十三實施例的非揮發性記憶體裝置13的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖18的實施例的差異。
參考圖19，根據本發明的第十三實施例的非揮發性記憶體裝置13進一步包含第(1_3)帶狀接點253及第(1_4)帶狀接點254。
第(1_3)帶狀接點253形成於第二主動區120與第一閘電極210彼此重疊的區域上。第(1_4)帶狀接點254形成於第四主動區140與第一閘電極210彼此重疊的區域上。
第一帶狀接點251、第一帶狀接點252、第一帶狀接點253以及第一帶狀接點254形成於第一閘電極210重疊第一主動區110至第四主動區140的區域中的所有區域上。
圖20為根據本發明的第十四實施例的非揮發性記憶體裝置14的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖9a及圖9b的實施例的差異。
參考圖20，在根據本發明的第十四實施例的非揮發性記憶體裝置14中，第(1_1)帶狀接點251形成於第一主動區110與第一閘電極210彼此重疊的區域上。
第(1_2)帶狀接點252形成於第三主動區130與第一閘電極210彼此重疊的區域上。
圖21為根據本發明的第十五實施例的非揮發性記憶體裝置15的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖20的實施例的差異。
參考圖21，根據本發明的第十五實施例的非揮發性記憶體裝置15進一步包含第(1_3)帶狀接點253及第(1_4)帶狀接點254。
第(1_3)帶狀接點253形成於第二主動區120與第一閘電極210彼此重疊的區域上。第(1_4)帶狀接點254形成於第四主動區140與第一閘電極210彼此重疊的區域上。
圖22為根據本發明的第十六實施例的非揮發性記憶體裝置16的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖11的實施例的差異。
參考圖22，在根據本發明的第十六實施例的非揮發性記憶體裝置16中，第(1_1)帶狀接點251形成於第一主動區110與第一閘電極210彼此重疊的區域上。
第(1_2)帶狀接點252形成於第三主動區130與第一閘電極210彼此重疊的區域上。
圖23為根據本發明的第十七實施例的非揮發性記憶體 裝置17的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖22的實施例的差異。
參考圖23，根據本發明的第十七實施例的非揮發性記憶體裝置17進一步包含第(1_3)帶狀接點253及第(1_4)帶狀接點254。
第(1_3)帶狀接點253形成於第二主動區120與第一閘電極210彼此重疊的區域上。第(1_4)帶狀接點254形成於第四主動區140與第一閘電極210彼此重疊的區域上。
現將參考圖24及圖25描述根據本發明的第十八實施例及第十九實施例的非揮發性記憶體裝置。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖20的實施例的差異。
圖24為根據本發明的第十八實施例的非揮發性記憶體裝置18的佈局圖。圖25為根據本發明的第十九實施例的非揮發性記憶體裝置19的佈局圖。
參考圖24，在根據本發明的第十八實施例的非揮發性記憶體裝置18中，第(2_1)帶狀接點351形成於第一主動區110與第二閘電極310彼此重疊的區域上。
第(2_2)帶狀接點352形成於第三主動區130與第二閘電極310彼此重疊的區域上。
第(1_1)帶狀接點251及第(2_1)帶狀接點351沿第一方向X形成於第一主動區110上，且第(1_2)帶狀接點252及第(2_2)帶狀接點352沿第一方向X形成於第三主動區130上。
參考圖25，在根據本發明的第十九實施例的非揮發性記 憶體裝置19中，第(2_1)帶狀接點351形成於第二主動區120與第二閘電極310彼此重疊的區域上。
第(2_2)帶狀接點352形成於第四主動區140與第二閘電極310彼此重疊的區域上。
亦即，在共用第一閘電極210及第二閘電極310的反熔絲記憶體單元陣列中，第一帶狀接點251或第一帶狀接點252及第二帶狀接點351或第二帶狀接點352並不安置於同一主動區上。
圖26為根據本發明的第二十實施例的非揮發性記憶體裝置20的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖24的實施例的差異。
參考圖26，根據本發明的第二十實施例的非揮發性記憶體裝置20進一步包含第(1_3)帶狀接點253、第(1_4)帶狀接點254、第(2_3)帶狀接點353、第(2_4)帶狀接點354。
第(1_3)帶狀接點253及第(1_4)帶狀接點254中的每一者連接第一佈線線路230及第一閘電極210。第(1_3)帶狀接點253形成於第二主動區120與第一閘電極210彼此重疊的區域上。第(1_4)帶狀接點254形成於第四主動區140與第一閘電極210彼此重疊的區域上。
第(2_3)帶狀接點353及第(2_4)帶狀接點354中的每一者連接第二佈線線路330及第二閘電極310。第(2_3)帶狀接點353形成於第二主動區120與第二閘電極310彼此重疊的區域上。第(2_4)帶狀接點354形成於第四主動區140與第二閘電極310彼此重疊的區域上。
圖27為根據本發明的第二十一實施例的非揮發性記憶體裝置21的佈局圖。沿圖27的C-C截取的橫截面圖實質上與圖9b相同。
參考圖27，根據本發明的第二十一實施例的非揮發性記憶體裝置21包含第一主動區110、第二主動區120、第三主動區130、第四主動區140、第一閘電極210、第二閘電極310、第二佈線線路330、第(2_1)帶狀接點351以及第(2_2)帶狀接點352。
第一主動區110至第四主動區140可沿第一方向X延伸。另外，第一主動區110至第四主動區140可沿第二方向Y配置。第一主動區110至第四主動區140可沿第二方向Y依序配置。
第一閘電極210及第二閘電極310形成於第一主動區110至第四主動區140上。第一閘電極210及第二閘電極310可沿第二方向Y延伸且與第一主動區110至第四主動區140相交。
第二閘電極310與第一閘電極210並排形成。第一閘電極210及第二閘電極310彼此最為鄰近。
第二佈線線路330形成於第二閘電極310上。第二佈線線路330在第二方向Y上沿第二閘電極310延伸。
第(2_1)帶狀接點351及第(2_2)帶狀接點352中的每一者連接第二佈線線路330及第二閘電極310。第二閘電極310藉由多個第二帶狀接點351及第二帶狀接點352電連接至第二佈線線路330。
第(2_1)帶狀接點351形成於第一主動區110與第二主動區120之間。第(2_2)帶狀接點352形成於第三主動區130 與第四主動區140之間。
第(2_1)帶狀接點351可由分別藉由第一主動區110及第二主動區120界定的兩個反熔絲記憶體單元共用，且第(2_2)帶狀接點352可由分別藉由第三主動區130及第四主動區140界定的兩個反熔絲記憶體單元共用。
第一靜接點250形成於第一閘電極210上以連接至第一閘電極210。第一靜接點250將第一閘電極210連接至上文參考圖2所描述的高壓線路WP。
將閘極電壓施加至第一閘電極210的高壓線路WP藉由第一靜接點250電連接至第一閘電極210。一個第一靜接點250可連接至第一閘電極210。亦即，不同於第二閘電極310，第一閘電極210可藉由一個接點(亦即，連接至第一閘電極210的端部的一個第一靜接點250)連接至高壓線路WP。
亦即，第一主動區110與第四主動區140之間並未另外形成有用於將閘極電壓施加至第一閘電極210的接點。
圖28為根據本發明的第二十二實施例的非揮發性記憶體裝置22的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖27的實施例的差異。
參考圖28，根據本發明的第二十二實施例的非揮發性記憶體裝置22進一步包含第(2_3)帶狀接點353及第(2_4)帶狀接點354。
第(2_3)帶狀接點353及第(2_4)帶狀接點354中的每一者連接第二佈線線路330及第二閘電極310。
第(2_3)帶狀接點353形成於第二主動區120與第三主動區130之間。第(2_3)帶狀接點353在第二主動區120與第三主動區130之間形成於第二閘電極310上。
第(2_4)帶狀接點354並未形成於第一主動區110及第四主動區140之間。舉例而言，第(2_4)帶狀接點354可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
在根據本發明的第二十二實施例的非揮發性記憶體裝置22中，一個第二帶狀接點(351、352、353、354)可形成於共用第二閘電極310的反熔絲記憶體單元中的每一者中。
在圖28中，在第二方向Y上自第一主動區110凸起的第二閘電極310的端部處未形成有帶狀接點。然而，本發明不限於此。
圖29為根據本發明的第二十三實施例的非揮發性記憶體裝置23的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖27的實施例的差異。
參考圖29，在根據本發明的第二十三實施例的非揮發性記憶體裝置23中，第(2_1)帶狀接點351形成於第一主動區110與第二閘電極310彼此重疊的區域上。
第(2_2)帶狀接點352形成於第三主動區130與第二閘電極310彼此重疊的區域上。
圖30為根據本發明的第二十四實施例的非揮發性記憶體裝置24的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖29的實施例的差異。
參考圖30，根據本發明的第二十四實施例的非揮發性記憶體裝置24進一步包含第(2_3)帶狀接點353及第(2_4)帶狀接點354。
第(2_3)帶狀接點353形成於第二主動區120與第二閘電極310彼此重疊的區域上。第(2_4)帶狀接點354形成於第四主動區140與第二閘電極310彼此重疊的區域上。
在相鄰反熔絲記憶體單元共用帶狀接點的本發明的實施例(例如，第一實施例)中，第(1_1)帶狀接點251由如上文所描述的兩個相鄰反熔絲記憶體單元共用。然而，若額外主動區形成於第二主動區120與第三主動區130之間，則第(1_1)帶狀接點251可由三個或三個以上反熔絲記憶體單元共用。
圖31a及圖31b為說明根據本發明的第二十五實施例的非揮發性記憶體裝置的視圖。確切而言，圖31a為根據本發明的第二十五實施例的非揮發性記憶體裝置25的佈局圖。圖31b為沿圖31a的線D-D所截取的橫截面圖。
在圖31a的佈局圖中，僅說明主動區、閘電極以及接點。沿圖31a的線A-A截取的橫截面圖實質上與圖4相同。
參考圖4、圖31a及圖31b，根據本發明的第二十五實施例的非揮發性記憶體裝置25包含第一主動區110、第二主動區120、第三主動區130、第四主動區140、第一閘電極210、第二閘電極310、第三閘電極410、第四閘電極510、第一佈線線路230、第四佈線線路530、第(1_1)帶狀接點251、第(1_2)帶狀接點252、第(4_1)帶狀接點551以及第(4_2)帶狀接點552。
第一主動區110至第四主動區140可沿第一方向X延伸。另外，第一主動區110至第四主動區140可沿第二方向Y配置。第一主動區110至第四主動區140可沿第二方向Y依序配置。
第一位元線接點151電連接至第一主動區110，且第二位元線接點152電連接至第二主動區120。另外，第三位元線接點153電連接至第三主動區130，且第四位元線接點154電連接至第四主動區140。
第一位元線接點151至第四位元線接點154可沿第二方向Y按一列配置。
第一閘電極210至第四閘電極510中的每一者形成於第一主動區110至第四主動區140上。第一閘電極210至第四閘電極510沿第二方向Y延伸。第一閘電極210至第四閘電極510中的每一者可與第一主動區110至第四主動區140相交。
第一閘電極210及第二閘電極310位於沿第一方向X按一列配置的第一位元線接點151至第四位元線接點154的一側上。另外，第三閘電極410及第四閘電極510位於沿第一方向X按一列配置的第一位元線接點151至第四位元線接點154的另一側上。
第一閘電極210及第二閘電極310被形成為彼此最鄰近，且第三閘電極410及第四閘電極510被形成為彼此最鄰近。
第一位元線接點151至第四位元線接點154在第二閘電極310與第三閘電極410之間按一列配置。另外，按一列配置的第一位元線接點151至第四位元線接點154、第二閘電極310以及 第三閘電極410安置於第一閘電極210與第四閘電極510之間。
第三閘電極410及第四閘電極510實質上與第一閘電極210相同，且因此將省略其描述。
第一佈線線路230形成於第一閘電極210上，且第四佈線線路530形成於第四閘電極510上。第一佈線線路230可在第二方向Y上沿第一閘電極210延伸，且第四佈線線路530可在第二方向Y上沿第四閘電極510延伸。
第一佈線線路230可施加均勻的電壓至第一閘電極210，且第四佈線線路510可施加均勻的電壓至第四閘電極510。
第一佈線線路230及第四佈線線路530中的每一者可為上文參考圖2所描述的高壓線路WP。替代地，第一佈線線路230及第四佈線線路530可為分別將第一閘電極210及第四閘電極510連接至高壓線路WP的連接線路。
第一佈線線路230及第四佈線線路530中的每一者可包含(但不限於)Al或Cu。
第(1_1)帶狀接點251及第(1_2)帶狀接點252中的每一者連接第一佈線線路230及第一閘電極210。第(4_1)帶狀接點551及第(4_2)帶狀接點552中的每一者連接第四佈線線路530及第四閘電極510。
第一閘電極210藉由多個第一帶狀接點251及第一帶狀接點252電連接至第一佈線線路230，且第四閘電極510藉由多個第四帶狀接點551及第四帶狀接點552電連接至第四佈線線路530。
第(1_1)帶狀接點251形成於第一主動區110與第二主動區120之間。第(1_2)帶狀接點252形成於第三主動區130與第四主動區140之間。
第(4_1)帶狀接點551形成於第一主動區110與第二主動區120之間。第(4_2)帶狀接點552形成於第三主動區130與第四主動區140之間。
第(1_1)帶狀接點251及第(4_1)帶狀接點551可由分別藉由第一主動區110及第二主動區120界定的兩個反熔絲記憶體單元共用，且第(1_2)帶狀接點252及第(4_2)帶狀接點552可由分別藉由第三主動區130及第四主動區140界定的兩個反熔絲記憶體單元共用。
第二靜接點350形成於第二閘電極310上以連接至第二閘電極310。第三靜接點450形成於第三閘電極410上以連接至第三閘電極410。第二靜接點350及第三靜接點450分別將第二閘電極310及第三閘電極410連接至上文參考圖2所描述的字線WL。
一個第二靜接點350可連接至第二閘電極310。另外，一個第三靜接點450可連接至第三閘電極410。亦即，不同於第一閘電極210，第二閘電極310可自一個接點(亦即，連接至第二閘電極310的端部的一個第二靜接點350)接收閘極電壓。另外，不同於第四閘電極510，第三閘電極410可自一個接點(亦即，連接至第三閘電極410的端部的一個第三靜接點450)接收閘極電壓。
圖32a及圖32b為說明根據本發明的第二十六實施例的非揮發性記憶體裝置的視圖。為簡單起見，將在下文中描述當前 實施例，其主要聚焦於與圖31a及圖31b的實施例的差異。
確切而言，圖32a為根據本發明的第二十六實施例的非揮發性記憶體裝置26的佈局圖。圖32b為沿圖32a的線E-E所截取的橫截面圖。沿圖32a的線C-C截取的橫截面圖實質上與圖9b相同。
參考圖9b、圖32a及圖32b，根據本發明的第二十六實施例的非揮發性記憶體裝置26進一步包含第二佈線線路330、第三佈線線路430、第(2_1)帶狀接點351、第(2_2)帶狀接點352、第(3_1)帶狀接點451以及第(3_2)帶狀接點452。
第二佈線線路330形成於第二閘電極310上，且第三佈線線路430形成於第三閘電極410上。第二佈線線路330可在第二方向Y上沿第二閘電極310延伸，且第三佈線線路430可在第二方向Y上沿第三閘電極410延伸。
第二佈線線路330可施加均勻的電壓至第二閘電極310，且第三佈線線路430可施加均勻的電壓至第三閘電極410。
第二佈線線路330及第三佈線線路430中的每一者可為上文參考圖2所描述的字線WL。替代地，第二佈線線路330可為將第二閘電極310連接至字線WL的連接線路，且第三佈線線路430可為將第三閘電極410連接至字線WL的連接線路。
第(2_1)帶狀接點351及第(2_2)帶狀接點352中的每一者連接第二佈線線路330及第二閘電極310。第(3_1)帶狀接點451及第(3_2)帶狀接點452中的每一者連接第三佈線線路430及第三閘電極410。
第二閘電極310藉由多個第二帶狀接點351及第二帶狀接點352電連接至第二佈線線路330，且第三閘電極410藉由多個第三帶狀接點451及第三帶狀接點452電連接至第三佈線線路430。
第(2_1)帶狀接點351及第(3_1)帶狀接點451中的每一者形成於第一主動區110與第二主動區120之間。第(2_2)帶狀接點352及第(3_2)帶狀接點452中的每一者形成於第三主動區130與第四主動區140之間。
在圖32a中，第(1_1)帶狀接點251至第(4_1)帶狀接點551沿第一方向按一列配置，且第(1_2)帶狀接點252至第(4_2)帶狀接點552沿第一方向X按一列配置。另外，第二主動區120與第三主動區130之間未形成有帶狀接點。
現將參考圖33至圖35描述根據本發明的第二十七實施例至第二十九實施例的非揮發性記憶體裝置。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖32a及圖32b的實施例的差異。
圖33為根據本發明的第二十七實施例的非揮發性記憶體裝置27的佈局圖。圖34為根據本發明的第二十八實施例的非揮發性記憶體裝置28的佈局圖。圖35為根據本發明的第二十九實施例的非揮發性記憶體裝置29的佈局圖。
參考圖33，在根據本發明的第二十七實施例的非揮發性記憶體裝置27中，第(2_1)帶狀接點351及第(3_1)帶狀接點451中的每一者形成於第二主動區120與第三主動區130之間。
另外，第(2_2)帶狀接點352及第(3_2)帶狀接點452中的每一者並未形成於第一主動區110與第四主動區140之間。 舉例而言，第(2_2)帶狀接點352及第(3_2)帶狀接點452中的每一者可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
在根據本發明的第二十七實施例的非揮發性記憶體裝置27中，第一主動區110與第二主動區120之間或第三主動區130與第四主動區140之間並未形成有連接至第二佈線線路330及第三佈線線路430中的每一者的帶狀接點。
在圖33中，在第二方向Y上自第一主動區110凸起的第二閘電極310的端部處及在第二方向Y上自第一主動區110凸起的第三閘電極410的端部處未形成有帶狀接點。然而，本發明不限於此。
參考圖34，根據本發明的第二十八實施例的非揮發性記憶體裝置28進一步包含第(2_3)帶狀接點353、第(2_4)帶狀接點354、第(3_3)帶狀接點453以及第(3_4)帶狀接點454。
第(2_3)帶狀接點353及第(2_4)帶狀接點354中的每一者連接第二佈線線路330及第二閘電極310，且第(3_3)帶狀接點453及第(3_4)帶狀接點454連接第三佈線線路430及第三閘電極410。
第(2_3)帶狀接點353及第(3_3)帶狀接點453中的每一者形成於第二主動區120與第三主動區130之間。第(2_4)帶狀接點354及第(3_4)帶狀接點454中的每一者並未形成於第 一主動區110與第四主動區140之間。舉例而言，第(2_4)帶狀接點354及第(3_4)帶狀接點454中的每一者可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
在圖34中，在第二方向Y上自第一主動區110凸起的第二閘電極310的端部處及在第二方向Y上自第一主動區110凸起的第三閘電極410的端部處未形成有帶狀接點。然而，本發明不限於此。
參考圖35，在根據本發明的第二十九實施例的非揮發性記憶體裝置29中，第(2_1)帶狀接點351形成於第一主動區110與第二閘電極310彼此重疊的區域上。第(2_2)帶狀接點352形成於第三主動區130與第二閘電極310彼此重疊的區域上。
另外，第(3_1)帶狀接點451形成於第一主動區110與第三閘電極410彼此重疊的區域上。第(3_2)帶狀接點452形成於第三主動區130與第三閘電極410彼此重疊的區域上。
現將參考圖36及圖37描述根據本發明的第三十實施例及第三十一實施例的非揮發性記憶體裝置。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖35的實施例的差異。
圖36為根據本發明的第三十實施例的非揮發性記憶體裝置30的佈局圖。圖37為根據本發明的第三十一實施例的非揮發性記憶體裝置31的佈局圖。
參考圖36，在根據本發明的第三十實施例的非揮發性記憶體裝置30中，第(3_1)帶狀接點451形成於第二主動區120與第三閘電極410彼此重疊的區域上。第(3_2)帶狀接點452形 成於第四主動區140與第三閘電極410彼此重疊的區域上。
第(1_1)帶狀接點251及第(4_1)帶狀接點551形成為相對於按一列配置的第一位元線接點151至第四位元線接點154彼此對稱。然而，第(2_1)帶狀接點351及第(3_1)帶狀接點451並未形成為相對於按一列配置的第一位元線接點151至第四位元線接點154彼此對稱。
參考圖37，根據本發明的第三十一實施例的非揮發性記憶體裝置31進一步包含第(2_3)帶狀接點353、第(2_4)帶狀接點354、第(3_3)帶狀接點453以及第(3_4)帶狀接點454。
第(2_3)帶狀接點353形成於第二主動區120與第二閘電極310彼此重疊的區域上。第(3_3)帶狀接點453形成於第二主動區120與第三閘電極410彼此重疊的區域上。
第(2_4)帶狀接點354形成於第四主動區140與第二閘電極310彼此重疊的區域上。第(3_4)帶狀接點454形成於第四主動區140與第三閘電極410彼此重疊的區域上。
第二帶狀接點351至第二帶狀接點354分別形成於第二閘電極310重疊主動區110至主動區140的區域上，且第三帶狀接點451至第三帶狀接點454分別形成於第三閘電極410重疊主動區110至主動區140的區域上。
圖38為根據本發明的第三十二實施例的非揮發性記憶體裝置32的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖31a及圖31b的實施例的差異。
參考圖38，在根據本發明的第三十二實施例的非揮發性 記憶體裝置32中，第(4_1)帶狀接點551形成於第二主動區120與第三主動區130之間。
第(4_2)帶狀接點552並未形成於第一主動區110與第四主動區140之間。舉例而言，第(4_2)帶狀接點552可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
亦即，第(1_1)帶狀接點251及第(4_1)帶狀接點551並未形成為相對於按一列配置的第一位元線接點151至第四位元線接點154彼此對稱。
在圖38中，在第二方向Y上自第一主動區110凸起的第四閘電極510的端部處未形成有帶狀接點。然而，本發明不限於此。
圖39為根據本發明的第三十三實施例的非揮發性記憶體裝置33的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖32a及圖32b的實施例的差異。
參考圖39，在根據本發明的第三十三實施例的非揮發性記憶體裝置33中，第(2_1)帶狀接點351及第(4_1)帶狀接點551中的每一者形成於第二主動區120與第三主動區130之間。
第(2_2)帶狀接點352及第(4_2)帶狀接點552並未形成於第一主動區110與第四主動區140之間。舉例而言，第(2_2)帶狀接點352及第(4_2)帶狀接點552中的每一者可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
在圖39中，在第二方向Y上自第一主動區110凸起的第二閘電極310的端部處及在第二方向Y上自第一主動區110凸 起的第四閘電極510的端部處未形成有帶狀接點。然而，本發明不限於此。
現將參考圖40至圖42描述根據本發明的第三十四實施例及第三十六實施例的非揮發性記憶體裝置。為簡單起見，將描述第三十四實施例，其主要聚焦於與圖34的實施例的差異。將描述第三十五實施例，其主要聚焦於與圖35的實施例的差異。將描述第三十六實施例，其主要聚焦於與圖37的實施例的差異。
圖40至圖42為根據本發明的第三十四實施例至第三十六實施例的非揮發性記憶體裝置34至非揮發性記憶體裝置36的佈局圖。
參考圖40至圖42，在根據本發明的第三十四實施例至第三十六實施例的非揮發性記憶體裝置34至非揮發性記憶體裝置36中，第(4_1)帶狀接點551形成於第二主動區120與第三主動區130之間。
第(4_2)帶狀接點552並未形成於第一主動區110與第四主動區140之間。舉例而言，第(4_2)帶狀接點552可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
在圖40至圖42中，在第二方向Y上自第一主動區110凸起的第四閘電極510的端部處未形成有帶狀接點。然而，本發明不限於此。
此外，在圖41中，第(3_1)帶狀接點451亦可形成於第二主動區120與第三閘電極410彼此重疊的區域上，且第(3_2)帶狀接點452亦可形成於第四主動區140與第三閘電極410彼此 重疊的區域上。亦即，第二帶狀接點351及第二帶狀接點352與第三帶狀接點451及第三帶狀接點452之間的位置關係可改變。
圖43為根據本發明的第三十七實施例的非揮發性記憶體裝置37的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖31a及圖31b的實施例的差異。
參考圖43，根據本發明的第三十七實施例的非揮發性記憶體裝置37進一步包含第(1_3)帶狀接點253、第(1_4)帶狀接點254、第(4_3)帶狀接點553以及第(4_4)帶狀接點554。
第(1_3)帶狀接點253及第(4_3)帶狀接點553中的每一者形成於第二主動區120與第三主動區130之間。第(1_4)帶狀接點254及第(4_4)帶狀接點554中的每一者並未形成於第一主動區110與第四主動區140之間。舉例而言，第(1_4)帶狀接點254及第(4_4)帶狀接點554中的每一者可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
在圖43中，在第二方向Y上自第一主動區110凸起的第一閘電極210的端部處及在第二方向Y上自第一主動區110凸起的第四閘電極510的端部處未形成有帶狀接點。然而，本發明不限於此。
圖44為根據本發明的第三十八實施例的非揮發性記憶體裝置38的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖32a及圖32b的實施例的差異。
參考圖44，根據本發明的第三十八實施例的非揮發性記憶體裝置38進一步包含第(1_3)帶狀接點253、第(1_4)帶狀 接點254、第(4_3)帶狀接點553以及第(4_4)帶狀接點554。
第(1_3)帶狀接點253及第(4_3)帶狀接點553中的每一者形成於第二主動區120與第三主動區130之間。
第(1_4)帶狀接點254及第(4_4)帶狀接點554中的每一者並未形成於第一主動區110與第四主動區140之間。舉例而言，第(1_4)帶狀接點254及第(4_4)帶狀接點554中的每一者可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
現將參考圖45至圖47描述根據本發明的第三十九實施例及第四十一實施例的非揮發性記憶體裝置。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖44的實施例的差異。
圖45至圖47為根據本發明的第三十九實施例至第四十一實施例的非揮發性記憶體裝置39至非揮發性記憶體裝置41的佈局圖。
參考圖45，在根據本發明的第三十九實施例的非揮發性記憶體裝置39中，第(3_1)帶狀接點451形成於第二主動區120與第三主動區130之間。
第(3_2)帶狀接點452並未形成於第一主動區110與第四主動區140之間。舉例而言，第(3_2)帶狀接點452可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
在圖45中，在第二方向Y上自第一主動區110凸起的第三閘電極410的端部處未形成有帶狀接點。然而，本發明不限於此。
參考圖46，根據本發明的第四十實施例的非揮發性記憶體裝置40進一步包含第(2_3)帶狀接點353、第(2_4)帶狀接點354、第(3_3)帶狀接點453以及第(3_4)帶狀接點454。
第(2_3)帶狀接點353及第(3_3)帶狀接點453中的每一者形成於第二主動區120與第三主動區130之間。
第(2_4)帶狀接點354及第(3_4)帶狀接點454中的每一者並未形成於第一主動區110與第四主動區140之間。舉例而言，第(2_4)帶狀接點354及第(3_4)帶狀接點454中的每一者可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
參考圖47，在根據本發明的第四十一實施例的非揮發性記憶體裝置41中，第(2_1)帶狀接點351形成於第一主動區110與第二閘電極310彼此重疊的區域上。第(2_2)帶狀接點352形成於第三主動區130與第二閘電極310彼此重疊的區域上。
另外，第(3_1)帶狀接點451形成於第一主動區110與第三閘電極410彼此重疊的區域上。第(3_2)帶狀接點452形成於第三主動區130與第三閘電極410彼此重疊的區域上。
此外，在圖47中，第(3_1)帶狀接點451亦可形成於第二主動區120與第三閘電極410彼此重疊的區域上，且第(3_2)帶狀接點452亦可形成於第四主動區140與第三閘電極410彼此重疊的區域上。亦即，第二帶狀接點351及第二帶狀接點352與第三帶狀接點451及第三帶狀接點452之間的位置關係可改變。
圖48為根據本發明的第四十二實施例的非揮發性記憶 體裝置42的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖47的實施例的差異。
參考圖48，根據本發明的第四十二實施例的非揮發性記憶體裝置42進一步包含第(2_3)帶狀接點353、第(2_4)帶狀接點354、第(3_3)帶狀接點453以及第(3_4)帶狀接點454。
第(2_3)帶狀接點353形成於第二主動區120與第二閘電極310彼此重疊的區域上。第(3_3)帶狀接點453形成於第二主動區120與第三閘電極410彼此重疊的區域上。
第(2_4)帶狀接點354形成於第四主動區140與第二閘電極310彼此重疊的區域上。第(3_4)帶狀接點454形成於第四主動區140與第三閘電極410彼此重疊的區域上。
圖49為根據本發明的第四十三實施例的非揮發性記憶體裝置43的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖31a及圖31b的實施例的差異。
參考圖49，在根據本發明的第四十三實施例的非揮發性記憶體裝置43中，第(1_1)帶狀接點251形成於第一閘電極210與第一主動區110彼此重疊的區域上。第(1_2)帶狀接點252形成於第一閘電極210與第三主動區130彼此重疊的區域上。
另外，第(4_1)帶狀接點551形成於第四閘電極510與第一主動區110彼此重疊的區域上。第(4_2)帶狀接點552形成於第四閘電極510與第三主動區130彼此重疊的區域上。
此外，在圖49中，第(4_1)帶狀接點551亦可形成於第二主動區120與第四閘電極510彼此重疊的區域上，且第(4_2) 帶狀接點552亦可形成於第四主動區140與第四閘電極510彼此重疊的區域上。亦即，第一帶狀接點251及第一帶狀接點252與第四帶狀接點551及第四帶狀接點552之間的位置關係可改變。
圖50為根據本發明的第四十四實施例的非揮發性記憶體裝置44的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖49的實施例的差異。
參考圖50，根據本發明的第四十四實施例的非揮發性記憶體裝置44進一步包含第(1_3)帶狀接點253、第(1_4)帶狀接點254、第(4_3)帶狀接點553以及第(4_4)帶狀接點554。
第(1_3)帶狀接點253形成於第一閘電極210與第二主動區120彼此重疊的區域上。第(1_4)帶狀接點254形成於第一閘電極210與第四主動區140彼此重疊的區域上。
第(4_3)帶狀接點553形成於第四閘電極510與第二主動區120彼此重疊的區域上。第(4_4)帶狀接點554形成於第四閘電極510與第四主動區140彼此重疊的區域上。
圖51為根據本發明的第四十五實施例的非揮發性記憶體裝置45的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖32a及圖32b的實施例的差異。
參考圖51，在根據本發明的第四十五實施例的非揮發性記憶體裝置45中，第(1_1)帶狀接點251形成於第一閘電極210與第一主動區110彼此重疊的區域上。第(1_2)帶狀接點252形成於第一閘電極210與第三主動區130彼此重疊的區域上。
另外，第(4_1)帶狀接點551形成於第四閘電極510 與第一主動區110彼此重疊的區域上。第(4_2)帶狀接點552形成於第四閘電極510與第三主動區130彼此重疊的區域上。
圖52為根據本發明的第四十六實施例的非揮發性記憶體裝置46的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖51的實施例的差異。
參考圖52，根據本發明的第四十六實施例的非揮發性記憶體裝置46進一步包含第(1_3)帶狀接點253、第(1_4)帶狀接點254、第(4_3)帶狀接點553以及第(4_4)帶狀接點554。
第(1_3)帶狀接點253形成於第二主動區120與第一閘電極210彼此重疊的區域上。第(4_3)帶狀接點553形成於第二主動區120與第四閘電極510彼此重疊的區域上。
第(1_4)帶狀接點254形成於第四主動區140與第一閘電極210彼此重疊的區域上。第(4_4)帶狀接點554形成於第四主動區140與第四閘電極510彼此重疊的區域上。
現將參考圖53至圖56描述根據本發明的第四十七實施例至第五十實施例的非揮發性記憶體裝置。為簡單起見，將描述第四十七實施例及第四十九實施例，其主要聚焦於與圖51的實施例的差異。將描述第四十八實施例及第五十實施例，其主要聚焦於與圖52的實施例的差異。
圖53至圖56為根據本發明的第四十七實施例至第五十實施例的非揮發性記憶體裝置47至非揮發性記憶體裝置50的佈局圖。
參考圖53及圖54，在根據本發明的第四十七實施例及 第四十八實施例的非揮發性記憶體裝置47及非揮發性記憶體裝置48中，第(3_1)帶狀接點451形成於第二主動區120與第三主動區130之間。
第(3_2)帶狀接點452並未形成於第一主動區110與第四主動區140之間。舉例而言，第(3_2)帶狀接點452可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
在圖53及圖54中，在第二方向Y上自第一主動區110凸起的第三閘電極410的端部並未形成帶狀接點。然而，本發明不限於此。
參考圖55及圖56，根據本發明的第四十九實施例及第五十實施例的非揮發性記憶體裝置49及非揮發性記憶體裝置50中的每一者進一步包含第(2_3)帶狀接點353、第(2_4)帶狀接點354、第(3_3)帶狀接點453以及第(3_4)帶狀接點454。
第(2_3)帶狀接點353及第(3_3)帶狀接點453中的每一者形成於第二主動區120與第三主動區130之間。第(2_4)帶狀接點354及第(3_4)帶狀接點454中的每一者並未形成於第一主動區110與第四主動區140之間。舉例而言，第(2_4)帶狀接點354及第(3_4)帶狀接點454中的每一者可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
在圖53及圖55中，第(4_1)帶狀接點551亦可形成於第二主動區120與第四閘電極510彼此重疊的區域上，且第(4_2)帶狀接點552亦可形成於第四主動區140與第四閘電極510彼此重疊的區域上。亦即，第一帶狀接點251及第一帶狀接點252 與第四帶狀接點551及第四帶狀接點552之間的位置關係可改變。
圖57為根據本發明的第五十一實施例的非揮發性記憶體裝置51的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖32a及圖32b的實施例的差異。
參考圖57，第(1_1)帶狀接點251至第(4_1)帶狀接點551分別形成於第一閘電極210至第四閘電極510重疊第一主動區110的區域上。
第(1_2)帶狀接點252至第(4_2)帶狀接點552分別形成於第一閘電極210至第四閘電極510重疊第三主動區130的區域上。
第(1_1)帶狀接點251至第(4_1)帶狀接點551及第一位元線接點151可沿第一方向X形成於第一主動區110上。第(1_2)帶狀接點252至第(4_2)帶狀接點552及第三位元線接點153可沿第一方向X形成於第三主動區130上。
圖58至圖60為根據本發明的第五十二實施例至第五十四實施例的非揮發性記憶體裝置52至非揮發性記憶體裝置54的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖57的實施例的差異。
參考圖58，在根據本發明的第五十二實施例的非揮發性記憶體裝置52中，第(2_1)帶狀接點351形成於第二主動區120與第二閘電極310彼此重疊的區域上。第(2_2)帶狀接點352形成於第四主動區140與第二閘電極310彼此重疊的區域上。
另外，第(4_1)帶狀接點551形成於第二主動區120 與第四閘電極510彼此重疊的區域上。第(4_2)帶狀接點552形成於第四主動區140與第四閘電極510彼此重疊的區域上。
參考圖59，根據本發明的第五十三實施例的非揮發性記憶體裝置53進一步包含第(1_3)帶狀接點253、第(1_4)帶狀接點254、第(4_3)帶狀接點553以及第(4_4)帶狀接點554。
第(1_3)帶狀接點253形成於第二主動區120與第一閘電極210彼此重疊的區域上。第(4_3)帶狀接點553形成於第二主動區120與第四閘電極510彼此重疊的區域上。
第(1_4)帶狀接點254形成於第四主動區140與第一閘電極210彼此重疊的區域上。第(4_4)帶狀接點554形成於第四主動區140與第四閘電極510彼此重疊的區域上。
在圖59中，第(3_1)帶狀接點451亦可形成於第二主動區120與第三閘電極410彼此重疊的區域上，且第(3_2)帶狀接點452亦可形成於第四主動區140與第三閘電極410彼此重疊的區域上。亦即，第二帶狀接點351及第二帶狀接點352與第三帶狀接點451及第三帶狀接點452之間的位置關係可改變。
在根據本發明的第五十三實施例的非揮發性記憶體裝置53的修改實例中，並非所有第一帶狀接點251至第一帶狀接點254皆形成於第一閘電極210重疊主動區110至主動區140的區域上，且並非所有第四帶狀接點551至第四帶狀接點554皆形成於第四閘電極510重疊主動區110至主動區140的區域上。實情為，所有第二帶狀接點皆可形成於第二閘電極310重疊主動區110至主動區140的區域上，且所有第三帶狀接點皆可形成於第三閘電 極410重疊主動區110至主動區140的區域上。
參考圖60，根據本發明的第五十四實施例的非揮發性記憶體裝置54進一步包含第(1_3)帶狀接點253、第(1_4)帶狀接點254、第(2_3)帶狀接點353、第(2_4)帶狀接點354、第(3_3)帶狀接點453、第(3_4)帶狀接點454、第(4_3)帶狀接點553以及第(4_4)帶狀接點554。
第(1_3)帶狀接點253至第(4_3)帶狀接點553分別形成於第一閘電極210至第四閘電極510重疊第二主動區120的區域上。
第(1_4)帶狀接點254至第(4_4)帶狀接點554分別形成於第一閘電極210至第四閘電極510重疊第四主動區140的區域上。
圖61為根據本發明的第五十五實施例的非揮發性記憶體裝置55的佈局圖。沿圖61的線C-C及線E-E截取的橫截面圖分別實質上與圖9b及圖32b相同。
參考圖61，根據本發明的第五十五實施例的非揮發性記憶體裝置55包含第一主動區110、第二主動區120、第三主動區130、第四主動區140、第一閘電極210、第二閘電極310、第三閘電極410、第四閘電極510、第二佈線線路330、第三佈線線路430、第(2_1)帶狀接點351、第(2_2)帶狀接點352、第(3_1)帶狀接點451以及第(3_2)帶狀接點452。
第一位元線接點151至第四位元線接點154可沿第二方向Y按一列配置。
第二佈線線路330形成於第二閘電極310上，且第三佈線線路430形成於第三閘電極410上。第二佈線線路330可在第二方向Y上沿第二閘電極310延伸，且第三佈線線路430可在第二方向Y上沿第三閘電極410延伸。
第二佈線線路330可施加均勻的電壓至第二閘電極310，且第三佈線線路430可施加均勻的電壓至第三閘電極410。
第二佈線線路330及第三佈線線路430中的每一者可為上文參考圖2所描述的字線WL或可為連接至字線WL的連接線路。
第二閘電極310藉由多個第二帶狀接點351及352電連接至第二佈線線路330，且第三閘電極410藉由多個第三帶狀接點451及452電連接至第三佈線線路430。
第(2_1)帶狀接點351及第(3_1)帶狀接點451中的每一者形成於第一主動區110與第二主動區120之間。第(2_2)帶狀接點352及第(3_2)帶狀接點452中的每一者形成於第三主動區130與第四主動區140之間。
第一靜接點250形成於第一閘電極210上以連接至第一閘電極210。第四靜接點550形成於第四閘電極510上以連接至第四閘電極510。第一靜接點250及第四靜接點550分別將第一閘電極210及第四閘電極510連接至上文參考圖2所描述的高壓線路WP。
一個第一靜接點250可連接至第一閘電極210。另外，一個第四靜接點550可連接至第四閘電極510。亦即，不同於第二 閘電極310，第一閘電極210可自一個接點(亦即，連接至第一閘電極210的端部的一個第一靜接點250)接收閘極電壓。另外，不同於第三閘電極410，第四閘電極510可自一個接點(亦即，連接至第四閘電極510的端部的一個第四靜接點550)接收閘極電壓。
圖62至圖64為根據本發明的第五十六實施例至第五十八實施例的非揮發性記憶體裝置56至非揮發性記憶體裝置58的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖61的實施例的差異。
參考圖62，根據本發明的第五十六實施例的非揮發性記憶體裝置56進一步包含第(2_3)帶狀接點353、第(2_4)帶狀接點354、第(3_3)帶狀接點453以及第(3_4)帶狀接點454。
第(2_3)帶狀接點353及第(3_3)帶狀接點453中的每一者形成於第二主動區120與第三主動區130之間。第(2_4)帶狀接點354及第(3_4)帶狀接點454中的每一者並未形成於第一主動區110與第四主動區140之間。舉例而言，第(2_4)帶狀接點354及第(3_4)帶狀接點454中的每一者可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
在圖62中，在第二方向Y上自第一主動區110凸起的第二閘電極310的端部處及在第二方向Y上自第一主動區110凸起的第三閘電極410的端部處未形成有帶狀接點。然而，本發明不限於此。
參考圖63，在根據本發明的第五十七實施例的非揮發性記憶體裝置57中，第(3_1)帶狀接點451形成於第二主動區120 與第三主動區130之間。
第(3_2)帶狀接點452並未形成於第一主動區110與第四主動區140之間。舉例而言，第(3_2)帶狀接點452可形成於第四主動區140與最鄰近於第四主動區140的主動區之間。
參考圖64，在根據本發明的第五十八實施例的非揮發性記憶體裝置58中，第(2_1)帶狀接點351形成於第一主動區110與第二閘電極310彼此重疊的區域上。第(2_2)帶狀接點352形成於第三主動區130與第二閘電極310彼此重疊的區域上。
另外，第(3_1)帶狀接點451形成於第一主動區110與第三閘電極410彼此重疊的區域上。第(3_2)帶狀接點452形成於第三主動區130與第三閘電極410彼此重疊的區域上。
圖65為根據本發明的第五十九實施例的非揮發性記憶體裝置59的佈局圖。為簡單起見，將在下文中描述當前實施例，其主要聚焦於與圖64的實施例的差異。
參考圖65，根據本發明的第五十九實施例的非揮發性記憶體裝置59進一步包含第(2_3)帶狀接點353、第(2_4)帶狀接點354、第(3_3)帶狀接點453以及第(3_4)帶狀接點454。
第(2_3)帶狀接點353形成於第二主動區120與第二閘電極310彼此重疊的區域上。第(3_3)帶狀接點453形成於第二主動區120與第三閘電極410彼此重疊的區域上。
第(2_4)帶狀接點354形成於第四主動區140與第二閘電極310彼此重疊的區域上。第(3_4)帶狀接點454形成於第四主動區140與第三閘電極410彼此重疊的區域上。
圖66為根據本發明的第六十實施例的非揮發性記憶體裝置60的概念圖。
參考圖66，根據本發明的第六十實施例的非揮發性記憶體裝置60包含第一記憶體區域601及第二記憶體區域602。
可包含於第一記憶體區域601及第二記憶體區域602中的每一者中的反熔絲記憶體單元陣列可為根據本發明的第一實施例至第五十九實施例的非揮發性記憶體裝置1至非揮發性記憶體裝置59中的一者。
在根據本發明的第六十實施例的非揮發性記憶體裝置60中，包含於第一記憶體區域601中的反熔絲記憶體單元陣列的位元線接點151至位元線接點154中的每一者的區域不同於包含於第二記憶體區域602中的反熔絲記憶體單元陣列的位元線接點151至位元線接點154中的每一者的區域。
現將參考圖67描述根據本發明的實施例的非揮發性記憶體裝置的效果。
圖67為說明根據本發明的非揮發性記憶體裝置的效果的圖。
參考圖67，在根據本發明的實施例的非揮發性記憶體裝置(圖式的上部上所展示)中，多個帶狀接點735形成於第一記憶體區域701的第一閘電極730上，且多個帶狀接點745形成於第二記憶體區域702的第一閘電極740上。兩個閘電極730可彼此隔開但可沿同一列形成。
在某些實例中，多個帶狀接點735或帶狀接點745用作 用於將閘極電壓施加至第一閘電極730及第一閘電極740中的每一者的路徑。因此，閘極電壓可在無IR壓降現象的情況下穿過第一閘電極730及第二閘電極740中的每一者。因此，可將均勻的閘極電壓施加至第一閘電極730及第二閘電極740中的每一者。
另一方面，在根據比較技術的非揮發性記憶體裝置(圖式的下部上所展示)中，僅一個接點715形成於第一記憶體區域701-1的第一閘電極710上，且另一接點725形成於第二記憶體區域701-2的第一閘電極720上。
因此，將一個接點715或接點725用作用於將閘極電壓施加至第一閘電極710及第一閘電極720中的每一者的路徑。
因此，在閘極電壓穿過第一閘電極710及第一閘電極720中的每一者時可能發生IR壓降現象。因此，施加至第一閘電極710及第一閘電極720中的每一者的大量電壓可根據距接點715或接點725的距離變化。
因此，由於可將閘極電壓施加至每一閘電極730或閘電極740的多個帶狀接點735或帶狀接點745形成於根據本發明的各種實施例的非揮發性記憶體裝置中，因此可將均勻的閘極電壓施加至每一閘電極730或閘電極740而不管閘電極730或閘電極740的位置，此進而改良了非揮發性記憶體裝置的操作效能。
另外，不同於根據比較技術的非揮發性記憶體裝置，根據本發明的各種實施例的非揮發性記憶體裝置並不需要用於形成將要連接至閘電極710或閘電極720的接點的額外區域。因此，非揮發性記憶體裝置的區域可減小。
圖68說明包含圖1的記憶體設備的資料處理系統的實施例。
參考圖68，資料處理系統3100可實施為諸如蜂巢式電話、智慧型電話、個人數位助理(personal digital assistant；PDA)或無線通信裝置的電子裝置。資料處理系統3100包含記憶體系統3140。
記憶體系統3140包含記憶體裝置及可控制記憶體裝置的操作的記憶體控制器。記憶體控制器可在處理器的控制下控制記憶體裝置的資料存取操作(諸如，程式操作、抹除操作或讀取操作)。記憶體裝置可包含上文所描述的反熔絲記憶體單元陣列中的一或多者。
程式化至記憶體設備的頁資料可在處理器及記憶體控制器的控制下顯示於顯示器3120上。
無線電收發器3110可經由天線ANT接收或傳輸無線電信號。舉例而言，無線電收發器3110可將經由天線ANT接收的無線電信號轉換成可藉由處理器處理的信號。因此，處理器可處理自無線電收發器3110輸出的信號且將經處理信號傳輸至記憶體系統3140或顯示器3120。另外，無線電收發器3110可將自處理器輸出的信號轉換成無線電信號且經由天線ANT將無線電信號傳輸至外部裝置。
輸入裝置3130為可藉以輸入用於控制處理器的操作的控制信號或將由處理器處理的資料的裝置。輸入裝置3130可例如實施為諸如觸控板或電腦滑鼠、小鍵盤或鍵盤的指標裝置。
處理器可控制顯示器3120以顯示自記憶體系統3140輸出的資料、自無線電收發器3110輸出的資料或自輸入裝置3130輸出的資料。取決於實施例，可控制記憶體設備的操作的記憶體控制器可連同記憶體設備形成堆疊結構(例如，包含記憶體晶片及控制器晶片兩者的堆疊封裝)。
圖69說明包含圖1的記憶體設備的資料處理系統的另一實施例。
參考圖69，資料處理系統3200可實施為諸如數位攝影機或附接有數位攝影機的蜂巢式電話的影像處理裝置。
資料處理系統3200可包含影像感測器3210、顯示器3220以及記憶體系統3230。
記憶體系統3230包含記憶體裝置及可控制記憶體裝置的資料處理操作的記憶體控制器。記憶體裝置可包含上文所描述的反熔絲記憶體單元陣列中的一或多者。
資料處理系統3200的影像感測器3210將光學影像轉換成數位信號且將數位信號傳輸至記憶體系統3230。數位信號可由記憶體系統3230處理以顯示於顯示器3230上或經由記憶體控制器儲存於記憶體裝置中。另外，儲存在記憶體裝置中的資料顯示於顯示器3230上。取決於實施例，可控制記憶體裝置的操作的記憶體控制器可實施為記憶體裝置的一部分或獨立於記憶體裝置的晶片(例如，其可形成包含記憶體晶片及控制器晶片兩者的堆疊封裝，或可形成不同類型的設備)。
圖70說明包含圖1的記憶體設備的資料處理系統的另 一實施例。
參考圖70，資料處理系統3300可實施為諸如固態磁碟機(solid state drive；SSD)的資料儲存裝置。資料處理系統3300可包含多個記憶體裝置3310及可控制記憶體裝置3310中的每一者的資料處理操作的記憶體控制器3320。每一記憶體裝置可包含上述反熔絲記憶體單元陣列中的一或多者。資料處理系統3300可實施為記憶體模組。
圖71說明包含圖1的記憶體設備的資料處理系統的另一實施例。
參考圖71，資料處理系統(例如，資料儲存裝置)3400可實施為獨立磁碟冗餘陣列(redundant array of independent disks；RAID)系統。資料處理系統3400可包含RAID控制器3420及多個記憶體模組3410-1至記憶體模組3410-n，其中n為自然數。
記憶體模組3410-1至記憶體模組3410-n中的每一者可為圖70中所說明的資料處理系統3300，且可包含上述反熔絲記憶體單元陣列中的一或多者。記憶體模組3410-1至記憶體模組3410-n可構成RAID陣列。
資料處理系統3400可實施為諸如個人電腦(personal computer；PC)或SSD的電子裝置。在程式操作期間，回應於自主機接收的程式命令，RAID控制器3420可根據基於RAID層級資訊選自多個RAID層級的任一RAID層級將自主機輸出的程式資料傳輸至記憶體模組3410-1至記憶體模組3410-n中的任一者。另外，在讀取操作期間，回應於自主機接收的讀取命令，RAID控制 器3420可根據基於RAID層級資訊選自RAID層級的任一RAID層級將自記憶體模組3410-1至記憶體模組3410-n中的任一者讀取的資料傳輸至主機。
圖72為包含圖1的多個記憶體設備的模組的實施例的方塊圖。
參考圖72，模組3500可包含多個記憶體裝置3520-1至記憶體裝置3520-5、記憶體控制器3530及介接記憶體裝置3520-1至記憶體裝置3520-5中的每一者的資料輸入/輸出的光學介面3510。每一記憶體裝置3520-1至記憶體裝置3520-5可包含上述反熔絲記憶體單元陣列中的一或多者。
光學介面3510可包含輸入/輸出控制器及信號轉換器。 輸入/輸出控制器可控制記憶體設備3520-1至記憶體設備3520-5中的每一者的輸入/輸出操作。信號轉換器可將關於記憶體設備3520-1至記憶體設備3520-5中的每一者的資料輸入/輸出的資料轉換成光學信號。
光學介面3510藉由使用光通信提供記憶體設備3520-1至記憶體設備3520-5中的每一者與主機之間的資料交換。光學介面3510可使用光纖或波導傳輸或接收資料。交換的資料適合於傳輸或接收諸如符合串列進階附接技術(serial advanced technology attachment；SATA)標準的信號的高速信號的情況。資料亦可使用分波長多工(wavelength division multiplexing；WDM)傳輸或接收。
取決於實施例，可控制記憶體設備3520-1至記憶體設備3520-5中的每一者的操作的記憶體控制器3530可提供於記憶 體設備3520-1至記憶體設備3520-5中的每一者內或可連同記憶體設備3520-1至記憶體設備3520-5中的每一者形成堆疊結構。
雖然已經具體參考例示性實施例展示及描述本發明，但一般熟習此項技術者應理解，在不背離以下申請專利範圍所定義的本發明的精神及範圍的情況下可進行形式及細節上的多種改變。因此需要本實施例在所有方面中皆被視為例示性而非限制性的，參考所附申請專利範圍而非前文描述來指示本發明的範圍。
70‧‧‧記憶體單元陣列
75‧‧‧列解碼器
80‧‧‧行解碼器
85‧‧‧感測放大器
BL‧‧‧位元線
WL‧‧‧字線

Claims (20)

  1. 一種非揮發性記憶體裝置，包括：反熔絲記憶體單元陣列；所述反熔絲記憶體單元陣列的多個電晶體，所述電晶體以多個列配置，每一列在第一方向上延伸並且包含一組電晶體；第一閘電極，沿所述多個列中的第一列延伸且連接至所述第一列中的第一組電晶體；第一佈線線路，在所述第一閘電極上方且在垂直方向上與所述第一閘電極分隔開，所述第一佈線線路在所述第一方向上延伸；以及多個帶狀接點，沿所述第一方向及第一列配置，每一所述帶狀接點在所述第一閘電極與所述第一佈線線路之間延伸，且沿所述第一列配置的每一所述帶狀接點稱作第1帶狀接點，其中多個所述第1帶狀接點的第一第1帶狀接點經配置以處於多個所述第1帶狀接點的第二第1帶狀接點的第一側，且所述第一第1帶狀接點及所述第二第1帶狀接點經配置以在其間具有兩個或少於兩個所述電晶體，且其中所述多個帶狀接點的第三第1帶狀接點經配置以處於所述第二第1帶狀接點的與所述第一側相反的第二側，且所述第三第1帶狀接點及所述第二第1帶狀接點經配置以在其間具有兩個或少於兩個所述電晶體。
  2. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中：所述第一組電晶體為各別熔絲電路的斷開電晶體。
  3. 如申請專利範圍第1項所述的非揮發性記憶體裝置，更包 括：第二閘電極，沿所述多個列中的第二列延伸且連接至所述第二列中的第二組電晶體，所述第二列平行於所述第一列；以及至少一第一接點，配置於所述第二列中且自所述第二閘電極垂直地延伸以連接至字線。
  4. 如申請專利範圍第3項所述的非揮發性記憶體裝置，其中：配置於所述第二列中的所述第一接點為僅有的自所述第二閘電極垂直地延伸的接點。
  5. 如申請專利範圍第3項所述的非揮發性記憶體裝置，其中：所述第一組電晶體為各別熔絲電路的斷開電晶體；且所述第二組電晶體為所述各別熔絲電路的存取電晶體，其中每一所述斷開電晶體對應於所述存取電晶體以形成熔絲電路。
  6. 如申請專利範圍第3項所述的非揮發性記憶體裝置，更包括：第一主動區至第四主動區，沿不同於所述第一方向的第二方向延伸且沿所述第一方向依序配置，其中所述第一閘電極形成於所述第一主動區至第四主動區上以與所述第一主動區至第四主動區相交，且所述第二閘電極形成於所述第一主動區至第四主動區上以與所述第一主動區至第四主動區相交，其中所述第一第1帶狀接點在所述第一主動區與所述第二主動區之間連接所述第一佈線線路以及所述第一閘電極，且 其中所述第二第1帶狀接點與所述第三第1帶狀接點中的一者在所述第三主動區與所述第四主動區之間連接所述第一佈線線路以及所述第一閘電極。
  7. 如申請專利範圍第6項所述的非揮發性記憶體裝置，更包括：第一位元線接點至第四位元線接點，分別電連接至所述第一主動區至第四主動區，且配置於所述第二閘電極的一側上，其中所述第二閘電極安置在所述第一閘電極與所述第一位元線接點之間。
  8. 如申請專利範圍第3項所述的非揮發性記憶體裝置，其中所述第一閘電極以及所述第二閘電極中的每一者為金屬閘電極。
  9. 如申請專利範圍第3項所述的非揮發性記憶體裝置，更包括：第二佈線線路，在所述第二閘電極上方且在垂直方向上與所述第二閘電極分隔開，所述第二佈線線路在所述第一方向上延伸且平行於所述第一佈線線路，其中配置於所述第二列中的所述第一接點為在所述第二閘電極與所述第二佈線線路之間垂直地延伸且連接所述第二閘電極及所述第二佈線線路的帶狀接點。
  10. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中所述第一閘電極在所述第一方向上自第一端延伸至第二端，且其中所述第一組電晶體及所述第一第1帶狀接點、所述第二第1帶狀接點以及所述第三第1帶狀接點皆安置在所述第一端與所述 第二端之間。
  11. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中所述第一佈線線路在所述垂直方向上的厚度大於所述第一閘電極在所述垂直方向上的厚度。
  12. 一種非揮發性記憶體裝置，包括：反熔絲記憶體單元陣列；所述反熔絲記憶體單元陣列的多個電晶體，所述電晶體以多個列配置，每一列在第一方向上延伸並且包含一組電晶體；第一閘電極，沿所述多個列中的第一列自所述第一閘電極的第一端延伸至所述第一閘電極的第二端，所述第一閘電極連接至所述第一列中的第一組電晶體；第一佈線線路，在所述第一閘電極上方且在垂直方向上與所述第一閘電極分隔開，所述第一佈線線路在所述第一方向上延伸；以及多個帶狀接點，沿所述第一方向及所述第一列配置且安置在所述第一閘電極的所述第一端與所述第一閘電極的所述第二端之間，每一所述帶狀接點在所述垂直方向上在所述第一閘電極與所述第一佈線線路之間延伸，其中沿所述第一列配置的每一帶狀接點稱作第1帶狀接點。
  13. 如申請專利範圍第12項所述的非揮發性記憶體裝置，其中：在所述第一方向上在所述多個第1帶狀接點的兩個相鄰第1帶狀接點之間僅安置有所述第一組電晶體中的一或兩個電晶體。
  14. 如申請專利範圍第12項所述的非揮發性記憶體裝置，其中：所述多個帶狀接點包含至少三個帶狀接點。
  15. 如申請專利範圍第12項所述的非揮發性記憶體裝置，更包括：第二閘電極，沿所述多個列中的第二列延伸且連接至所述第二列中的第二組電晶體，所述第二列平行於所述第一列；以及至少一第一接點，配置於所述第二列中且自所述第二閘電極垂直地延伸以連接至字線。
  16. 如申請專利範圍第15項所述的非揮發性記憶體裝置，其中：所述第一組電晶體為各別熔絲電路的斷開電晶體；且所述第二組電晶體為所述各別熔絲電路的存取電晶體，其中每一所述斷開電晶體對應於所述存取電晶體以形成熔絲電路。
  17. 如申請專利範圍第15項所述的非揮發性記憶體裝置，更包括：第一主動區至第四主動區，沿不同於所述第一方向的第二方向延伸且沿所述第一方向依序配置，其中所述第一閘電極形成於所述第一主動區至第四主動區上以與所述第一主動區至第四主動區相交，且所述第二閘電極形成於所述第一主動區至第四主動區上以與所述第一主動區至第四主動區相交， 其中第一第1帶狀接點在所述第一主動區與所述第二主動區之間連接所述第一佈線線路以及所述第一閘電極，且其中第二第1帶狀接點在所述第三主動區與所述第四主動區之間連接所述第一佈線線路以及所述第一閘電極。
  18. 如申請專利範圍第15項所述的非揮發性記憶體裝置，其中：在所述第一閘電極與所述第一佈線線路之間延伸的帶狀接點的數目不同於自所述第二閘電極垂直地延伸的第一接點的數目。
  19. 一種記憶體裝置，包括：第一主動區至第四主動區，沿第一方向依序配置且沿不同於所述第一方向的第二方向延伸；第一閘電極，形成於所述第一主動區至第四主動區上以與所述第一主動區至第四主動區相交並且沿所述第一方向延伸；第二閘電極，形成於所述第一主動區至第四主動區上以與所述第一主動區至第四主動區相交、沿所述第二方向延伸並且經配置以使得在所述第二方向上在所述第一閘電極與所述第二閘電極之間不存在其他閘電極；所述第一閘電極在第一端與第二端之間延伸；第一佈線線路，形成於所述第一閘電極上；第一帶狀接點，在所述第一主動區與所述第二主動區之間連接所述第一佈線線路以及所述第一閘電極；以及第二帶狀接點，在所述第三主動區與所述第四主動區之間連接所述第一佈線線路以及所述第一閘電極。
  20. 如申請專利範圍第19項所述的記憶體裝置，更包括第三帶狀接點，其連接所述第二主動區與所述第三主動區之間的所述第一佈線線路以及所述第一閘電極。
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