KR20110134179A - 에스램 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 에스램 소자 및 그 제조방법에 관한 것으로, 수평 방향으로 동작하는 제1 트랜지스터들과, 상기 제1 트랜지스터들 위에 배치되어 상기 제1 트랜지스터들과 수직 연결된 수직 방향으로 동작하는 제2 트랜지스터들을 포함할 수 있다. 상기 제2 트랜지스터들은 수직 채널들을 수직 게이트들이 감싸는 수직 트랜지스터일 수 있다.

Description

에스램 소자 및 그 제조방법{SRAM DEVICES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 에스램 소자 및 그 제조방법에 관한 것이다.
에스램 소자는 디램 소자와 마찬가지로 전원 공급없이는 정보가 저장되지 않는 휘발성 소자이다. 디램 소자와 동일 유사하게 에스램 소자는 어느 위치나 접근 가능한 랜덤 액세스 메모리(random access memory) 소자이다. 그러나, 디램 소자와 다르게 에스램 소자는 리프레쉬(refresh)가 필요없는 정적인(static) 소자로서, 디램 소자 대비 동작 속도가 빠르고, 전력 소모가 작다는 장점이 있다. 에스램 소자는 컴퓨터의 캐시 메모리 또는 휴대폰과 같은 휴대용 전자제품에 널리 사용되고 있다.
본 발명은 전기적 특성이 우수한 에스램 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 에스램 소자 및 그 제조방법은 벌크 실리콘 웨이퍼에 4개의 NMOS 트랜지스터들을 형성하고, 그 위에 2개의 PMOS 수직 채널 구조의 PMOS 트랜지스터들을 형성하는 것을 특징으로 한다. PMOS 트랜지스터들의 수직 채널들은 스택 기판에 불순물 이온주입으로 형성하는 것을 본 발명의 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 에스램 소자는, 수평 방향으로 동작하는 제1 트랜지스터들과; 그리고 상기 제1 트랜지스터들 위에 배치되어 상기 제1 트랜지스터들과 수직 연결된 수직 방향으로 동작하는 제2 트랜지스터들을 포함할 수 있다. 상기 제2 트랜지스터들은 수직 채널들을 수직 게이트들이 감싸는 수직 트랜지스터일 수 있다.
본 실시예의 소자에 있어서, 상기 제1 트랜지스터들은 상기 수평 방향으로 동작하는 수평 채널들과 수평 게이트들을 포함하는 엔모스(NMOS) 트랜지스터들을 포함할 수 있다. 상기 제2 트랜지스터들은 상기 수직 방향으로 동작하는 상기 수직 채널들 상하에 각각 수직 소오스들과 수직 드레인들이 배치되고 상기 수직 게이트들은 상기 수직 채널들을 감싸는 피모스(PMOS) 트랜지스터들을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제1 트랜지스터들은 제1 및 제2 액세스 트랜지스터들과, 그리고 상기 제1 및 제2 액세스 트랜지스터들과 전기적으로 각각 연결된 제 및 제2 드라이버 트랜지스터들을 포함할 수 있다. 상기 제2 트랜지스터들은 상기 제1 및 제2 드라이버 트랜지스터들과 각각 수직 연결된 제1 및 제2 로드 트랜지스터들을 포함할 수 있다. 상기 제1 및 제2 로드 트랜지스터들의 수직 드레인들은 각각 상기 제2 및 제1 드라이버 트랜지스터들의 수평 게이트들과 연결되고, 상기 제1 및 제2 로드 트랜지스터들의 수직 게이트들은 상기 제1 및 제2 드라이버 트랜지스터들 각각의 수평 게이트들과 직렬 연결될 수 있다.
본 실시예의 소자에 있어서, 상기 제1 및 제2 로드 트랜지스터들의 수직 드레인들과 상기 제2 및 제1 드라이버 트랜지스터들의 수직 게이트들을 전기적으로 각각 연결하는 콘택들과; 그리고 상기 제1 및 제2 로드 트랜지스터들의 수직 게이트들과 상기 제1 및 제2 드라이버 트랜지스터들의 수평 게이트들을 전기적으로 각각 연결하는 직렬 비아들을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 직렬 비아들은 상기 제1 로드 트랜지스터의 수직 게이트에 접속된 제1 비아와, 그리고 상기 제1 드라이버 트랜지스터의 수평 게이트에 접속되며 상기 제1 비아와 연결된 제1 공유 콘택을 포함하여, 상기 제1 로드 트랜지스터를 상기 제1 드라이버 트랜지스터에 직렬 연결하는 제1 직렬 비아와; 그리고 상기 제2 로드 트랜지스터의 수직 게이트에 접속된 제2 비아와, 그리고 상기 제2 드라이버 트랜지스터의 수평 게이트에 접속되며 상기 제2 비아와 연결된 제2 공유 콘택을 포함하여, 상기 제2 로드 트랜지스터를 상기 제2 드라이버 트랜지스터에 직렬 연결하는 제2 직렬 비아를 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제1 공유 콘택은 상기 제2 액세스 트랜지스터의 소오스와 접속되고, 상기 제2 공유 콘택은 상기 제1 액세스 트랜지스터의 소오스와 접속될 수 있다.
본 실시예의 소자에 있어서, 상기 콘택들은 상기 제2 로드 트랜지스터의 수직 드레인을 상기 제1 드라이버 트랜지스터의 수평 게이트에 연결하는 제1 콘택과; 그리고 상기 제1 로드 트랜지스터의 수직 드레인을 상기 제2 드라이버 트랜지스터의 수평 게이트에 연결하는 제2 콘택을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제1 및 제2 로드 트랜지스터들을 전원라인에 연결하는 전원라인 콘택들을 더 포함할 수 있다. 상기 전원라인 콘택들은 상기 제2 로드 트랜지스터의 수직 소오스를 전원라인에 연결하는 제1 전원라인 콘택과; 그리고 상기 제1 로드 트랜지스터의 수직 소오스를 상기 전원라인에 연결하는 제2 전원라인 콘택을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변경 실시예에 따른 에스램 소자는, 제1 및 제2 액세스 트랜지스터들과; 그리고 상기 제1 및 제2 액세스 트랜지스터들 사이에 래치 회로를 구성하는 제1 및 제2 인버터를 포함할 수 있다. 상기 제1 인버터는 직렬 연결된 제1 드라이버 트랜지스터 및 제1 로드 트랜지스터를 포함하고, 상기 제2 인버터는 직렬 연결된 제2 드라이버 트랜지스터 및 제2 로드 트랜지스터를 포함할 수 있다. 상기 제1 및 제2 로드 트랜지스터들은 각각 상기 제1 및 제2 드라이버 트랜지스터들 위에 적층되어 상기 제1 및 제2 드라이버 트랜지스터들과 각각 수직 연결된 수직 트랜지스터들일 수 있다.
본 변경 실시예의 소자에 있어서, 상기 제1 로드 트랜지스터는 상기 제2 드라이버 트랜지스터의 게이트와 접속되는 제1 수직 채널과, 상기 제1 수직 채널을 감싸면서 상기 제1 드라이버 트랜지스터의 게이트와 직렬 연결된 제1 수직 게이트를 포함할 수 있다. 상기 제2 로드 트랜지스터는 상기 제1 드라이버 트랜지스터의 게이트와 접속되는 제2 수직 채널과, 상기 제2 수직 채널을 감싸면서 상기 제2 드라이버 트랜지스터의 게이트와 직렬 연결된 제2 수직 게이트를 포함할 수 있다.
본 변경 실시예의 소자에 있어서, 상기 제2 로드 트랜지스터의 상기 제2 수직 채널을 상기 제1 드라이버 트랜지스터의 게이트에 연결하는 제1 콘택과, 그리고 상기 제1 로드 트랜지스터의 상기 제1 수직 채널을 상기 제2 드라이버 트랜지스터의 게이트에 연결하는 제2 콘택을 더 포함할 수 있다.
본 변경 실시예의 소자에 있어서, 상기 제1 로드 트랜지스터의 상기 제1 수직 게이트를 상기 제1 드라이버 트랜지스터의 게이트에 연결하는 제1 직렬 비아와, 그리고 상기 제2 로드 트랜지스터의 제2 수직 게이트를 상기 제2 드라이버 트랜지스터의 게이트에 연결하는 제2 직렬 비아를 더 포함할 수 있다.
본 변경 실시예의 소자에 있어서, 상기 제1 직렬 비아는 상기 제1 드라이버 트랜지스터의 게이트와 상기 제2 액세스 트랜지스터의 소오스와 공통으로 접속된 제1 공유 콘택과, 그리고 상기 제1 로드 트랜지스터의 상기 제1 수직 게이트 및 상기 제1 공유 콘택과 접속된 제1 비아를 포함할 수 있다. 상기 제2 직렬 비아는 상기 제2 드라이버 트랜지스터의 게이트와 상기 제1 액세스 트랜지스터의 소오스와 공통으로 접속된 제2 공유 콘택과, 그리고 상기 제2 로드 트랜지스터의 상기 제2 수직 게이트 및 상기 제2 공유 콘택과 접속된 제2 비아를 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 에스램 소자의 제조방법은, 제1 기판 상에 수평 방향으로 동작하는 제1 트랜지스터들을 형성하고; 제2 기판에 불순물을 이온주입하여 반도체막들을 형성하고; 상기 제2 기판을 상기 제1 기판에 접촉시켜 상기 반도체막들을 상기 제1 기판 위에 적층시키고; 상기 반도체막들을 패터닝하여 수직 필라들을 형성하고; 그리고 상기 수직 필라들을 감싸는 도전막들을 형성하여 상기 제1 트랜지스터들과 전기적으로 수직 연결되어 인버터 회로를 구성하며, 수직 방향으로 동작하는 제2 트랜지스터들을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 반도체막들을 형성하는 것은 상기 제2 기판에 서로 다른 불순물을 이온주입하여 제1 도전형 반도체막들 사이에 제2 도전형 반도체막을 형성하는 것일 수 있다.
본 실시예의 방법에 있어서, 상기 수직 필라들 각각은 상기 제1 도전형 반도체막들로 구성된 수직 소오스 및 수직 드레인 사이에 상기 제2 도전형 반도체막을 구성된 수직 채널을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 트랜지스터들을 형성하는 것은 상기 제1 기판 상에 서로 교차된 방향으로 연장된 수평 게이트들을 포함하는 엔모스(NMOS) 액세스 트랜지스터들 및 엔모스(NMOS) 드라이버 트랜지스터들을 형성하고; 상기 드라이버 트랜지스터들의 게이트들과 상기 액세스 트랜지스터들의 소오스들과 공통 접속된 공유 콘택들을 형성하고; 그리고 상기 드라이버 트랜지스터들의 게이트들과 접속된 콘택들을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제2 트랜지스터들을 형성하는 것은 상기 콘택들과 수직 연결된 수직 채널들과, 상기 수직 채널들을 감싸는 수직 게이트들을 포함하는 피모스(PMOS) 로드 트랜지스터들을 형성하고; 그리고 상기 로드 트랜지스터들의 상기 수직 게이트들과 상기 공유 콘택들과 접속되는 비아들을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 로드 트랜지스터들의 수직 채널과 수직 연결된 전원라인 콘택들을 형성하고; 그리고 상기 전원라인 콘택들과 접속되는 전원라인을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 액세스 트랜지스터들의 게이트들과 연결되는 워드라인을 형성하고; 상기 액세스 트랜지스터들의 드레인들과 연결되는 비트라인들을 형성하고; 그리고 상기 드라이버 트랜지스터들의 소오스들과 연결되는 접지라인을 형성하는 것을 더 포함할 수 있다.
본 발명에 의하면, 4개의 NMOS 트랜지스터들 위에 2개의 PMOS 트랜지스터를 적층하므로써 에스램 소자의 집적도를 향상시킬 수 있다. 아울러, 벌크 실리콘 웨이퍼 위에 스택 웨이퍼를 접합하여 PMOS 트랜지스터들을 구현하므로써, 마스크 수를 줄일 수 있으며 로직 공정과 호환성이 뛰어난 효과가 있다.
도 1은 본 발명의 실시예에 따른 에스램 소자를 도시한 등가회로도.
도 2는 본 발명의 실시예에 따른 에스램 소자를 도시한 레이아웃.
도 3은 본 발명의 실시예에 따른 에스램 소자에 있어서 유닛 셀의 일부를 도시한 평면도.
도 4 및 5는 도 3의 일부를 도시한 사시도.
도 6a 내지 12a는 본 발명의 실시예에 따른 에스램 소자의 제조방법을 도시한 평면도.
도 6b 내지 12b는 도 6a 내지 12a의 C-C'선으로 절개한 단면도.
도 6c 내지 12c는 도 6a 내지 12c는 도 6a 내지 12a의 D-D'선으로 절개한 단면도.
도 10d는 도 10a의 일부를 도시한 평면도.
도 11d는 도 11a의 일부를 도시한 평면도.
도 13은 본 발명의 실시예에 따른 에스램 소자를 구비한 메모리 카드를 도시한 블록도.
이하, 본 발명에 따른 에스램 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 에스램 소자를 도시한 등가회로도이다.
도 1을 참조하면, 에스램 소자(100)는 래치 회로(110: latch circuit)와 2개의 액세스 트랜지스터(TA1,TA2)를 포함할 수 있다. 래치 회로(110)는 제1 로드 트랜지스터(TL1)와 제1 드라이버 트랜지스터(TD1)가 제1 노드(N1)을 통해 서로 직렬 연결된 제1 인버터, 그리고 제2 로드 트랜지스터(TL2)와 제2 드라이버 트랜지스터(TD2)가 제2 노드(N2)를 통해 서로 직렬 연결된 제2 인버터를 포함하며, 두 개의 인버터 중 하나의 입력이 다른 하나의 출력에 연결되고 하나의 출력이 다른 하나의 입력에 연결된 것일 수 있다.
일례로, 제1 드라이버 트랜지스터(TD1)와 제1 액세스 트랜지스터(TA1)는 직렬 연결될 수 있다. 제1 드라이버 트랜지스터(TD1)의 소오스는 접지라인(Vss)과 연결되고, 제1 액세스 트랜지스터(TA1)의 드레인은 제1 비트라인(BL1)과 연결될 수 있다. 마찬가지로, 제2 드라이버 트랜지스터(TD2)와 제2 액세스 트랜지스터(TA2)는 직렬 연결될 수 있다. 제2 드라이버 트랜지스터(TD2)의 소오스는 접지라인(Vss)과 연결되고, 제2 액세스 트랜지스터(TA2)의 드레인은 제2 비트라인(BL2)과 연결될 수 있다. 제1 로드 트랜지스터(TL1)의 소오스 및 드레인은 각각 전원라인(Vdd) 및 제1 드라이버 트랜지스터(TD1)의 드레인과 연결될 수 있다. 마찬가지로, 제2 로드 트랜지스터(TL2)의 소오스 및 드레인은 각각 전원라인(Vdd) 및 제2 드라이버 트랜지스터(TD2)의 드레인과 연결될 수 있다.
제1 액세스 트랜지스터(TA1)의 소오스, 제1 드라이버 트랜지스터(TD1)의 드레인, 및 제1 로드 트랜지스터(TL1)의 드레인은 제1 노드(N1)에 상당할 수 있다. 유사하게, 제2 액세스 트랜지스터(TA2)의 소오스, 제2 드라이버 트랜지스터(TD2)의 드레인, 및 제2 로드 트랜지스터(TL2)의 드레인은 제2 노드(N2)에 상당할 수 있다. 제1 드라이버 트랜지스터(TD1)의 게이트 및 제1 로드 트랜지스터(TL1)의 게이트는 제1 노드(N1)에 접속되고, 제2 드라이버 트랜지스터(TD1)의 게이트 및 제2 로드 트랜지스터(TL2)의 게이트는 제2 노드(N2)에 접속될 수 있다. 제1 엑세트 트랜지스터(TA1)의 게이트와 제2 액세스 트랜지스터(TA2)의 게이트는 워드라인(WL)과 접속될 수 있다.
본 실시예에 의하면, 액세스 트랜지스터들(TA1,TA2) 및 드라이버 트랜지스터들(TD1,TD2)은 NMOS 트랜지스터들로서 벌크 실리콘 기판에 형성된 NMOS 트랜지스터들이고, 로드 트랜지스터들(TL1,TL2)은 벌크 실리콘 웨이퍼 위에 적층된 스택 실리콘 웨이퍼에 형성된 PMOS 트랜지스터들일 수 있다. 벌크 실리콘 웨이퍼와 스택 실리콘 웨이퍼의 연결은 콘택 내지 비아를 통해서 구현될 수 있다.
NMOS 트랜지스터들(TA1,TA2,TD1,TD2)은 수평 방향으로 동작하는 수평 트랜지스터들이고, PMOS 트랜지스터들(TL1,TL2)은 수직 방향으로 동작하는 수직 트랜지스터들일 수 있다. 본 명세서에서 수평 방향으로 동작한다 내지 수평 트랜지스터라는 것은 주된 전류의 흐름이 수평 방향이라는 것을 의미하고, 수직 방향으로 동작한다 내지 수직 트랜지스터라는 것은 주된 전류의 흐름이 수직 방향이라는 것을 의미한다. 본 실시예에 의하면, PMOS 트랜지스터들(TL1,TL2)은 수직 채널을 포함하여 동작 방향이 수직 방향인 수직 트랜지스터들로서, 그 수직 채널의 상하에 각각 소오스 및 드레인이 형성되며, 게이트는 수직 채널을 둘러싸는 서라운드 게이트(surrounded gate) 형태일 수 있다. 수직의 서라운드 게이트는 수평 게이트에 비해 쇼트 채널 효과를 획기적으로 개선시킬 수 있기에 소자의 산포를 개선시킬 수 있다. NMOS 트랜지스터들(TA1,TA2,TD1,TD2)는 수평 채널을 포함하여 동작 방향이 수평 방향인 수평 트랜지스터들일 수 있다.
도 2는 본 발명의 실시예에 따른 에스램 소자를 도시한 레이아웃이다.
도 2를 참조하면, 에스램 소자(10)는 가령 하나의 유닛 셀(10)을 이루는 총 6개의 트랜지스터들 중 4개의 NMOS 트랜지스터들(TA1,TA2,TD1,TD2)이 벌크 실리콘 웨이퍼와 같은 기판(101)에 형성되고, 나머지 2개의 PMOS 트랜지스터들(TL1,TL2)은 기판(101) 위에 형성된 적층 구조를 가질 수 있다. 상기 적층 구조는 뒤에서 자세히 설명될 것이다. 기판(101)에는 PMOS 트랜지스터들이 형성되지 아니하고, 기판(101) 위에 적층되므로 집적도를 향상시킬 수 있다.
일례로, 기판(101)은 서로 구분되는 제1 액티브(102)와 제2 액티브(202)를 포함할 수 있다. 이들 액티브들(102,202)은 기판(101)에 소자분리막을 형성하므로써 정의될 수 있다. 제1 액티브(102) 및 제2 액티브(202)는 가령 네모형 밴드 구조를 가질 수 있다. 서로 평행한 2개의 제1 게이트(110,210)는 기판(101) 상에서 Y 방향으로 연장되고, 제1 액티브(102) 및 제2 액티브(202)와 오버랩되는 부분은 각각 제1 액세스 트랜지스터(TA1) 및 제2 액세스 트랜지스터(TA2)를 정의할 수 있다. 이와 달리, 서로 평행한 2개의 제2 게이트(120,220)는 기판(101) 상에서 X 방향으로 연장되고, 제1 액티브(102) 및 제2 액티브(202)와 오버랩되는 부분은 각각 제1 드라이버 트랜지스터(TD1) 및 제2 드라이버 트랜지스터(TD2)를 정의할 수 있다.
본 명세서에선 구별 편의상 제1 액세스 트랜지스터(TA1)를 구성하는 제1 게이트(110)를 제1 액세스 게이트, 제2 액세스 트랜지스터(TA2)를 구성하는 제1 게이트(210)를 제2 액세스 게이트라고 지칭하기로 한다. 마찬가지로, 제1 드라이버 트랜지스터(TD1)를 구성하는 제2 게이트(120)를 제1 드라이버 게이트, 제2 드라이버 트랜지스터(TD2)를 구성하는 제2 게이트(220)를 제2 드라이버 게이트라고 지칭하기로 한다.
제1 액세스 게이트(110)는 제1 워드라인 콘택(115)을 통해 워드라인과 연결될 수 있다. 마찬가지로, 제2 액세스 게이트(210)는 제2 워드라인 콘택(215)을 통해 워드라인과 연결될 수 있다. 즉, 제1 액세스 트랜지스터(TA1) 및 제2 액세스 틀랜지스터(TA2)는 같은 워드라인과 연결될 수 있다. 제1 액세스 트랜지스터(TA1)의 드레인은 제1 비트라인 콘택(114)을 통해 제1 비트라인에 접속되고, 제2 액세스 트랜지스터(TA2)의 드레인은 제2 비트라인 콘택(214)을 통해 제2 비트라인에 접속될 수 있다. 제1 드라이버 트랜지스터(TD1)의 소오스는 제1 접지라인 콘택(124)을 통해 접지라인과 접속되고, 제2 드라이버 트랜지스터(TD2)의 소오스는 제2 접지라인 콘택(224)을 통해 접지라인과 접속될 수 있다. 즉, 제1 드라이버 트랜지스터(TD1) 및 제2 드라이버 트랜지스터(TD2)는 같은 접지라인에 접속될 수 있다.
제1 로드 트랜지스터(TL1)는 제2 드라이버 게이트(220) 위에 형성되고, 제1 직렬 비아(126)를 통해 제1 드라이버 트랜지스터(TD1)와 직렬 연결되어 하나의 인버터를 구성할 수 있다. 마찬가지로, 제2 로드 트랜지스터(TL2)는 제1 드라이버 게이트(110) 위에 형성되고, 제2 직렬 비아(226)를 통해 제2 드라이버 트랜지스터(TD2)와 직렬 연결되어 또 하나의 인버터를 구성할 수 있다.
도 3은 본 발명의 실시예에 따른 에스램 소자에 있어서 유닛 셀의 일부를 도시한 평면도이고, 도 4 및 5는 도 3의 일부를 도시한 사시도이다.
도 3 및 4를 참조하면, 제1 로드 트랜지스터(TL1)는 수직 채널 PMOS 구조일 수 있다. 예컨대, 수직 기둥 형태의 채널(C) 상하에 P형 소오스(S) 및 드레인(D)이 형성되고, 수직 채널(C)을 감싸는 게이트 절연막(141) 및 게이트(140)를 포함할 수 있다. 게이트(140)는 서라운드 게이트 구조로서 아래로 내려갈수록 폭이 커지는 스페이서 형태로 형성될 수 있다. 제1 로드 트랜지스터(TL1)는 그 수직 채널(C) 하단부의 드레인(D)이 제2 콘택(222)을 통해 제2 드라이버 게이트(220)와 접속하고, 게이트(240)는 제1 직렬 비아(126)을 통해 제1 드라이버 게이트(120)와 접속할 수 있다. 따라서, 제1 로드 트랜지스터(TL1)는 제1 드라이버 트랜지스터(TD1)와 직렬 연결되어 하나의 인버터를 구성할 수 있다. 제1 직렬 비아(126)는 제1 공유 콘택(125: shared contact)과 제1 비아(127)를 포함할 수 있다. 제1 공유 콘택(125)은 제1 드라이버 게이트(120)와 제2 액세스 게이트(도 2의 TA2)의 소오스와 공통으로 접속되고, 제1 비아(127)는 제1 공유 콘택(125)을 제1 로드 트랜지스터(TL1)의 게이트(240)로 연결할 수 있다. 제1 로드 트랜지스터(TL1)의 소오스(S)는 제2 전원라인 콘택(229)를 통해 전원라인(Vdd)과 연결될 수 있다.
도 3 및 5를 참조하면, 제2 로드 트랜지스터(TL2)는 수직 채널 PMOS 구조일 수 있다. 예컨대, 수직 기둥 형태의 채널(C) 상하에 P형 소오스(S) 및 드레인(D)이 형성되고, 수직 채널(C)을 감싸는 게이트 절연막(241) 및 게이트(240)를 포함할 수 있다. 게이트(240)는 서라운드 게이트 구조로서 아래로 내려갈수록 폭이 커지는 스페이서 형태로 형성될 수 있다. 제2 로드 트랜지스터(TL2)는 그 수직 채널(C) 하단부의 드레인(D)이 제1 콘택(122)을 통해 제1 드라이버 게이트(120)와 접속하고, 게이트(140)는 제2 직렬 비아(226)을 통해 제2 드라이버 게이트(220)와 접속할 수 있다. 따라서, 제2 로드 트랜지스터(TL2)는 제2 드라이버 트랜지스터(TD2)와 직렬 연결되어 하나의 인버터를 구성할 수 있다. 제2 직렬 비아(226)는 제2 공유 콘택(225)과 제2 비아(227)를 포함할 수 있다. 제2 공유 콘택(225)은 제2 드라이버 게이트(220)와 제1 액세스 게이트(도 2의 TA1)의 소오스와 공통으로 접속되고, 제2 비아(227)는 제2 공유 콘택(225)을 제2 로드 트랜지스터(TL2)의 게이트(140)로 연결할 수 있다. 제2 로드 트랜지스터(TL2)의 소오스(S)는 제1 전원라인 콘택(129)를 통해 전원라인(Vdd)과 연결될 수 있다. 즉, 제1 로드 트랜지스터(TL1) 및 제2 로드 트랜지스터(TL2)는 같은 전원라인(Vdd)에 접속될 수 있다.
도 6a 내지 12a는 본 발명의 실시예에 따른 에스램 소자의 제조방법을 도시한 평면도이고, 도 6b 내지 12b는 도 6a 내지 12a의 C-C'선으로 절개한 단면도이고, 도 6c 내지 12c는 도 6a 내지 12c는 도 6a 내지 12a의 D-D'선으로 절개한 단면도이다. 도 10d는 도 10a의 일부를 도시한 평면도이고, 도 11d는 도 11a의 일부를 도시한 평면도이다.
도 6a, 6b 및 6c를 참조하면, 기판(101)에 소자분리막(103)을 형성하여 제1 액티브(102)와 제2 액티브(202)를 정의한다. 기판(101)은 벌크 실리콘 웨이퍼일 수 있다. 기판(101) 상에 절연막과 도전막을 증착한 후 패터닝하여 게이트 절연막들과 게이트들을 형성할 수 있다. 그리고, 액티브 영역들(102,202)에 N형 불순물 이온주입으로 접합 영역들을 형성하여 NMOS 트랜지스터들(TA1,TA2,TD1,TD2)을 형성할 수 있다. 이어서, NMOS 트랜지스터들(TA1-TD2)을 덮는 제1 층간절연막(104)을 형성할 수 있다.
일례로, Y 방향으로 연장되고 서로 평행한 수평의 제1 액세스 게이트(110)와 제2 액세스 게이트(210), 그리고 X 방향으로 연장되고 서로 평행한 수평의 제1 드라이버 게이트(120)와 제2 드라이버 게이트(220)가 형성될 수 있다. 제1 액세스 게이트(110)는 게이트 절연막(111), 소오스(110s), 및 드레인(110d)과 함께 제1 액세스 트랜지스터(TA1)를 구성할 수 있고, 제2 액세스 게이트(210)는 게이트 절연막(211), 소오스(210s), 및 드레인(210d)과 함께 제2 액세스 트랜지스터(TA2)를 구성할 수 있다.
마찬가지로, 제1 드라이버 게이트(120)는 게이트 절연막(121), 소오스(120s), 및 드레인(120d)과 함께 제1 드라이버 트랜지스터(TD1)를 구성할 수 있고, 제2 드라이버 게이트(220)는 게이트 절연막(221), 소오스(220s), 및 드레인(220d)과 함께 제2 드라이버 트랜지스터(TD2)를 구성할 수 있다.
제1 액세스 트랜지스터(TA1)의 소오스(110s)는 제1 드라이버 트랜지스터(TD1)의 드레인(120d)과 연결될 수 있고, 제2 액세스 트랜지스터(TA2)의 소오스(210s)는 제2 드라이버 트랜지스터(TD2)의 드레인(220s)과 연결될 수 있다. 게이트들(110,120,210,220)은 동일한 재질로 동시에 형성될 수 있다. 유사하게, 게이트 절연막들(111,121,211,221)은 동일한 재질로 동시에 형성될 수 있다.
도 7a, 7b 및 7c를 참조하면, 제1 층간절연막(104)의 패터닝 및 전도체 증착으로 다수의 콘택들을 형성할 수 있다. 다수의 콘택들은 동시에 형성될 수 있다. 예컨대, 제1 액티브(102) 상에 제1 액세스 트랜지스터(TA1)의 드레인(110d) 및 소오스(110s)에 각각 접속되는 제1 비트라인 콘택(114) 및 제2 공유 콘택(225), 제1 드라이버 트랜지스터(TD1)의 소오스(120s)에 접속되는 제1 접지라인 콘택(124)을 형성할 수 있다. 아울러, 제1 액세스 트랜지스터(TA1)의 게이트(110)와 접속되는 제1 워드라인 콘택(115)과, 제1 드라이버 트랜지스터(TD1)의 게이트(120)와 접속되는 제1 콘택(122)을 형성할 수 있다. 제2 공유 콘택(225)은 제2 드라이버 트랜지스터(TD2)의 게이트(220)와도 접속될 수 있다.
마찬가지로, 제2 액티브(202) 상에 제2 액세스 트랜지스터(TA2)의 드레인(210d) 및 소오스(210s)에 각각 접속되는 제2 비트라인 콘택(214) 및 제1 공유 콘택(125), 제2 드라이버 트랜지스터(TD2)의 소오스(220s)에 접속되는 제2 접지라인 콘택(224)을 형성할 수 있다. 아울러, 제2 액세스 트랜지스터(TA2)의 게이트(210)와 접속되는 제2 워드라인 콘택(215)과, 제2 드라이버 트랜지스터(TD2)의 게이트(220)와 접속되는 제2 콘택(222)을 형성할 수 있다. 제1 공유 콘택(125)은 제1 드라이버 트랜지스터(TD1)의 게이트(120)와도 접속될 수 있다.
상기 콘택들과 트랜지스터들과의 접촉 저항을 줄이기 위해 트랜지스터들에 실리사이드 공정을 더 진행할 수 있다. 예컨대, 제1 액세스 트랜지스터(TA1)의 게이트(110), 드레인(110d) 및 소오스(110s)를 실리사이드 반응시켜 금속 실리사이드막(예: CoSix)을 더 형성할 수 있다. 제1 드라이버 트랜지스터(TD1), 제2 액세스 트랜지스터(TA2) 및 제2 드라이버 트랜지스터(TD2)에 대해서도 마찬가지로 실리사이드 반응을 더 진행할 수 있다. 실리사이드 반응은 자기정렬적으로 진행될 수 있다.
도 8a, 8b 및 8c를 참조하면, 4개의 NMOS 트랜지스터들(TA1,TA2,TD1,TD2)이 형성된 기판(101) 위에 수직 채널 구조의 PMOS 트랜지스터들을 형성하기 위한 제2 기판(301)을 접착할 수 있다. 예컨대, 제2 기판(301)에 제1 반도체막(303), 제2 반도체막(305) 및 제3 반도체막(307)을 형성한 후, 제2 기판(301)을 뒤집어 제1 층간절연막(104)에 접합시킬 수 있다. 제2 기판(301)은 단결정 혹은 다결정 혹은 비정질 실리콘 웨이퍼일 수 있다.
일례로, 상기 실리콘 웨이퍼를 제2 기판(301)으로 채택하고, 불순물 이온주입과 고온 활성화로 그 제2 기판(301)의 일부를 제1 내지 제3 반도체막(303-307)을 형성할 수 있다. 제1 반도체막(303)과 제3 반도체막(307)은 P형 불순물 이온주입과 고온 활성화로 P형 반도체막으로 형성할 수 있다. 제2 반도체막(305)은 N형 불순물 이온주입과 고온 활성화로 N형 반도체막으로 형성할 수 있다. 다른 예로, 상기 실리콘 웨이퍼를 제2 기판(301)으로 채택하고, 그 제2 기판(301)에 에피 성장 혹은 증착으로 제1 내지 제3 반도체막(303-307)을 형성할 수 있다. 본 실시예에 의하면, 제2 기판(301)에 불순물 이온주입으로 반도체막들(303-307)을 형성하므로, 마스크가 필요없으며 제2 기판(301)에 형성되는 트랜지스터들을 기판(101)에 형성되는 트랜지스터들과 전기적 내지 물리적으로 그 특성이 독립적으로 형성할 수 있다.
선택적으로, 제3 반도체막(307) 상에 금속막(309)을 더 형성할 수 있다. 금속막(309)은 금속을 증착하거나 혹은 제3 반도체막(307)을 실리사이드 반응시켜 금속 실리사이드막으로 형성할 수 있다.
도 9a, 9b 및 9c를 참조하면, 제1 콘택(122) 및 제2 콘택(222)과 각각 접속되는 제1 수직 필라(130) 및 제2 수직 필라(230)를 형성할 수 있다. 수직 필라들(130,230)은 앞서 설명한 제2 기판(301)을 뒤집어 제1 층간절연막(104)에 접착한 후 드라이 에칭을 통해 형성할 수 있다. 제1 수직 필라(130)는 위에서 아래로 제1 반도체막(303), 제2 반도체막(305) 및 제3 반도체막(307)이 적층된 구조를 가질 수 있다. 제1 반도체막(303)과 제3 반도체막(307)은 각각 수직 소오스 및 수직 드레인으로 활용되며, 제2 반도체막(305)은 수직 채널로 활용될 수 있다. 제2 수직 필라(230)도 이와 마찬가지로 수직 소오스로 활용되는 제1 반도체막(303), 수직 채널로 활용되는 제2 반도체막(305), 및 수직 드레인으로 활용되는 제3 반도체막(307)이 위에서 아래로 차례로 적층된 구조를 가질 수 있다. 제1 수직 필라(130) 및 제2 수직 필라(230) 각각에 금속막(309)이 더 포함된 경우 수직 드레인(307)과 제1 콘택(122)과의 저항이 낮아질 수 있다.
도 10a, 10b 및 10c를 참조하면, 제1 콘택(122)에 접속되는 PMOS 제2 로드 트랜지스터(TL2) 및 제2 콘택(222)에 접속되는 PMOS 제1 로드 트랜지스터(TL1)를 형성할 수 있다. 제2 로드 트랜지스터(TL2) 및 제1 로드 트랜지스터(TL1)의 자세한 평면 구조는 도 10d에 도시된다. 제1 로드 트랜지스(TL1)와 제2 로드 트랜지스터(TL2)는 동시에 형성될 수 있다.
예컨대, 산화막(예: LTO)과 도전막(예: Si, 금속, 혹은 이들의 조합)의 증착과 드라이 에칭으로 제1 수직 필라(130) 측벽에 수직 게이트 절연막(141)과 수직 게이트(140)를 형성하여 수직 채널 구조의 제2 로드 트랜지스터(TL2)를 형성할 수 있다. 다른 예로, 산화막의 증착과 드라이 에칭으로 수직 게이트 절연막(141)을 형성한 한, 도전막의 증착과 드라이 에칭으로 수직 게이트(140)를 형성할 수 있다. 제1 수직 필라(130)는 수직 소오스(303), 수직 채널(305) 및 수직 드레인(307)을 포함하며, 수직 게이트(140)는 제1 수직 필라(130)를 감싸는 서라운드 게이트 구조로 형성될 수 있다.
마찬가지로, 산화막과 도전막의 증착과 드라이 에칭으로 제2 수직 필라(230) 측벽에 수직 게이트 절연막(241)과 수직 게이트(240)를 형성하여 수직 채널 구조의 제1 로드 트랜지스터(TL1)를 형성할 수 있다. 수직 게이트(240) 역시 제2 수직 필라(230)를 감싸는 서라운드 게이트 구조로 형성할 수 있다. 다른 예로, 산화막의 증착과 드라이 에칭으로 수직 게이트 절연막(241)을 형성한 후, 도전막의 증착과 드라이 에칭으로 수직 게이트(240)를 형성할 수 있다.
제1 비트라인 콘택(114)과 접속되는 제1 비트라인(BL1)과, 제1 워드라인 콘택(115)과 접속되는 워드라인(WL)과, 제1 접지라인 콘택(124)과 접속되는 접지라인(Vss)을 형성할 수 있다. 이들 금속 배선들(BL1, WL, Vss)은 제2 로드 트랜지스터(TL2)와 동시에 형성될 수 있다. 예컨대, 제1 수직 필라(130) 측벽에 수직 게이트 절연막(141)을 형성한 이후, 도전막의 증착과 드라이 에칭으로 수직 게이트(140)를 형성할 때 이들 금속 배선들(BL1, WL, Vss)을 형성할 수 있다. 다른 예로, 이들 금속 배선들(BL1, WL, Vss)은 제2 로드 트랜지스터(TL2)를 형성한 이후 혹은 그 이전에 형성될 수 있다.
유사하게, 제2 비트라인 콘택(214)과 접속되는 제2 비트라인(BL2)과, 제2 워드라인 콘택(215)과 접속되는 워드라인(WL)과, 제2 접지라인 콘택(224)과 접속되는 접지라인(Vss)을 형성할 수 있다. 이들 금속 배선들(BL2, WL, Vss)은 제1 로드 트랜지스터(TL1) 형성 이전에, 동시에, 혹은 그 이후에 형성될 수 있다.
따라서, 제1 액세스 트랜지스터(TA1) 및 제2 액세스 트랜지스터(TA2)는 각각 제1 액세스 게이트(110) 및 제2 액세스 게이트(210)를 통해 같은 워드라인(WL)에 접속될 수 있다. 유사하게, 제1 드라이버 트랜지스터(TD1) 및 제2 드라이버 트랜지스터(TD2)는 각각 소오스(120s) 및 소오스(220s)를 통해 같은 접지라인(Vss)에 접속될 수 있다. 이와 다르게, 제1 액세스 트랜지스터(TA1) 및 제2 액세스 트랜지스터(TA2)는 각각 드레인(110d) 및 드레인(210d)을 통해 서로 다른 제1 비트라인(BL1) 및 제2 비트라인(BL2)에 접속될 수 있다. 이러한 전기적 연결 구조는 도 1을 참조하면 더욱 명백히 이해될 것이다.
도 11a, 11b 및 11c를 참조하면, 산화막의 증착으로 로드 트랜지스터들(TL1,TL2)과 금속 배선들(BL1,BL2,WL,Vss)을 덮는 제2 층간절연막(105)을 형성할 수 있다. 그런다음, 제1 로드 트랜지스터(TL1)를 제1 드라이버 트랜지스터(TD1)에 직렬 연결시킬 수 있는 제1 직렬 비아(126)와, 제2 로드 트랜지스터(TL2)를 제2 드라이버 트랜지스터(TD2)에 직렬 연결시킬 수 있는 제2 직렬 비아(226)를 형성할 수 있다. 제2 로드 트랜지스터(TL2)와 제2 직렬 비아(226)의 전기적 연결, 제1 로드 트랜지스터(TL1)와 제1 직렬 비아(126)의 전기적 연결의 자세한 평면 구조는 도 11d에 도시된다.
일례로, 제2 층간절연막(105)의 패터닝과 도전막 증착으로 제2 로드 트랜지스터(TL2)의 수직 게이트(140) 및 제2 공유 콘택(225)과 동시에 접속되는 제2 비아(227)를 형성할 수 있다. 제2 비아(227)는 제2 공유 콘택(225)과 조합되어 제2 직렬 비아(226)를 구성할 수 있다. 따라서, 제2 직렬 비아(226)를 통해 제2 로드 트랜지스터(TL2)의 수직 게이트(140)와 제2 드라이버 트랜지스터(TD2)의 게이트(220)가 서로 연결될 수 있다.
마찬가지로, 제2 층간절연막(105)의 패터닝과 도전막 증착으로 제1 로드 트랜지스터(TL1)의 수직 게이트(240) 및 제1 공유 콘택(125)과 동시에 접속되는 제1 비아(127)를 형성할 수 있다. 제1 비아(127)는 제1 공유 콘택(125)과 조합되어 제1 직렬 비아(126)를 구성할 수 있다. 따라서, 제1 직렬 비아(126)를 통해 제1 로드 트랜지스터(TL1)의 수직 게이트(240)와 제1 드라이버 트랜지스터(TD1)의 게이트(120)가 서로 연결될 수 있다.
도 12a, 12b 및 12c를 참조하면, 제2 층간절연막(105)을 덮는 제3 층간절연막(106)을 형성할 수 있다. 그런다음, 제3 층간절연막(106)의 패터닝과 도전막 증착으로 제2 로드 트랜지스터(TL2)의 소오스(303)에 접속되는 제2 전원라인 콘택(229)과, 제1 로드 트랜지스터(TL1)의 소오스(303)에 접속되는 제1 전원라인 콘택(129)을 형성할 수 있다. 소오스들(303)을 실리사이드 반응시키거나 혹은 소오스들(303) 상에 금속막을 더 형성하여 소오스들(303)과 전원라인 콘택들(229)과의 접촉 저항을 낮출 수 있다. 이어서, 제1 전원라인 콘택(129) 및 제2 전원라인 콘택(229)에 접속되는 전워라인(Vdd)을 형성하고, 전원라인(Vdd)을 덮는 제4 층간절연막(107)을 형성할 수 있다. 전원라인(Vdd)은 2개의 전원라인 콘택들(129,229)과 접속되므로, 2개의 로드 트랜지스터들(TL1,TL2)은 같은 전원라인(Vdd)에 연결될 수 있다. 상기 일련의 공정들에 의하면, 기판(101)에 4개의 NMOS 트랜지스터들(TA1,TA2,TD1,TD2)과, 그 위에 형성된 2개의 수직 채널 구조의 PMOS 트랜지스터들(TL1,TL2)을 포함하는 에스램 소자(100)가 구현될 수 있다.
도 13은 본 발명의 실시예에 따른 에스램 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 13을 참조하면, 메모리 카드(1200:MEMORY CARD)는 고용량의 데이터 저장 능력을 지원하기 위한 것으로 플래시 메모리(1210)를 포함할 수 있다. 메모리 카드(1200)는 호스트(HOST)와 플래시 메모리(1210:FLASH MEMORY) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220:MEMORY CONTROLLER)를 포함할 수 있다. 에스램(1221:SRAM)은 중앙처리장치(1222:CPU)의 동작 메모리로서 사용될 수 있는 것으로, 본 발명의 실시예들에 통해 개시된 것일 수 있다.
호스트 인터페이스(1223:HOST INTERFACE)는 메모리 카드(1200)와 접속되는 호스트(1230:HOST)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224:ECC)는 플래시 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225:MEMORY INTERFACE)는 플래시 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 메모리 카드(1200)는 호스트(1230)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬(ROM)을 더 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 수평 방향으로 동작하는 제1 트랜지스터들과; 그리고
    상기 제1 트랜지스터들 위에 배치되어 상기 제1 트랜지스터들과 수직 연결된 수직 방향으로 동작하는 제2 트랜지스터들을 포함하며,
    상기 제2 트랜지스터들은 수직 채널들을 수직 게이트들이 감싸는 수직 트랜지스터인 에스램 소자.
  2. 제1항에 있어서,
    상기 제1 트랜지스터들은 상기 수평 방향으로 동작하는 수평 채널들과 수평 게이트들을 포함하는 엔모스(NMOS) 트랜지스터들을 포함하고,
    상기 제2 트랜지스터들은 상기 수직 방향으로 동작하는 상기 수직 채널들 상하에 각각 수직 소오스들과 수직 드레인들이 배치되고 상기 수직 게이트들은 상기 수직 채널들을 감싸는 피모스(PMOS) 트랜지스터들을 포함하는 에스램 소자.
  3. 제2항에 있어서,
    상기 제1 트랜지스터들은 제1 및 제2 액세스 트랜지스터들과, 그리고 상기 제1 및 제2 액세스 트랜지스터들과 전기적으로 각각 연결된 제 및 제2 드라이버 트랜지스터들을 포함하고;
    상기 제2 트랜지스터들은 상기 제1 및 제2 드라이버 트랜지스터들과 각각 수직 연결된 제1 및 제2 로드 트랜지스터들을 포함하고,
    상기 제1 및 제2 로드 트랜지스터들의 수직 드레인들은 각각 상기 제2 및 제1 드라이버 트랜지스터들의 수평 게이트들과 연결되고, 상기 제1 및 제2 로드 트랜지스터들의 수직 게이트들은 상기 제1 및 제2 드라이버 트랜지스터들 각각의 수평 게이트들과 직렬 연결된 에스램 소자.
  4. 제3항에 있어서,
    상기 제1 및 제2 로드 트랜지스터들의 수직 드레인들과 상기 제2 및 제1 드라이버 트랜지스터들의 수직 게이트들을 전기적으로 각각 연결하는 콘택들과; 그리고
    상기 제1 및 제2 로드 트랜지스터들의 수직 게이트들과 상기 제1 및 제2 드라이버 트랜지스터들의 수평 게이트들을 전기적으로 각각 연결하는 직렬 비아들을 포함하는 에스램 소자.
  5. 제4항에 있어서,
    상기 직렬 비아들은:
    상기 제1 로드 트랜지스터의 수직 게이트에 접속된 제1 비아와, 그리고 상기 제1 드라이버 트랜지스터의 수평 게이트에 접속되며 상기 제1 비아와 연결된 제1 공유 콘택을 포함하여, 상기 제1 로드 트랜지스터를 상기 제1 드라이버 트랜지스터에 직렬 연결하는 제1 직렬 비아와; 그리고
    상기 제2 로드 트랜지스터의 수직 게이트에 접속된 제2 비아와, 그리고 상기 제2 드라이버 트랜지스터의 수평 게이트에 접속되며 상기 제2 비아와 연결된 제2 공유 콘택을 포함하여, 상기 제2 로드 트랜지스터를 상기 제2 드라이버 트랜지스터에 직렬 연결하는 제2 직렬 비아를;
    포함하는 에스램 소자.
  6. 제5항에 있어서,
    상기 제1 공유 콘택은 상기 제2 액세스 트랜지스터의 소오스와 접속되고, 상기 제2 공유 콘택은 상기 제1 액세스 트랜지스터의 소오스와 접속된 에스램 소자.
  7. 제4항에 있어서,
    상기 콘택들은:
    상기 제2 로드 트랜지스터의 수직 드레인을 상기 제1 드라이버 트랜지스터의 수평 게이트에 연결하는 제1 콘택과; 그리고
    상기 제1 로드 트랜지스터의 수직 드레인을 상기 제2 드라이버 트랜지스터의 수평 게이트에 연결하는 제2 콘택을;
    포함하는 엑스램 소자.
  8. 제1 기판 상에 수평 방향으로 동작하는 제1 트랜지스터들을 형성하고;
    제2 기판에 불순물을 이온주입하여 반도체막들을 형성하고;
    상기 제2 기판을 상기 제1 기판에 접촉시켜 상기 반도체막들을 상기 제1 기판 위에 적층시키고;
    상기 반도체막들을 패터닝하여 수직 필라들을 형성하고; 그리고
    상기 수직 필라들을 감싸는 도전막들을 형성하여 상기 제1 트랜지스터들과 전기적으로 수직 연결되어 인버터 회로를 구성하며, 수직 방향으로 동작하는 제2 트랜지스터들을 형성하는 것을 포함하는;
    에스램 소자의 제조방법.
  9. 제8항에 있어서,
    상기 제1 트랜지스터들을 형성하는 것은:
    상기 제1 기판 상에 서로 교차된 방향으로 연장된 수평 게이트들을 포함하는 엔모스(NMOS) 액세스 트랜지스터들 및 엔모스(NMOS) 드라이버 트랜지스터들을 형성하고;
    상기 드라이버 트랜지스터들의 게이트들과 상기 액세스 트랜지스터들의 소오스들과 공통 접속된 공유 콘택들을 형성하고; 그리고
    상기 드라이버 트랜지스터들의 게이트들과 접속된 콘택들을 형성하는 것을;
    포함하는 에스램 소자의 제조방법.
  10. 제9항에 있어서,
    상기 제2 트랜지스터들을 형성하는 것은:
    상기 콘택들과 수직 연결된 수직 채널들과, 상기 수직 채널들을 감싸는 수직 게이트들을 포함하는 피모스(PMOS) 로드 트랜지스터들을 형성하고; 그리고
    상기 로드 트랜지스터들의 상기 수직 게이트들과 상기 공유 콘택들과 접속되는 비아들을 형성하는 것을;
    포함하는 에스램 소자의 제조방법.
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