TW201530171A

TW201530171A - 自動測試設備的積體電路測試介面

Info

Publication number: TW201530171A
Application number: TW103119788A
Authority: TW
Inventors: Chun-Chi Chen; Hung-Wei Lai; Tsung-Jun Lee
Original assignee: Sitronix Technology Corp
Priority date: 2014-01-24
Filing date: 2014-06-06
Publication date: 2015-08-01
Also published as: TWI561839B; TWM488641U

Abstract

一種可升級一自動測試設備的積體電路測試介面，以測試一待測元件，該積體電路測試介面包含有至少一引腳，用來接收或傳送至少一測試訊號至該自動測試設備之一測試機；複數個數化器，耦接於該至少一引腳，以產生一數位訊號；一處理器，耦接於該複數個數化器，用來進行該數位訊號的處理；以及一連接件，用來連接該處理器與一電腦設備，以將該處理器之一輸出訊號傳送至該電腦設備；其中，該積體電路測試介面設置於該自動測試設備之該測試機與一針測機之間。

Description

自動測試設備的積體電路測試介面

本發明係關於一種積體電路測試介面，尤指一種可升級一自動測試設備，以測試一待測元件的積體電路測試介面。

由於液晶顯示器(Liquid Crystal Display，LCD)的低價化與高品質化，液晶顯示器已經被廣泛地應用在個人電腦、筆記型電腦(notebook)、個人數位助理(PDA)、行動電話、電視機，以及鐘錶等資訊產品中。

液晶顯示器主要由一至多個源極驅動器(行驅動器，column driver)、一至多個閘極驅動器(列驅動器，row driver)及一面板所組成。其中，液晶的穿透率對輸入電壓(transmittance-voltage)的特性呈非線性曲線。第1圖顯示習知液晶顯示器之一輸出電壓曲線之示意圖。如第1圖所示，在習知液晶顯示器的面板應用上，內部參考電壓VL0~VL6、VH0~VH6對應輸入資料產生的輸出電壓曲線(即一伽瑪曲線)分為正負極性並且有遞減性(由負極性往正極性則為遞增)，因此在數位至類比轉換功能的電路中會具有伽瑪校正，以補償液晶非線性的特性。

由於源極驅動器需要接收多組外部參考電壓，將輸入的數位訊號轉成相應的類比電壓，以輸出正確的電壓至資料線，進而驅動液晶顯示器之面板之像素進行顯示，因此液晶顯示器的驅動晶片的主要功能大致上可視為具有數位至類比轉換功能的電路。因此，在習知技術中，通常是利用測試機(tester)或測試板(test board)上的數化器進行液晶顯示器驅動晶片的測試。

積體電路的效能與測試速度一直以來都是產業技術追求的目標。在電子業迅速蓬勃發展的時代，隨著積體電路不斷地進步，自動測試設備往往僅使用了五年即被汰換，以配合電路往高頻發展、架構日益複雜化的需求。舊的機台，如Teradyne J750、SC312、Yokogawa TS6700等的測試規格只適用於測試單色的液晶顯示器驅動晶片(LCD driver IC)，而無法滿足目前的彩色液晶顯示器驅動晶片，因此已從業界的生產線上淘汰。

隨著晶片的售價不斷地往下走，積體電路測試的成本勢必得降低。其中，積體電路測試的主要成本花費來自於自動測試設備(Automatic Test Equipment)的消耗與更新。然而，若是依照以往自動測試設備五年即更新的汰換速率，積體電路測試的成本將會居高不下，而導致產品失去競爭力。

因此，如何發展低成本的自動測試設備，以大幅降低積體電路測試的成本，實為本領域的重要課題之一。

本發明之其中一目的即在於提供一種低成本的積體電路測試介面，可用於現有的自動測試設備中，以提升該自動測試設備的測試效能，進而降低積體電路測試的成本。

本發明揭露一種積體電路測試介面，用來升級一自動測試設備，以測試一待測元件，該積體電路測試介面包含有至少一引腳，用來接收或傳送至少一測試訊號至該自動測試設備之一測試機；複數個數化器(digitizer)，耦接於該至少一引腳，以產生一數位訊號；一處理器，耦接於該複數個數化器，用來進行該數位訊號的處理；以及一連接件，用來連接該處理器與一電腦設備，以將該處理器之一輸出訊號傳送至該電腦設備；其中，該積體電路測試介面設置於該自動測試設備之該測試機與一針測機之間。

本發明另揭露一種自動測試設備，以測試一待測元件，該自動測試設備包含有一測試機；一針測機，用來承載該待測元件；一探針卡，耦接於該測試機，用來探測該待測元件；以及一積體電路測試介面，耦接於該測試機之外。該積體電路測試介面包含有至少一引腳，用來接收或傳送至少一測試訊號至該自動測試設備之一測試機；複數個數化器，耦接於該至少一引腳，以產生一數位訊號；一處理器，耦接於該複數個數化器，用來進行該數位訊號的處理；以及一連接件，用來連接該處理器與一電腦設備，以將該處理器之一輸出訊號傳送至該電腦設備；其中，該積體電路測試介面設置於該自動測試設備之該測試機與該針測機之間。

VDDA、VSSA、Vcom‧‧‧內部參考電壓

20‧‧‧自動測試設備

200、600‧‧‧測試機

202、30、40、602、80‧‧‧積體電路測試介面

204‧‧‧探針塔

206‧‧‧探針卡

208‧‧‧針測機

212A、212B、212C‧‧‧引腳

214、304、404‧‧‧連接件

216‧‧‧電腦設備

22‧‧‧待測元件

300、400、90‧‧‧數化器

302A、302B、302C、402A、402B、402C、606、800‧‧‧處理器

310‧‧‧負載板

410‧‧‧探針介面板

SIG、SIG1、SIG2‧‧‧測試訊號

802‧‧‧運算放大器

804‧‧‧類比數位轉換器

BADC、BADC1、BACD2、S_DSP‧‧‧數位訊號

604‧‧‧複數個數化器

620‧‧‧二個數化器

622‧‧‧參數量測單元

624‧‧‧測距電路

FPGA_A、FPGA_B、FPGA_C‧‧‧元件可程式化邏輯閘陣列

11‧‧‧數位信號處理流程

110‧‧‧校正單元

112‧‧‧最大/最小單元

114‧‧‧平均單元

116‧‧‧解多工器

118、120‧‧‧邏輯閘

CAL‧‧‧校正值

max‧‧‧最大值

min‧‧‧最小值

average_pos、average_neg‧‧‧平均值

RST‧‧‧測試結果

pos_sum、neg_sum‧‧‧加總值

LMT‧‧‧門檻值

TOT‧‧‧總和

Ideal_Min、Ideal_Max‧‧‧理想值

RAM_max、RAM_min‧‧‧記憶體

ENB‧‧‧致能訊號

SAP‧‧‧取樣訊號

第1圖繪示習知一液晶顯示器之一輸出電壓曲線之示意圖。

第2圖為本發明實施例一自動測試設備之示意圖。

第3圖為本發明實施例一積體電路測試介面之示意圖。

第4圖為本發明實施例另一積體電路測試介面之示意圖。

第5圖為本發明實施例一測試機與一積體電路測試介面的接腳電子示意圖。

第6圖為本發明實施例一積體電路測試介面與待測元件之電流流向示意圖。

第7圖為本發明實施例一積體電路測試介面之系統功能方塊圖。

第8圖繪示第7圖之積體電路測試介面中一組液晶顯示器輸出通道的示意圖。

第9圖為關於第7圖之處理器與類比數位轉換器之一實現方式之示意圖。

第10圖繪示本發明實施例一元件可程式化邏輯閘陣列中數位信號處理的示意圖。

第11圖為第10圖所示之最大/最小單元之演算法示意圖。

第12圖為第10圖所示之數位信號處理流程之一輸出電壓曲線之示意圖。

第13圖為第10圖所示之平均單元之演算法示意圖。

第14圖為第10圖所示之校正單元之演算法示意圖。

第15圖為第2圖所示之積體電路測試介面之引腳之訊號時序圖。

請參考第2圖，第2圖為本發明實施例一自動測試設備20之示意圖。自動測試設備20包含有一測試機(tester)200、一積體電路測試介面202、一探針塔(probe tower)204、一探針卡(probe card)206、一針測機(prober)208及一電腦設備216，以測試一待測元件22(例如一晶圓、一液晶顯示器驅動晶片)的功能、參數與特性。自動測試設備20中的測試機200、探針塔204、探針卡206、針測機208、電腦設備216等可為舊機台(如Teradyne J750、SC312、Yokogawa TS6700等)的原始設備，而積體電路測試介面202可整合一探針介面板(probe interface board)、一負載板(load board)或一探測器板(probe board)，設置於自動測試設備20之測試機200與針測機208之間，以安裝於自動測試設備20中。

其中，積體電路測試介面202較佳地為一可抽換式介面，包含有引腳212A~212C、複數個數化器、一處理器及一連接件214。積體電路測試介面202利用引腳212A~212C接收或傳送測試訊號至測試機200，其包含有複數個數化器耦接於引腳212A~212C，以將液晶顯示器驅動晶片的類比測試訊號轉換為數位訊號，另包含有一至數個處理器耦接於該複數個數化器，以利於後續數位訊號的處理。然後，經過積體電路測試介面202中之數化器、處理器處理後的測試訊號可透過連接件214傳送一輸出訊號至電腦設備216，以進行測試結果的儲存、判斷、分析等後續流程。由於自動測試設備20中的測試機200、探針塔204、探針卡206、針測機208、電腦設備216等可為舊機台的原始設備，在測試不同規格或更高規格的待測電路22，只需置換成適當的積體電路測試介面202，並更改複數個數化器、處理器的設置，即可升級現有的自動測試設備，而不需汰換整個自動測試設備，因此可大幅降低積體電路測試的成本，提升產品的競爭力。

詳細來說，請參考第3圖，第3圖為本發明實施例一積體電路測試介面30之示意圖。積體電路測試介面30係整合負載板310並連接至如Yokogawa TS6700機台，可用來實現第2圖的積體電路測試介面202與測試機台的連接關係。如第3圖所示，數化器300及處理器302A、302B、302C設置於負載板310四周不影響負載板310的功能的位置，而經過數化器300、處理器302A、302B、302C處理後的測試訊號可透過連接件304傳送關於測試資料的輸出訊號至第2圖所示自動測試設備20之電腦設備216。連接件304可包含通用序列匯流排(Universal Serial Bus，USB)，或其他通用的序列埠如IEEE 1394高效能串聯匯流排等，以將測試資料傳送至電腦設備216。

第4圖繪示本發明實施例另一積體電路測試介面40之示意圖。積體電路測試介面40係整合探針介面板410並連接至如Teradyne J750機台，可用來實現第2圖的積體電路測試介面202與測試機台的連接關係。如第4圖所示，數化器400及處理器402A、402B、402C設置於探針介面板410的四周及中央不影響探針介面板410的功能的位置，而經過數化器400、處理器402A、402B、402C處理後的測試訊號可透過連接件404傳送關於測試資料的輸出訊號至第2圖所示自動測試設備20之電腦設備216。與積體電路測試介面30類似地，連接件404可以包含通用序列匯流排(Universal Serial Bus，USB)，或其他通用的序列埠如IEEE 1394高效能串聯匯流排等，以將測試資料傳送至電腦設備216。

在一些實施例中，測試機中具有專屬的液晶顯示器通道，例如Yokogawa TS6700機台的測試機等，此時，本發明的積體電路測試介面可直接連接至此類測試機的專屬的液晶顯示器通道(Dedicated LCD channels)，而利用其中的參數量測單元(Parametric measurement unit，PMU)進行量測。請參考第5圖，第5圖繪示本發明一測試機之液晶顯示器通道(LCD channels)600與一積體電路測試介面602的接腳電子(pin electronic)示意圖。液晶顯示器通道600可以是第2圖所示自動測試設備20之測試機200中專屬的液晶顯示器通道，而積體電路測試介面602可以是第2圖所示自動測試設備20之積體電路測試介面202(或第3圖所示之積體電路測試介面30)，複數個數化器604可以是第3圖所示之數化器300，處理器606可以是第3圖所示之處理器302A、302B、302C。液晶顯示器通道600包含二個數化器620，可用來測試液晶顯示器的源極驅動器，而積體電路測試介面602中的複數個數化器604耦接於液晶顯示器通道600，其接點位於液晶顯示器通道600的參數量測單元622及測距電路(Ranging Circuit，R/C)624之間，可根據量測需求，透過開關切換是否直接利用連接參數量測單元622進行量測。

在另一些實施例中，舊機台(如Teradyne J750)的原始設備不包含專屬的液晶顯示器通道。在此情況下，可將積體電路測試介面中的數化器連接至舊機台中的一般液晶顯示器通道(General LCD channels)，如第6圖所示。因此，當自動測試設備進行開路/閉路(open/short)測試時，測試機中的參數量測單元可限制待測元件22的輸出腳位為+/- 2V(即利用一般液晶顯示器通道提供箝位電壓2V或-2V)，使得電流將流至待測元件22中的二極體，而類比至數位轉換器可取得待測元件22的輸出資料。

需注意的是，上述的實施例說明積體電路測試介面中的複數個數化器(或類比數位轉換器)可耦接至專屬的液晶顯示器通道中的參數量測單元，亦可連接至一般液晶顯示器通道中的參數量測單元，但不限於此。在其他實施例中，另可於液晶顯示器通道或測試機之外提供二參數量測單元，分別產生箝位電壓2V及-2V，耦接於複數個數化器，以提供另外的測試訊號路徑，而增進量測效率。另外提供的參數量測單元亦可整合於探針介面板、負載板或探測器板中，或其他接近測試機的裝置上，而不限於此。

請參考第7圖，第7圖為本發明實施例一積體電路測試介面80之系統功能方塊圖。積體電路測試介面80可用來實現第2圖所示的積體電路測試介面202或第3圖所示的積體電路測試介面30。於積體電路測試介面80中，一數化器至少包含一運算放大器802及一類比至數位轉換器804。測試訊號SIG1、SIG2可由待測元件22直接饋入積體電路測試介面202之運算放大器802，或經由第2圖所示之測試機200取得測試訊號SIG1、SIG2。處理器800係用來實現第3圖所示的處理器302A、302B、302C，其可以包含一元件可程式化邏輯閘陣列(Field-programmable gate array，FPGA)，但不限於此，亦可利用多個元件可程式化邏輯閘陣列、一至多個特定應用積體電路(Application-specific integrated circuit，ASIC)、一至多個微處理單元(Micro processing unit，MPU)或一至多個微控制器(Microcontroller unit，MCU)實現。處理器800可集中、控制類比至數位轉換器804輸出的訊號BADC1、BADC2，並作轉換、排序、偏差校正或運算的處理。其中該處理器800亦耦接一至數個資料傳輸介面，例如RS-232或USB，用來與外部電腦，如第2圖所示的電腦設備216，或儲存設備作連接。

舉例來說，本發明可利用舊機台Yokogawa TS6700量測736個液晶顯示器輸出通道(channel)。在此情況下，可於一通用的多層負載板上利用92個8多工的類比至數位轉換器(8-multipexed ADCs)及184個具四組運算放大器(quad-OPAs)的晶片來實現第7圖中的運算放大器802及類比至數位轉換器804，並且在該負載板上定義出112個數位接腳及736個液晶顯示器接腳，及其所需的電源、裝置的控制線路，例如按鈕或液晶顯示模組等。

於另一實施例中，本發明可利用舊機台Teradyne J750量測2208個液晶顯示器輸出通道(channel)。在此情況下，可利用138個8多工的類比至數位轉換器(8-multipexed ADCs)及276個具四組運算放大器(quad-OPAs)的晶片來實現第7圖中的運算放大器802及類比至數位轉換器804。另外，若是需要符合雙液晶顯示器輸出通道的規格，可另加入276個四組單刀雙擲的(quad-Single Pole Double Throw，quad-SPDTs)開關晶片，以完成可支援共2208個液晶顯示器輸出通道的積體電路測試介面。

為了避免液晶產生極化現象，液晶顯示器的源極驅動器晶片需要雙極的輸入範圍。第8圖繪示第7圖之積體電路測試介面80中一組液晶顯示器輸出通道的示意圖。其中，類比數位轉換器804可採用串列週邊介面(Serial peripheral interface，SPI)的同步序列資料協定，其包含有四個接腳，分別用於承載時脈、資料輸入(Data In，DIN)、資料輸出(Data Out，DOUT)及晶片選擇(Chip Select，CS)的訊號，以減少類比數位轉換器804的封裝面積，並簡化類比數位轉換器804與處理器800之間的線路佈局。需注意的是，類比數位轉換器804與處理器800之間的資料傳輸可不限於使用SPI的同步序列資料協定。舉例來說，於另一些實施例中，可使用交互整合電路(Inter-Integrated Circuit，I²C)或高速低電壓差動訊號(Low-Voltage Differential Signaling，LVDS)等作為類比數位轉換器804與處理器800之間的資料傳輸介面。

此外，於積體電路測試介面中另可包含3.3V、1.2V及2.5V的穩壓器，3.3V的穩壓器可用於處理器800的輸出/輸入電源(I/O power)及類比數位轉換器804的數位電源，1.2V的穩壓器可用於處理器800的核心電源(core power)，而2.5V的穩壓器可用於處理器800中相位鎖定迴路的電壓源。

測試訊號SIG傳送至積體電路測試介面的數化器90，經轉換為數位訊號BADC後，交由處理器800(例如一至多個元件可程式化邏輯閘陣列)進行數位訊號處理，以對測試訊號SIG的進行校正。校正流程包含判斷每一組液晶顯示器輸出通道的增益及偏移。在一實施例中，校正的方程式係以下列公式表示y=Mx+C (1)

其中，C代表偏移量，M代表比例因數，x代表校正前的資料，而y代表校正過後的輸出資料。欲減少零點的誤差時，可將舊機台Yokogawa TS6700內液晶顯示器的參數量測單元設為數化器的可輸入最小值，然後再量測實際的二進位輸入碼，並將量測而得的實際值與理想值比較，兩者的差異即為C值。另一方面，欲減少增益的誤差時，可將舊機台Yokogawa TS6700內液晶顯示器的參數量測單元設為數化器的可輸入最大值，然後再量測實際的二進位輸入碼，並將量測而得的實際值與理想值比較，兩者的差異即為增益的誤差值，由此可得知比例因數的M值。

值得注意的是，積體電路測試介面中的處理器可以依不同功能需求區分為一個以上的處理單元，以便於管理。如第9圖所示，元件可程式化邏輯閘陣列FPGA_A、FPGA_B、FPGA_C可用來實現第7圖中的處理器800，元件可程式化邏輯閘陣列FPGA_A、FPGA_B分別連接至二組類比數位轉換器804，而元件可程式化邏輯閘陣列FPGA_A、FPGA_B處理過後的資料將傳送至元件可程式化邏輯閘陣列FPGA_C以執行進一步的運算。

元件可程式化邏輯閘陣列需處理類比數位轉換器804的串列週邊介面，亦即，設置類比數位轉換器804的暫存器，然後取得串列資料。舉例來說，若是利用92個8多工的類比至數位轉換器及184個具四組運算放大器的晶片量測736個液晶顯示器輸出通道，則代表類比數位轉換器804的串列週邊介面具有468個輸入輸出單元(Input output，IO)。在此情況下，元件可程式化邏輯閘陣列FPGA_C與元件可程式化邏輯閘陣列FPGA_A、FPGA_B之間分別可利用8位元的資料匯流排進行資料傳輸，而元件可程式化邏輯閘陣列FPGA_A、FPGA_B可分別連接至46個8多工的類比至數位轉換器，以處理類比數位轉換器的串列週邊介面。元件可程式化邏輯閘陣列FPGA_A、FPGA_B可將類比數位轉換器輸出的串列資料轉換為並列資料，然後將並列資料傳送至元件可程式化邏輯閘陣列FPGA_C執行進一步的運算。接著，元件可程式化邏輯閘陣列FPGA_C可對量測而得的原始數據進行校正、計算，以得到一測試結果(例如，測試通過或不通過)。

元件可程式化邏輯閘陣列FPGA_C可包含高速的平行數位加法器、乘法器及除法器。由於液晶非線性的特性，因此通常測試液晶顯示器驅動晶片是否通過測試，並萃取最大值/最小值及平均值。第10圖繪示本發明實施例一元件可程式化邏輯閘陣列中數位信號處理流程11的示意圖。數位信號處理流程11可利用第9圖之元件可程式化邏輯閘陣列FPGA_C實現。第10圖的實施例係以待測元件為一6位元的單晶片液晶顯示器驅動晶片為例。類比數位轉換器804轉換後而得的數位訊號BADC1、BADC2經過元件可程式化邏輯閘陣列FPGA_A、FPGA_B的初步處理後，形成數位訊號S_DSP。數位訊號S_DSP在傳送至元件可程式化邏輯閘陣列FPGA_C後，首先可經由一校正單元110判斷每一組液晶顯示器輸出通道的增益及偏移，然後透過一最大/最小單元112及一平均單元114計算出相關於測試訊號SIG之最大/最小值及平均值。每一個液晶顯示器通道上的最大/最小值及平均值計算出來後，經過解多工器(De-multiplexer)116及邏輯閘118、120的處理，可得出一測試結果RST，顯示待測元件22是否通過測試。

請參考第11圖，第11圖為第10圖所示之最大/最小單元112的演算法示意圖。關於運算最大值/最小值的硬體描述語言(Hardware description language，HDL)程式碼如下：pos_dev_min<=ADC_output-Pos_min; pos_dev_max<=Pos_max-ADC_output; neg_dev_min<=ADC_output-Neg_min; neg_dev_max<= Neg_max-ADC_output; if (pos_dev_min[MSB] | pos_dev_max[MSB] | neg_dev_min[MSB] | neg_dev_max[MSB]) pass_fail=0;// fail else pass_fail=1;//pass

經由上述運算而得的一輸出電壓曲線之示意圖如第12圖所示。其中，VRP與VRN分別代表液晶顯示器驅動晶片的正極與負極的64灰階輸出，Pos_max與Pos_min分別代表液晶顯示器驅動晶片通過測試與否的正極最大與最小限定值，而Neg_max與Neg_min分別代表液晶顯示器驅動晶片通過測試與否的負極最大與最小限定值。

第13圖為第10圖所示之平均單元114的演算法示意圖。關於運算平均值的硬體描述語言(HDL)程式碼如下：pos_sum<= ADC_output+ pos_sum; neg_sum<= ADC_output+ neg_sum; div18_5bit_adder_pos_avg ( .denom (368), // Total LCD output pins .numer (pos_sum), .quotient (average_pos), .remain (pos_avg_remain )); div18_5bit_adder_neg_avg ( .denom (368), // Total LCD output pins .numer (neg_sum), .quotient (average_neg), .remain (neg_avg_remain ));所有的運算放大器及類比至數位轉換器皆具有輸入偏移電壓(Offset voltage)，因此，不同的類比至數位轉換器的輸入最大值可能對應至不同的數位輸出值。為了減少零點的誤差及減少增益的誤差，需在元件可程式化邏輯閘陣列中先進行校正。如前所述，校正的方程式係以y=Mx+C表示，為了得到M值及C值，必須先輸入理想值y2、y1，然後利用下列運算取得M值及C值。

M= (y2-y1)/(x2-x1); (2) C=y1; (3)其中，x2與x1分別為類比至數位轉換器之理想值y2、y1所對應的最大值與最小值。於元件可程式化邏輯閘陣列中，y1及x1可設為固定的陣列。再來，需確認M值是否落於0.9至1.1的範圍內，以及確認C值是否落於+/- 20LSB的範圍內。根據上述公式可知，元件可程式化邏輯閘陣列需包含有一除法器與一減法器，且需支援可區別正/負號的運算，以正確地計算出 C值，而進行校正流程。接著，根據前述公式(1)，可於元件可程式化邏輯閘陣列中使用一多工器、一加法器及一減法器，以得到校正的輸出。

在一實施例中，類比至數位轉換器的最小位元取代編碼(Least significant bit，LSB)之最大值為7，而整個積體電路測試介面實際的偏移誤差不超過15 LSB，類比至數位轉換器具有13位元，全範圍(full range)為8191。因此，總共需15位元儲存，故需為元件可程式化邏輯閘陣列設置2組88,320位元(15bits x 64階x 92個類比至數位轉換器)的隨機存取記憶體(Random-access memory，RAM)。在另一實施例中，為了避免設置龐大的記憶體，可將多工器、除法器、加法器及減法器設計在同一組元件可程式化邏輯閘陣列中，以節省記憶體的使用量。

第14圖為第10圖所示之校正單元110的演算法示意圖。關於運算校正輸出的硬體描述語言(HDL)程式碼如下：//y=(|(y2-y1)|*x)/|(x2-x1)| + y1; Diff_x<=ADC_Max[i]- ADC_Min[i];// x2-x1 Diff_y<=ideal_Max[i]- ideal_Min[i];// y2-y1 Multi_y<=Diff_y*ADC_output;// (y2-y1)*x divide27_megafunction divide27_megafunction ( .denom (Diff_x), // divisor .numer (Multi_y), // dividend .quotient(cal_out1), .remain (remainder)); Cal_out<= cal_out1 + ideal_Min[i];在進行測試操作時，可將測試機設定為主控制器(Master)，而積體電路測試介面設定為從屬控制器(Slave)。作為主控制器的測試機可透過引腳控制整個自動測試設備的取樣啟始時間、數量及結束時間，而作為從屬控制器的積體電路測試介面根據測試機下達的指令進行測試及運算，然後輸出測試結果(即待測元件通過測試與否)。在一實施例中，測試機與積體電路測試介面中處理器的通訊可透過三個引腳完成，如第2圖中的引腳212A、212B、212C。舉例來說，積體電路測試介面中的處理器(如前述元件可程式化邏輯閘陣列FPGA_C)具有三個輸入輸出埠，分別連接引腳212A、212B、212C，其訊號時序圖如第15圖所示。第一輸入輸出埠透過第一引腳212A傳送一第一測試訊號至自動測試設備20之測試機200，該第一測試訊號包含一致能訊號ENB，以定義開始或結束測試、設定輸出測試資料至測試機200，或將輸出值接地以消除雜訊；第二輸入輸出埠透過第二引腳212B傳送一第二測試訊號至自動測試設備20之測試機200，該第二測試訊號包含一取樣訊號SAP，以決定待測元件22的取樣次數、輸出測試機200之設定值，或將輸出值接地以消除雜訊；而第三輸入輸出埠透過第三引腳212C傳送一第三測試訊號至自動測試設備20之測試機200，該第三測試訊號包含由元件可程式化邏輯閘陣列運算而得的一測試結果RST。當開始測試時，積體電路測試介面中的處理器會將測試結果RST的時序設置為0，而當結束測試後，測試結果RST被設置為1，則代表待測元件22通過測試。

上述實施例係以三個引腳區分積體電路測試介面中的處理器所輸出的資料，但不限於此，亦可依不實際製作需求，採用其他數目的(即一至多個)引腳，以作為積體電路測試介面與測試機之間的通訊。

測試結果RST除了可直接由積體電路測試介面的引腳(如，負責傳送測試結果RST的第三引腳212C)讀取之外，亦可連同測試的原始數據(Raw data)一併透過如通用序列匯流排等連接件214傳送至電腦設備216進行儲存或更進一步的分析。

綜上所述，本發明的積體電路測試介面利用複數個數化器及處理器整合探針介面板、一負載板或一探測器板，以在測試機之外進行轉換、排序、偏差校正或運算的處理，因此可升級舊有的機台。此外，利用本發明之積體電路測試介面，測試時間可大幅縮短，而相較於可測試相同規格的習知機台，本發明之自動測試設備具有較快的測試速度。因此可大幅地縮減測試成本及時間，提升產品的競爭力。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

30‧‧‧積體電路測試介面

300‧‧‧數化器

302A、302B、302C‧‧‧處理器

310‧‧‧負載板

304‧‧‧連接件

Claims

一種積體電路測試介面，用來升級一自動測試設備，以測試一待測元件，該積體電路測試介面包含有：至少一引腳，用來接收或傳送至少一測試訊號至該自動測試設備之一測試機；複數個數化器，耦接於該至少一引腳，以產生一數位訊號；一處理器，耦接於該複數個數化器，用來進行該數位訊號的處理；以及一連接件，用來連接該處理器與一電腦設備，以將該處理器之一輸出訊號傳送至該電腦設備；其中，該積體電路測試介面設置於該自動測試設備之該測試機與一針測機之間。
如請求項1所述之積體電路測試介面，其中該處理器將該數位訊號進行訊號轉換、排序、偏差校正或運算的處理。
如請求項1所述之積體電路測試介面，其整合一探針介面板、一負載板或一探測器板，以安裝於該自動測試設備中。
如請求項1所述之積體電路測試介面，其中該複數個數化器之每一數化器包含：一運算放大器；以及一類比至數位轉換器，耦接於該運算放大器。
如請求項1所述之積體電路測試介面，其中該處理器為一元件可程式化邏輯閘陣列、一特定應用積體電路、一微處理單元或一微控制器。
如請求項1所述之積體電路測試介面，其中該至少一引腳包含：一第一引腳，用來傳送該至少一測試訊號之一第一測試訊號至該自動測試設備之該測試機，該第一測試訊號包含一致能訊號，以讀寫一測試資料；一第二引腳，用來傳送該至少一測試訊號之一第二測試訊號至該自動測試設備之該測試機，該第二測試訊號包含一取樣訊號，以決定該待測元件的取樣次數；以及一第三引腳，用來傳送該至少一測試訊號之一第三測試訊號至該自動測試設備之該測試機，該第三測試訊號包含一測試結果。
如請求項1所述之積體電路測試介面，其中該積體電路測試介面為一可抽換式介面。
如請求項1所述之積體電路測試介面，其中該待測元件為一液晶顯示器驅動晶片。
如請求項1所述之積體電路測試介面，其中該連接件包含一通用序列匯流排。
一種自動測試設備，以測試一待測元件，該自動測試設備包含有：一測試機；一針測機，用來承載該待測元件；一探針卡，耦接於該測試機，用來探測該待測元件；以及一積體電路測試介面，耦接於該測試機之外，該積體電路測試介面包含有：至少一引腳，用來接收或傳送至少一測試訊號至該自動測試設備之一測試機；複數個數化器，耦接於該至少一引腳，以產生一數位訊號；一處理器，耦接於該複數個數化器，用來進行該數位訊號的處理；以及一連接件，用來連接該處理器與一電腦設備，以將該處理器之一輸出訊號傳送至該電腦設備；其中，該積體電路測試介面設置於該自動測試設備之該測試機與該針測機之間。
如請求項10所述之自動測試設備，其中該處理器將該數位訊號進行訊號轉換、排序、偏差校正或運算的處理。
如請求項10所述之自動測試設備，其中該積體電路測試介面整合一探針介面板、一負載板或一探測器板，以安裝於該自動測試設備中。
如請求項10所述之自動測試設備，其中該複數個數化器之每一數化器包含：一運算放大器；以及一類比至數位轉換器，耦接於該運算放大器。
如請求項10所述之自動測試設備，其中該處理器為一元件可程式化邏輯閘陣列、一特定應用積體電路、一微處理單元或一微控制器。
如請求項10所述之自動測試設備，其中該至少一引腳包含：一第一引腳，用來傳送該至少一測試訊號之一第一測試訊號至該自動測試設備之該測試機，該第一測試訊號包含一致能訊號，以讀寫一測試資料；一第二引腳，用來傳送該至少一測試訊號之一第二測試訊號至該自動測試設備之該測試機，該第二測試訊號包含一取樣訊號，以決定該待測元件的取樣次數；以及一第三引腳，用來傳送該至少一測試訊號之一第三測試訊號至該自動測試設備之該測試機，該第三測試訊號包含一測試結果。
如請求項10所述之自動測試設備，其中該積體電路測試介面為一可抽換式介面。
如請求項10所述之自動測試設備，其中該待測元件為一液晶顯示器驅動晶片。
如請求項10所述之自動測試設備，其中該連接件包含一通用序列匯流排。