TW201515177A - 後鈍化互連結構中具有屏蔽層的半導體裝置 - Google Patents

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Abstract

一種半導體裝置，包含半導體基材、介電層、鈍化層、保護層、後鈍化互連(PPI)結構以及屏蔽層。半導體基材包含電子電路。介電層形成在半導體基材上。鈍化層形成在介電層上。保護層配置在鈍化層上。後鈍化互連結構配置在保護層上，且具有訊號線以及接地線。屏蔽層配置在半導體基材上方，且位在訊號線與電子電路之間。屏蔽層實質上等電位連接後鈍化互連結構的接地線。

Description

後鈍化互連結構中具有屏蔽層的半導體裝置
本發明是有關於一種半導體裝置，且特別是有關於一種後鈍化互連(PPI)結構中具有屏蔽層的半導體裝置。
積體電路是由許多主動元件和被動元件所組成。這些元件進一步相互連接在一起，形成一個具有功能的電路。典型的互連結構包括例如金屬線的橫向互連結構，以及例如接觸孔的垂直互連結構。在現代的積體電路中，主動元件和被動元件的密度顯著地提高，因此互連結構的數量也隨之增加。近年來，因為晶圓級晶片尺寸封裝(wafer level chip scale packaging,WLCSP)具有相對簡單的製程，所以晶圓級晶片尺寸封裝被廣泛地使用。在一個典型的晶圓級晶片尺寸封裝，後鈍化互連(post-passivation interconnect,PPI)線路形成在鈍化層上方，而鈍化層覆蓋和保護位在其下方的積體電路。當互連結構的數量增加時，在晶圓級晶片尺寸封裝的後鈍化互連線路變得更加複雜。
根據本發明的一或多個實施方式，係提供一種半導體裝置，能避免半導體裝置中後鈍化互連(PPI)結構對電子 電路造成的電氣耦合或電性干擾。
根據本發明的一態樣，一種半導體裝置包含一半導體基材、一介電層、一鈍化層、一第一保護層、一後鈍化互連結構以及一第一屏蔽層。半導體基材包含一電子電路。介電層配置在半導體基材上方。鈍化層配置在介電層上方。第一保護層配置在鈍化層上方。後鈍化互連結構配置在第一保護層上方，且後鈍化互連結構包含至少一訊號線以及一第一接地線，第一接地線與訊號線分離。第一屏蔽層配置在半導體基材上方，且位在訊號線與電子電路之間，其中第一屏蔽層實質上等電位連接後鈍化互連結構的第一接地線。
根據本發明的另一態樣，一種半導體裝置包含一半導體基材、一介電層、一第一屏蔽層、一鈍化層、一第一保護層以及一後鈍化互連結構。介電層配置在半導體基材上方。第一屏蔽層配置在介電層上方。鈍化層覆蓋第一屏蔽層及介電層，鈍化層具有一第一開口位在第一屏蔽層上方。第一保護層覆蓋鈍化層，第一保護層具有一第二開口對準第一開口，使第一屏蔽層的一部分暴露出。後鈍化互連結構，配置在第一保護層上方，後鈍化互連結構包含至少一訊號線以及至少一接地線，接地線接觸第一屏蔽層的露出部分，其中訊號線與第一屏蔽層重疊。
根據本發明的另一態樣，一種半導體裝置包含一半導體基材、一鈍化層、一第一高分子層、一屏蔽層、一第二高分子層以及一重佈層結構。半導體基材包含具有一接 觸墊的一電子電路。鈍化層配置半導體基材上方。第一高分子層配置鈍化層上方。屏蔽層配置第一高分子層上方。第二高分子層覆蓋屏蔽層，且包含一開口露出屏蔽層的一部分。重佈層結構配置第二高分子層上方，且包含一訊號線以及一接地線，訊號線電性連接接觸墊，接地線與訊號線分離，其中接地線接觸屏蔽層的露出部分，且屏蔽層橫向延伸越過訊號線的一邊緣。
10、10a、10b、10c、10d、10e、10f、10g、10h、10i、10j、10k、10p‧‧‧半導體裝置
102‧‧‧電子電路
100‧‧‧半導體基材
200‧‧‧介電層
210‧‧‧層間介電層
220‧‧‧內金屬介電層
230‧‧‧接觸墊
300‧‧‧鈍化層
310‧‧‧第一開口
330‧‧‧第三開口
410‧‧‧第一保護層
412‧‧‧第二開口
414‧‧‧第四開口
420‧‧‧第二保護層
425‧‧‧開口
500‧‧‧後鈍化互連結構
510、510a、510b、510c‧‧‧訊號線
520‧‧‧第一接地線
520b‧‧‧第二接地線
530‧‧‧重分佈線
540‧‧‧接墊區域
550‧‧‧凸塊下金屬層
560‧‧‧焊球
610‧‧‧第一屏蔽層
620‧‧‧第二屏蔽層
621、622、623‧‧‧接地線
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1圖繪示本發明各種實施方式的半導體裝置的剖面示意圖。
第2-13圖繪示本發明各種實施方式的半導體裝置的剖面示意圖。
第14a圖繪示本發明一實施方式及一比較例的特性阻抗的曲線圖。
第14b圖繪示關於第14a圖之實施方式及比較例的傳遞損失的比較圖。
在下文的詳細敘述中，為便於解釋，闡述許多特定的細節，以便全面性地理解本發明的各種實施方式。但是，本發明之一或多個實施方式可以在沒有這些特定細節的情況下實施。在附圖中，為了圖示的清晰度，層結構及區域的厚度和寬度示意性的放大表示。圖示中，相似的標號表 示相似的元件。圖中所示的元件和區域本質上是示意性的，因此在圖中所示的相對大小或間隔不得用以限制本發明的範圍。
本發明大致上是有關於一種晶圓級晶片尺寸封裝(WLCSP)中具有後鈍化互連(PPI)的結構的半導體裝置。下文描述許多具體實施例的元件及其配置，以簡化本發明的內容。這些具體實施例僅是例示性的實施例，並非用以限制本發明。舉例而言，說明書中敘述形成第一特徵於第二特徵上(或上方)，這包括第一特徵及第二特徵直接接觸的實施方式，也包括在第一特徵與第二特徵之間形成額外特徵的實施方式，而使第一特徵不直接接觸第二特徵。此外，在本發明各種實施方式中可能使用重複的標號及/或字母。這種重複是為了簡化和清楚的目的，並非在敘述所討論的各種實施方式及/或配置之間的關係。
另外，本文中使用空間相對用語，如「下面」、「下方」、「上方」及類似用語，以便於描述圖中所示的一個元件或特徵與另一個元件或特徵之間的關係。除了在圖中繪示的方位之外，空間相對用語旨在涵蓋裝置在使用或操作中的不同方位。例如，如果將圖中的裝置翻轉，則被描述為在其它元件或特徵「下方」或「之下」的元件將變成在其它元件或特徵的「上方」。因此，「下方」的例示性用語可以包括上方和下方兩種方位。
可以理解的是，本文中雖然使用「第一」、「第二」等用語來描述各種元件，但這些元件不受這些用語的限 制。這些用語僅用來區分一元件與另一元件。例如，第一元件可以被稱為第二元件，類似地第二元件可以被稱為第一元件，而不脫離本發明之實施方式的範圍。另外，本文中「及/或」的用語包括一或多個所列舉之相關項目的任意及所有組合。
可以理解的是，當本文敘述一元件「連接」或「耦接」另一元件時，這可以是直接連接或耦接到另一元件；或者兩元件之間可以插置額外的元件。相反地，當本文敘述一元件「直接連接」或「直接耦接」到另一元件時，則兩元件之間不存在其他的元件。
第1圖繪示本發明各式實施方式之半導體裝置10的剖面示意圖。半導體裝置10包括半導體基材100、介電層200、鈍化層300、第一保護層410、後鈍化互連結構(post-passivation interconnect structure,PPI structure)500以及第一屏蔽層610。
半導體基板100包括形成在其中或其上的電子電路102。半導體基材100可包括例如塊狀矽晶圓(bulk silicon wafer)、絕緣體上半導體基材(semiconductor-on-insulator substrate)或矽鍺基材。電子電路102可以是適於特定用途的任何類型電路。例如，電子電路102可以包括諸如N型金屬氧化物半導體(NMOS)、P型金屬氧化物半導體(PMOS)及/或互補金屬氧化物半導體(CMOS)，及諸如電晶體、電容器、二極管、光電二極管及類似元件的電子裝置。本領域技術人員將可理解，提供上述實施例是為了說明之目的， 以進一步闡釋某些例示性實施方式的應用，而不得以任何方式限制本發明之範疇。當適合於一特定的應用時，其他的電路也能夠使用在本發明中。
在介電層200形成在半導體基材100上方，如第1圖所示。介電層可例如為低介電係數的介電材料所形成。適合介電層200的材料包括但不限於磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽玻璃(FSG)、矽碳氧化物(SiCxOy)、矽碳材料、聚合物材料以及類似的材料。可以使用任何適當的方法來形成介電層200。舉例而言，能夠使用旋塗技術、化學氣相沉積(CVD)技術、電漿增強化學氣相沉積(PECVD)技術及類似的技術來形成介電層。
在某些實施方式中，介電層200包括層間介電層(inter-layer dielectric)210。層間介電層210中形成有接觸結構(未繪示)，接觸結構貫穿層間介電層210，以提供電性連接到電子電路102。在層間介電層210中的接觸結構可由諸如TaN、Ta、TiN、Ti、CoW、銅、鎢、鋁、銀或上述之組合等金屬材料所製成。
在某些實施方式中，介電層200包括內金屬介電層(inter-metal dielectric)220，形成在層間介電層210上方。在一實施例中，內金屬介電層220為多層結構，且在內金屬介電層220中形成有多層金屬層(未繪示在第1圖)，使電子電路102中的各元件能夠相互連接，並提供外部的電性連接。在一般情況下，多個接觸窗(未繪示在第1圖)形成的兩個金屬層之間，以提供其間的電性連接。內金屬介電層 220可包括例如磷矽玻璃(PSG)，其可利用PECVD或高密度電漿化學氣相沉積(HDPCVD)或類似的方式形成。
在某些實施方式中，至少一個接觸墊230形成在介電層200上，並且接觸墊230經由掩埋在介電層200中的金屬層以及接觸結構或接觸窗電性連接至電子電路102。舉例而言，接觸墊230可由鋁、銅鋁、鋁合金、銅或銅合金等材料所製成。接觸墊230是配置以將電子電路102電性連接到後鈍化互連結構(PPI structure)500。
後鈍化互連結構500可包括訊號線、接地線、電容器、扇入線(fan-in lines)、扇出線(fan-out lines)及/或具有訊號線、接地線和重分佈線(re-distribution lines)的重佈層結構(redistribution layer structure)。如第1圖所示，後鈍化互連結構500包括訊號線510以及與訊號線510間隔的第一接地線520。第一接地線520連接到接地電壓，但訊號線510則是配置以傳送不同於接地訊號的電壓訊號或電流訊號。在一些實施方式中，後鈍化互連結構500更包括一或多條重分佈線，例如重分佈線530，其電性連接到訊號線510或第一接地線520。舉例而言，訊號線510、第一接地線520及重分佈線530可包括銅、鋁、銅合金或其它導電材料，上述導電材料可藉由電鍍法、化學鍍法、濺射法、化學氣相沉積等方法來形成。
第1圖所示，第一屏蔽層610形成在介電層200上，以屏蔽掉由後鈍化互連結構500所導致的電氣耦合或電性干擾，因此第一屏蔽層610防護電子電路102，以屏 蔽從後鈍化互連結構500而來的電性干擾。具體而言，第一屏蔽層610實質上是等電位連接(equi-potentially)到後鈍化互連結構500的第一接地線520，因此第一屏蔽層610耦接到接地電壓。此外，第一屏蔽層610位在訊號線510和電子電路102之間，並因此第一屏蔽層610屏蔽電子電路102，防止電子電路102受到後鈍化互連結構500的訊號線510及/或重分佈線530所引起的電氣耦合或電性干擾。在一實施例中，在垂直於第一屏蔽層610的方向上觀察時，第一屏蔽層610與後鈍化互連結構的訊號線510重疊。在另一實施例中，在垂直於第一屏蔽層610的方向上觀察時，第一屏蔽層610與電子電路102重疊。在又一實施例中，第一屏蔽層610的面積大於訊號線510的面積。
在一實施例中，在單一道的微影蝕刻製程中形成第一屏蔽層610及接觸墊230。詳細的說，第一屏蔽層610和接觸墊230是藉由單一的沉積製程沉積一層材料層，然後沉積的材料層在單一道的微影蝕刻製程中被圖案化，而形成第一屏蔽層610及接觸墊230。因此，根據本發明的一實施例，第一屏蔽層610和接觸墊230包括相同的材料。此外，第一屏蔽層610在一個與接觸墊230等高的平面上延伸。根據本發明的另一實施例，第一屏蔽層610與接觸墊230是彼此間隔開的，因此第一屏蔽層610和接觸墊230在電性上相互獨立。
值得注意的是，雖然第1圖繪示第一屏蔽層610是形成在介電層200上，但第一屏蔽層610可以設置在訊號 線510與電子電路102之間的任何位置。下文將詳細描述屏蔽層的其它的配置方式及特徵。
參照第1圖，鈍化層300設置在介電層200上方，且覆蓋第一屏蔽層610的一部分。在一實施例中，鈍化層300被圖案化而形成一或多個開口，例如第一開口310，而暴露出第一屏蔽層610的一部分。第一開口310允許第一屏蔽層610能夠連接到後鈍化互連結構500的接地線520。此外，鈍化層300的適合材料包括但不限於，經由CVD、PVD或類似方式所形成的未摻雜的矽酸鹽玻璃(USG)、氮化矽、氧化矽、氮氧化矽及非多孔材料。此外，鈍化層300可以是單層結構或多層結構。本領域的技術人員應理解，圖中繪示單一層結構的鈍化層和接觸墊僅為解釋說明之目的。據此，本發明某些實施方式可包括多層結構的鈍化層及/或多層結構的接觸墊。
第一保護層410形成在鈍化層300上。在某些實施方式中，第一保護層410具有第二開口412，第二開口412暴露出第一屏蔽層610的至少一部分。詳細的說，第二開口412與至少一部分的第一開口310相重疊。因此，第一屏蔽層610可以經由第一開口310和第二開口412而實質上等電位連接到第一接地線520。舉例而言，第一保護層410可由諸如苯并環丁烯(benzocyclobutene,BCB)、聚苯并噁唑(polybenzoxazole,PBO)、聚亞醯氨(polyimide)、環氧樹脂(epoxy)等聚合物材料或類似的材料所形成。
在某些實施方式中，鈍化層300和第一保護層410 分別具有第三開口330和第四開口414，第四開口414與至少一部分的第三開口330相重疊。第三開口330及第四開口414位在接觸墊230上方，並且經由第三開口330及第四開口414暴露出一部分的接觸墊230。接觸墊230的露出部分作為連接到後鈍化互連結構500的接觸點。
在某些實施方式中，半導體裝置10更包括有形成在後鈍化互連結構500上方的第二保護層420。第二保護層420也覆蓋第一保護層410的露出部分。第二保護層420具有開口425暴露出的後鈍化互連結構500的接墊區域540，在接墊區域540上方形成有凸塊下金屬層(under-bump metallurgy,UBM)550。此外，焊球560可形成在凸塊下金屬層550上，並因此電性連接到凸塊下金屬層550。在一實施例中，第二保護層420可由聚合物材料製成，例如苯并環丁烯(benzocyclobutene,BCB)、聚苯并噁唑(polybenzoxazole,PBO)、聚亞醯氨(polyimide)、環氧樹脂(epoxy)或類似材料。在某些實施例中，第二保護層420由無機材料所形成，例如未摻雜的矽酸鹽玻璃(USG)、氮化矽、氧氮化矽、氧化矽或類似材料。
第2-13圖繪示本發明各種實施方式之半導體裝置10a、10b、10c、10d、10e、10f、10g、10h、10i、10j、10k及10p的剖面示意圖。在第2-13圖中，相同的標號表示相同或相似的元件特徵。這些相同標號的元件特徵與前文關於第1圖的敘述相同或類似。因此，下文將省略這些或相似的元件特徵的敘述，以避免重複敘述。
如第2圖所示，半導體裝置10a的後鈍化互連結構500更包括第二接地線520b。第二接地線520b大致上等電位連接第一屏蔽層610。舉例而言，第一屏蔽層610可經由開口連接到第二接地線520b，例如經由分別形成在鈍化層300和第一保護層410的開口331及開口415讓第二接地線520b連接第一屏蔽層610。值得注意的是，第一接地線520和第二接地線520b分別形成在訊號線510的相對兩側。換句話說，訊號線510位在第一接地線520與第二接地線520b之間。在上述的配置結構中，第二接地線520b能夠抑制訊號線510與重分佈線530之間的電氣耦合或電性干擾。
請參照第3圖，半導體裝置10b更包括第二屏蔽層620，其形成在第二保護層420上。第二屏蔽層620實質上等電位連接第一接地線520。舉例而言，第二保護層420具有開口426暴露出第一接地線520的一部分，並且第二遮光層620經由開口426與第一接地線520接觸。另外，第二屏蔽層620沿水平方向延伸，並與訊號線510及第一屏蔽層610相重疊。在第二屏蔽層620和第二保護層420上方，可形成其他的保護層(第3圖未繪示)及/或重分佈電路(第3圖未繪示)。第二屏蔽層620屏蔽其上方的重分佈電路，讓第二屏蔽層620上方的重分佈電路避免受到因訊號線510的電訊號所衍生的電性干擾。
請參照第4圖，半導體裝置10c更包括第二接地線520b和第二屏蔽層620。第二屏蔽層620形成在第二保護層420上。第二接地線520b形成在第一保護層410上，且 實質上等電位連接第一屏蔽層610及第二屏蔽層620。類似地，第一接地線520實質上等電位連接第一遮光層610及第二遮光層620。訊號線510位在第一接地線520與第二接地線520b之間，而且訊號線510位在第一屏蔽層610與第二屏蔽層620之間。此外，第二屏蔽層620與第一屏蔽層610及訊號線510兩者重疊。本領域技術人員應理解，在第二屏蔽層620和第二保護層420上方，可以形成其他的保護層(第4圖未繪示)及/或重分佈電路(第4圖未繪示)。
請參照第5圖，半導體裝置10d與第3圖繪示的半導體裝置10b相似，不同之處是以形成在第二保護層420上的接地線621取代第二屏蔽層620。接地線621及第一接地線520耦接至一接地電壓或接地訊號。在某些實施方式中，接地線621與第一接地線520相重疊。
請參照第6圖，半導體裝置10e與第4圖繪示的半導體裝置10c相似，不同之處是以形成在第二保護層420上的接地線622、623取代第二屏蔽層620。接地線622與接地線623兩者是分隔開的。此外，接地線622及623分別連接到第一接地線520及第二接地線520b。
請參照第7圖，半導體裝置10f的特徵在於：第一屏蔽層610形成在第一保護層410上。再者，訊號線510及第一接地線520形成在第二保護層420上。後鈍化互連結構的一部分，例如訊號線510及第一接地線520，形成在第二保護層420上；但是後鈍化互連結構的另一部分，例如重分佈線530，形成在第一保護層410與第二保護層420 之間。在某些實施方式中，第一屏蔽層610及重分佈線530是以相同的材料所製成。第一屏蔽層610與重分佈線530是分隔開的，並且第一屏蔽層610在一個與重分佈線530等高的平面上延伸。
請參照第8圖，半導體裝置10g在結構上與第7圖繪示的半導體裝置10f相似，不同之處是半導體裝置10g更包括第二接地線520b，形成在第二保護層420上，而且訊號線510設置在第一接地線520與第二接地線520b之間。第一屏蔽層610實質上是等電位連接第一接地線520及第二接地線520b。
請參照第9圖，半導體裝置10h的特徵在於：第一屏蔽層610埋設在半導體基材100上方的介電層200之中。在某些實施方式中，第一屏蔽層610埋設在內金屬介電層220中。再者，內金屬介電層220、鈍化層300及第一保護層410可以被圖案化，而形成一或多個開口或通孔，第一屏蔽層610經由上述開口或通孔連接到第一接地線520。雖然第9圖繪示第一屏蔽層610形成在內金屬介電層220中，但是在某些實施方式中，第一屏蔽層610層可以埋設在層間介電層210中。
請參照第10圖，半導體裝置10i在結構上與第9圖繪示的半導體裝置10h相似，不同之處是半導體裝置10i更包括第二接地線520b，形成在第一保護層410上，其中訊號線510設置在第一接地線520與第二接地線520b之間。第一屏蔽層610實質上等電位連接第一接地線520及 第二接地線520b。
請參照第11圖，半導體裝置10j的特徵在於：第一屏蔽層610形成在介電層200的上方，但是第二屏蔽層620埋設在介電層200的內金屬介電層220之中。第二屏蔽層620可以經由形成在內金屬介電層220中的一或多個開口或通孔連接到第一屏蔽層610。在某些實施方式中，第二屏蔽層620僅只與第一屏蔽層610的一部分重疊，並且第二屏蔽層620朝向與第一屏蔽層610延伸方向相反的方向延伸。因此，相較於其他方式，此配置方式之有效的屏蔽區域可以增加。再者，第一及第二屏蔽層610、620分別形成在不同的層結構上，從而為電路設計提供極優異的可行性。在另一些實施方式中，第二屏蔽層620可以完全與第一屏蔽層610重疊。
請參照第12圖，半導體裝置10k在結構上與第11圖繪示的半導體裝置10j相似，不同之處是半導體裝置10k更包括第二接地線520b，形成在第一保護層410上；其中訊號線510設置在第一接地線520與第二接地線520b之間。第二接地線520b實質上等電位連接第一屏蔽層610。
請參照第13圖，半導體裝置10p包括第一接地線520、第二接地線520b以及多條訊號線510a、510b、510c。訊號線510a、510b、510c佈置在第一接地線520與第二接地線520b之間。第一屏蔽層610形成在介電層200上，並且等電位連接第一接地線520及第二接地線520b。第一屏蔽層610插入在電子電路102與訊號線510a、510b、510c 之間。再者，第一屏蔽層610與訊號線510a、510b、510c及電子電路102重疊，且第一屏蔽層610屏蔽掉訊號線510a、510b、510c所引起的電氣耦合。
第14a圖繪示本發明某些實施方式之半導體裝置及一比較例之半導體裝置的特性阻抗(characteristic impedance)曲線圖。比較例之半導體裝置不包含任何的屏蔽層。在第14a圖中，曲線A及曲線B分別表示本發明實施方式及比較例之特性阻抗。可發現曲線A近似於曲線B。值得注意的是，第14b圖繪示關於第14a圖之實施方式及比較例之半導體裝置的傳遞損失(transmission loss)比較圖。在第14b圖中，曲線C及曲線D分別表示本發明實施方式及比較例之傳遞損失。相較於比較例的結果，可以發現本發明實施方式之半導體裝置的傳遞損失較小，既使本發明實施方式的特性阻抗大致上與比較例的特性阻抗相同。因此，相較於先前技術，根據本發明實施方式的半導體裝置能夠提供一個更的電性性能。
根據本發明某些實施方式的一態樣，是提供一種半導體裝置。此半導體裝置包括：一半導體基材；一介電層，配置在半導體基材上方；一第一屏蔽層，配置在介電層上方；一鈍化層，覆蓋第一屏蔽層及介電層；一第一保護層，覆蓋鈍化層；以及一後鈍化互連(PPI)結構，配置第一保護層上方。鈍化層具有一第一開口位於第一屏蔽層上方。第一保護層具有一與第一開口重疊的第二開口，使得第一屏蔽層的一部分露出。後鈍化互連結構包括至少一訊號線及 至少一接地線。接地線與第一遮蔽層的露出部分接觸。再者，訊號線與第一屏蔽層重疊。
根據本發明某些實施方式的另一態樣，是提供一種半導體裝置，此半導體裝置包括：一半導體基材；一鈍化層，配置在半導體基材上方；一第一高分子層，配置在鈍化層上方；一屏蔽層，配置在第一聚合物層上方；一第二聚合物層，覆蓋屏蔽層；以及一重佈層結構，配置在第二聚合物層上方。半導體基板包括一個具有接觸墊的電子電路。第二聚合物層具有一個開口露出屏蔽層的一部分。重佈層結構包括一訊號線以及與訊號線分隔的一接地線。訊號線電性連接到接觸墊。接地線接觸屏蔽層的露出部分，且屏蔽層橫向延伸越過訊號線的一邊緣。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧半導體裝置
414‧‧‧第四開口
102‧‧‧電子電路
420‧‧‧第二保護層
100‧‧‧半導體基材
425‧‧‧開口
200‧‧‧介電層
500‧‧‧後鈍化互連結構
210‧‧‧層間介電層
510‧‧‧訊號線
220‧‧‧內金屬介電層
520‧‧‧第一接地線
230‧‧‧接觸墊
530‧‧‧重分佈線
300‧‧‧鈍化層
540‧‧‧接墊區域
310‧‧‧第一開口
550‧‧‧凸塊下金屬層
330‧‧‧第三開口
560‧‧‧焊球
410‧‧‧第一保護層
610‧‧‧第一屏蔽層
412‧‧‧第二開口

Claims (10)

  1. 一種半導體裝置，包含：一半導體基材，包含一電子電路；一介電層，配置在該半導體基材上方；一鈍化層，配置在該介電層上方；一第一保護層，配置在該鈍化層上方；一後鈍化互連結構，配置在該第一保護層上方，且該後鈍化互連結構包含至少一訊號線以及一第一接地線，該第一接地線與該訊號線分離；以及一第一屏蔽層，配置在該半導體基材上方，且位在該訊號線與該電子電路之間，其中該第一屏蔽層實質上等電位連接該後鈍化互連結構的該第一接地線。
  2. 如請求項1所述之半導體裝置，更包含一接觸墊位在該介電層上，其中該接觸墊與該第一屏蔽層分離，其中該第一屏蔽層設置在該介電層上，且該第一屏蔽層在一個與該接觸墊等高的平面上延伸，該第一屏蔽層與該接觸墊分離。
  3. 如請求項2所述之半導體裝置，其中該鈍化層具有一第一開口露出該第一屏蔽層的一部分，且該第一保護層具有一第二開口露出該第一屏蔽層的該露出部分，其中該後鈍化互連結構的該第一接地線經由該第一開口及該第二開口連接該介電層上的該第一屏蔽層。
  4. 如請求項2所述之半導體裝置，其中更包含一第二 接地線實質上等電位連接該第一屏蔽層，其中該訊號線位在該第一接地線與該第二接地線之間，其中該訊號線、該第一接地線及該第二接地線實質上位在該半導體基材上方的同一高度。
  5. 如請求項1所述之半導體裝置，更包含一第二保護層配置在該後鈍化互連結構上方，其中該第一保護層及該第二保護層為一高分子材料所製成，其中該第一屏蔽層與該後鈍化互連結構的該訊號線重疊。
  6. 如請求項5所述之半導體裝置，更包含一第二屏蔽層形成在該第二保護層上，其中該第二屏蔽層等電位連接該第一接地線，且與該第一屏蔽層重疊，其中該後鈍化互連結構更包含一第二接地線，實質上等電位連接該第一屏蔽層及該第二屏蔽層，其中該訊號線位在該第一接地線與該第二接地線之間。
  7. 如請求項2所述之半導體裝置，更包含一第二屏蔽層埋設在該介電層中，該第二屏蔽層實質上等電位連接該第一屏蔽層。
  8. 如請求項1所述之半導體裝置，其中該第一屏蔽層埋設在該半導體基材上方的該介電層中。
  9. 一種半導體裝置，包含： 一半導體基材；一介電層，配置在該半導體基材上方；一第一屏蔽層，配置在該介電層上方；一鈍化層，覆蓋該第一屏蔽層及該介電層，該鈍化層具有一第一開口位在該第一屏蔽層上方；一第一保護層，覆蓋該鈍化層，該第一保護層具有一第二開口對準該第一開口，使該第一屏蔽層的一部分暴露出；以及一後鈍化互連結構，配置在該第一保護層上方，該後鈍化互連結構包含至少一訊號線以及至少一接地線，該接地線接觸該第一屏蔽層的該露出部分，其中該訊號線與該第一屏蔽層重疊。
  10. 一種半導體裝置，包含：一半導體基材，其包含具有一接觸墊的一電子電路；一鈍化層，配置該半導體基材上方；一第一高分子層，配置該鈍化層上方；一屏蔽層，配置該第一高分子層上方；一第二高分子層，覆蓋該屏蔽層，且包含一開口露出該屏蔽層的一部分；以及一重佈層結構，配置該第二高分子層上方，且包含一訊號線以及一接地線，該訊號線電性連接該接觸墊，該接地線與該訊號線分離，其中該接地線接觸該屏蔽層的該露出部分，且該屏蔽層橫向延伸越過該訊號線的一邊緣。
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