TW201501257A - 半導體元件，半導體封裝結構及其製造方法 - Google Patents

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Abstract

本發明係關於一種半導體元件，半導體封裝結構及其製造方法。該半導體元件包括一半導體晶粒、一背側鍍金屬、一熱介面材料及一第一介金屬化合物。該背側鍍金屬位於該半導體晶粒之一表面。該熱介面材料位於該背側鍍金屬上，且包含銦鋅合金。該第一介金屬化合物位於該背側鍍金屬及該熱介面材料之間，且包含銦而不包含鋅。藉此，在回銲製程後，可增加接合效果及散熱效果。

Description

半導體元件，半導體封裝結構及其製造方法
本發明係關於一種半導體元件，半導體封裝結構及其製造方法。詳言之，本發明係關於一種具有背側鍍金屬(Back Side Metallization,BSM)及熱介面材料(Thermal Interface Material,TIM)之半導體元件，半導體封裝結構及其製造方法。
習知半導體封裝結構中，通常會覆蓋一散熱片，以接觸基板上之晶片之背面且將晶片產生之熱排出。由於該散熱片之材質係為銅，且該晶片之材質係為矽，因此，二者之接合效果及散熱效果皆不佳。為了改善上述缺點，一種解決方案係在該晶片背面增設背側鍍金屬(Back Side Metallization,BSM)及熱介面材料(Thermal Interface Material,TIM)，且該散熱片先接觸該熱介面材料，再經過回銲製程使得該散熱片接合至該熱介面材料。
該背側鍍金屬包含複數層金屬層，且該熱介面材料包含至少一金屬層。目前已知有數種之該背側鍍金屬及該熱介面材料之材質組合被提出，然而目前習知技術中，皆不可避免地在回銲製程中，會在熱介面材料內產生空孔(Void)，因而影響接合效果及散熱效果。此外，目前習知技術之回銲製程所需之溫度相當高。
本揭露之一方面係關於一種半導體元件。在一實施例中，該半導體元件包括一半導體晶粒、一背側鍍金屬(Back Side Metallization,BSM)、一熱介面材料(Thermal Interface Material,TIM)及一第一介金屬化合物(Intermetallic Compound,IMC)。該半導體晶粒具有一第一表面及一第二表面。該背側鍍金屬位於該半導體晶粒之第二表面。該熱介面材料位於該背側鍍金屬上，且包含銦鋅合金(In-Zn alloy)。該第一介金屬化合物位於該背側鍍金屬及該熱介面材料之間，且包含銦而不包含鋅。
本揭露之另一方面係關於一種半導體封裝結構。在一實施例中，該半導體封裝結構包括一基板、一半導體晶粒、一背側鍍金屬、一熱介面材料、一散熱片、一第一介金屬化合物及第二介金屬化合物。該半導體晶粒具有一第一表面及一第二表面，該半導體晶粒之第一表面係電性連接至該基板。該背側鍍金屬位於該半導體晶粒之第二表面。該熱介面材料位於該背側鍍金屬上，且包含銦鋅合金。該散熱片覆蓋該半導體晶粒以接觸該熱介面材料，且至少包含一銅層。該第一介金屬化合物位於該背側鍍金屬及該熱介面材料之間，且包含銦而不包含鋅。該第二介金屬化合物位於該熱介面材料及該散熱片之間，且包含銦而不包含鋅。
本揭露之另一方面係關於一種半導體封裝結構之製造方法。在一實施例中，該製造方法包括以下步驟：(a)形成一背側鍍金屬於一半導體晶粒之一第二表面上；(b)將該半導體晶粒之一第一表面電性連接至一基板；(c)提供一去除氧化物之材料至該背側鍍金屬；(d)形成一熱介面材料於該背側鍍金屬上，其中該熱介面材料包含銦鋅合金；(e)將一散熱片覆蓋該半導體晶粒以接觸該熱介面材料，其中該散熱片至少包含一銅層；及(f)進行回銲(Reflow)，以生成一第一介金屬化合物及一第二介金屬化合物，其中該第一介金屬化合物位於該 背側鍍金屬及該熱介面材料之間，且包含銦而不包含鋅；該第二介金屬化合物位於該熱介面材料及該散熱片之間，且包含銦而不包含鋅。
在本實施例中，由於該銦鋅合金會有固液共存之狀態。因此，在回銲製程中，如果該熱介面材料內產生空孔(Void)，則該液態之銦鋅合金可以馬上填滿該空孔，使得在回銲製程後，該熱介面材料中不會存有任何空孔，而可增加該熱介面材料與該散熱片間之接合效果及散熱效果。
1‧‧‧本發明半導體封裝結構之一實施例
1a‧‧‧本發明半導體封裝結構之另一實施例
10‧‧‧半導體元件
12‧‧‧基板
14‧‧‧半導體晶粒
15‧‧‧凸塊
16‧‧‧背側鍍金屬
17‧‧‧還原氣體
18‧‧‧熱介面材料
20‧‧‧散熱片
21‧‧‧鎳層
31‧‧‧曲線
32‧‧‧曲線
121‧‧‧基板之第一表面
122‧‧‧基板之第二表面
141‧‧‧半導體晶粒之第一表面
142‧‧‧半導體晶粒之第二表面
161‧‧‧第一金屬層
162‧‧‧第二金屬層
163‧‧‧第三金屬層
164‧‧‧助銲劑
181‧‧‧第一介金屬化合物
182‧‧‧第二介金屬化合物
182a‧‧‧第二介金屬化合物
183‧‧‧助銲劑
圖1顯示本發明半導體封裝結構之一實施例之剖視示意圖。。
圖2顯示圖1之區域A之局部放大示意圖。
圖3及圖4顯示本發明半導體封裝結構之製造方法之一實施例之示意圖。
圖5顯示本發明半導體封裝結構之製造方法之另一實施例之示意圖。
圖6顯示銦鋅合金之固液平衡相圖。
圖7顯示鋅在銦鋅合金中所佔的比例、液相線溫度與回銲時間之關係圖，其中回銲溫度為200℃。
圖8顯示鋅在銦鋅合金中所佔的比例、液相線溫度與回銲時間之關係圖，其中回銲溫度為250℃。
圖9顯示本發明半導體封裝結構之另一實施例之剖視示意圖。
圖10顯示圖9之區域B之局部放大示意圖。
參考圖1，顯示本發明半導體封裝結構之一實施例之剖視示意圖。該半導體封裝結構1包括一基板12、一半導體元件10及一散熱片20。該基板12係為一封裝基板，其包含一第一表面121、一第二表面122及複數個內部電性連接元件(圖中未示)。該等內部電性連接元件 係用以電性連接該第一表面121及該第二表面122。
該半導體元件10包括一半導體晶粒14、複數個凸塊15、一背側鍍金屬(Back Side Metallization,BSM)16及一熱介面材料18。
該半導體晶粒14包含一第一表面141及一第二表面142。
該等凸塊15係位於該半導體晶粒14之第一表面141，且電性連接該半導體晶粒14之第一表面141至該基板12之第二表面122。亦即，該半導體晶粒14係覆晶接合至該基板12。
該背側鍍金屬16係位於該半導體晶粒14之第二表面142上。
該熱介面材料18係位於該背側鍍金屬16上。
該散熱片20覆蓋該半導體晶粒14以接觸該熱介面材料18。在本實施例中，該散熱片20其更接合至該基板12之第二表面122，用以將該半導體晶粒14產生之熱排出。該散熱片20至少包含一銅層，在本實施例中，該散熱片20之材質係為銅。
參考圖2，顯示圖1之區域A之局部放大示意圖。如圖所示，該背側鍍金屬16包含複數層金屬層，亦即，該背側鍍金屬16可以是一層金屬層、二層金屬層或三層以上金屬層。在本實施例中，該背側鍍金屬16依序包含一第一金屬層161、一第二金屬層162及一第三金屬層163。該第一金屬層161係位於該半導體晶粒14之第二表面142上，且係為鋁層、鈦層或鉻層。該第二金屬層162係位於該第一金屬層161上，且係為鎳層或鎳釩合金層。該第三金屬層163係位於該第二金屬層162上，且係為銅層。換言之，該背側鍍金屬16最上方金屬層係為銅層。較佳地，該第一金屬層161及該第二金屬層162係由濺鍍而成，該第三金屬層163之銅層係由一濺鍍銅及一電鍍銅所組成，其中該電鍍銅係位於濺鍍銅上，且其厚度約為5μm。
該熱介面材料18係位於該第三金屬層163上，且包含至少一金屬層。在本實施例中，該熱介面材料18係為單層金屬層，其材質係為銦 鋅合金(In-Zn alloy)，且該銦鋅合金中鋅的重量百分比為5wt%至30wt%。然而，在其他實施例中，該熱介面材料18之材質係為鉍銦鋅合金(Bi-In alloy)。該散熱片20之銅層係直接接觸該熱介面材料18。
在經過回銲製程後，該散熱片20會和該熱介面材料18緊密接合，同時在該熱介面材料18中會成一第一介金屬化合物(Intermetallic Compound,IMC)181及一第二介金屬化合物182。該第一介金屬化合物181位於該背側鍍金屬16之第三金屬層163及該熱介面材料18之間，其係由該熱介面材料18中之銦與該第三金屬層163之銅反應而形成之Cu11In9。因此，該第一介金屬化合物181包含銦而不包含鋅。該第二介金屬化合物182位於該熱介面材料18及該散熱片20之間，其係由該熱介面材料18中之銦與該散熱片20之銅反應而形成之Cu11In9。因此，該第二介金屬化合物182包含銦而不包含鋅。
由於該銦鋅合金會有固液共存之狀態。因此，在回銲製程中，如果該熱介面材料18內產生空孔(Void)，則該液態之銦鋅合金可以馬上填滿該空孔，使得在回銲製程後，該熱介面材料18中不會存有任何空孔，而可增加該熱介面材料18與該散熱片20間之接合效果及散熱效果。
參考圖3及圖4，顯示本發明半導體封裝結構之製造方法之一實施例之示意圖。參考圖3，形成一背側鍍金屬16於一半導體晶粒14之第二表面142。該背側鍍金屬16包含複數層金屬層。在本實施例中，該背側鍍金屬16依序包含一第一金屬層161、一第二金屬層162及一第三金屬層163(圖2)。該第一金屬層161(例如：鋁層、鈦層或鉻層)係先形成於該半導體晶粒14之第二表面142上。接著，該第二金屬層162(例如：鎳層或鎳釩合金層)形成於該第一金屬層161上。接著，該第三金屬層163(例如：銅層)形成於該第二金屬層162上。較佳地，該第一金屬層161及該第二金屬層162係由濺鍍而成，該第三金屬 層163之銅層係先形成一濺鍍銅於該第二金屬層162上，再形成一電鍍銅於該濺鍍銅上，且該電鍍銅之厚度約為5μm。
接著，將該半導體晶粒14電性連接至一基板12。在本實施例中，該基板12係為一封裝基板，其包含一第一表面121、一第二表面122及複數個內部電性連接元件(圖中未示)。該等內部電性連接元件係用以電性連接該第一表面121及該第二表面122。該半導體晶粒14更包含一第二表面142及複數個凸塊15。該等凸塊15係位於該半導體晶粒14之第一表面141。該半導體晶粒14利用該等凸塊15覆晶接合至該基板12，使得該半導體晶粒14之第一表面141電性連接至該基板12之第二表面122。
參考圖4，提供一去除氧化物之材料至該背側鍍金屬16，以防止該背側鍍金屬16因氧化而無法接合。在本實施例中，該去除氧化物之材料係為助銲劑(Flux)164，其係形成於該背側鍍金屬16之背面。接著，提供一熱介面材料18。在本實施例中，該熱介面材料18係為單層金屬箔，其材質係為銦鋅合金(In-Zn alloy)，且該銦鋅合金中鋅的重量百分比為5wt%至30wt%。然而，在其他實施例中，該熱介面材料18之材質係為鉍銦鋅合金(Bi-In alloy)。為了去除該熱介面材料18之氧化物，該熱介面材料18上下表面皆形成一助銲劑183。可以理解的是，該助銲劑164與該助銲劑183之材質可為不同組成。
接著，將該熱介面材料18配置於該背側鍍金屬16上。接著，將一散熱片(Lid)20(圖1)覆蓋該半導體晶粒14以接觸該熱介面材料18。在本實施例中，該散熱片20係為一散熱片，其更接合至該基板12之第二表面122。該散熱片20至少包含一銅層，在本實施例中，該散熱片20之材質係為銅，且該散熱片20之銅層係直接接觸該熱介面材料18。
接著，進行回銲(Reflow)，以形成一半導體封裝結構1，如圖1 所示。在經過回銲製程後，該散熱片20會和該熱介面材料18緊密接合，同時在該熱介面材料18中會成一第一介金屬化合物(Intermetallic Compound,IMC)181及一第二介金屬化合物182(圖2)。該第一介金屬化合物181位於該背側鍍金屬16之第三金屬層163及該熱介面材料18之間，其係由該熱介面材料18中之銦與該第三金屬層163之銅反應而形成之Cu11In9。因此，該第一介金屬化合物181包含銦而不包含鋅。該第二介金屬化合物182位於該熱介面材料18及該散熱片20之間，其係由該熱介面材料18中之銦與該散熱片20之銅反應而形成之Cu11In9。因此，該第二介金屬化合物182包含銦而不包含鋅。
參考圖5，顯示本發明半導體封裝結構之製造方法之另一實施例之示意圖。本實施例之製造方法與圖3至圖4之製造方法大致相同，其不同處僅在於，在本實施例中，該去除氧化物之材料係為還原氣體(Forming Gas)17(例如：氫氣、氮氣、氟氣或氯氣)，而不需使用助銲劑。詳言之，該背側鍍金屬16連同該半導體晶粒14及該基板12先置放於充滿該還原氣體17之隧道(Channel)中。接著，將該熱介面材料18配置於該背側鍍金屬16上。接著，將該散熱片20(圖1)覆蓋該半導體晶粒14以接觸該熱介面材料18。接著，進行回銲(Reflow)。要注意的是，上述所有製程皆在充滿該還原氣體17之隧道中進行。
參考圖6，顯示銦鋅合金之固液平衡相圖。圖中橫座標係為鋅在銦鋅合金中所佔的莫耳數比例，縱座標係為溫度。如圖所示，曲線31(對應溫度為413K)係為固相線，在曲線31以下時，銦鋅合金係為固態；曲線32係為液相線，在曲線32以上時，銦鋅合金係為液態；在曲線31及曲線32之間，銦鋅合金係為固液共存。而且，隨著鋅在銦鋅合金中所佔的莫耳數比例越高，該固液共存之區域越大，亦即，固液共存之情況越容易發生。在本實施例中，在回銲製程中，由於該熱介 面材料18中之銦會與該第三金屬層163之銅及該散熱片20之銅反應，形成一介金屬化合物(Cu11In9)，而鋅不會與銅反應。因此，該熱介面材料18中之鋅在銦鋅合金中所佔的莫耳數比例會越來越高，此時，溫度只要超過413K，該銦鋅合金即呈現固液共存之狀態。在此情況下，如果該熱介面材料18內產生空孔，則該液態之銦鋅合金可以馬上填滿該空孔，使得在回銲製程後，該熱介面材料18中不會存有任何空孔，而可增加該熱介面材料18與該散熱片20間之接合效果及散熱效果。
參考圖7，其為設定回銲溫度為200℃時，顯示鋅在銦鋅合金中所佔的比例、液相線溫度與回銲時間之關係圖。圖中橫座標係為回銲時間，左邊縱座標係為鋅在銦鋅合金中所佔的原子百分比(at.%)，右邊縱座標係為銦鋅合金的液相線的溫度。圖中顯示二種起始成分比例的銦鋅合金，第一種：鋅為10 wt%(重量百分比)的銦鋅合金(等同於鋅為16.3 at.%(原子百分比)的銦鋅合金)，及第二種：鋅為20 wt%(重量百分比)的銦鋅合金(等同於鋅為30.5 at.%(原子百分比)的銦鋅合金)。圖中四條曲線代表如下：第一種：■代表起始成分中鋅為16.3原子百分比(at.%)的銦鋅合金隨時間變化的液相線溫度；◆代表起始成分中鋅為16.3原子百分比(at.%)的銦鋅合金隨時間變化的鋅成分；第二種：×代表起始成分中鋅為30.5原子百分比(at.%)的銦鋅合金隨時間變化的液相線溫度；▲代表起始成分中鋅為30.5原子百分比(at.%)的銦鋅合金隨時間變化的鋅成分。由圖中可看出，在回銲溫度為200℃情況下，隨著時間增加，鋅在銦鋅合金中所佔的比例隨之增加，同時銦鋅合金的液相線溫度也隨之增加。舉例而言，當經過300秒後，銦鋅合金的液相線溫度增加了約15℃。
參考圖8，其為設定回銲溫度為250℃，顯示鋅在銦鋅合金中所佔的比例、液相線溫度與回銲時間之關係圖。圖中橫座標係為回銲時 間，左邊縱座標係為鋅在銦鋅合金中所佔的原子百分比(at.%)，右邊縱座標係為銦鋅合金的液相線的溫度。圖中顯示二種起始成分比例的銦鋅合金，第一種：鋅為10 wt%(重量百分比)的銦鋅合金(等同於鋅為16.3 at.%(原子百分比)的銦鋅合金)，及第二種：鋅為20 wt%(重量百分比)的銦鋅合金(等同於鋅為30.5 at.%(原子百分比)的銦鋅合金)。圖中四條曲線代表如下：第一種：■代表起始成分中鋅為16.3原子百分比(at.%)的銦鋅合金隨時間變化的液相線溫度；◆代表起始成分中鋅為16.3原子百分比(at.%)的銦鋅合金隨時間變化的鋅成分；第二種：×代表起始成分中鋅為30.5原子百分比(at.%)的銦鋅合金隨時間變化的液相線溫度；▲代表起始成分中鋅為30.5原子百分比(at.%)的銦鋅合金隨時間變化的鋅成分。由圖中可看出，在回銲溫度為250℃情況下，隨著時間增加，鋅在銦鋅合金中所佔的比例隨之增加，同時銦鋅合金的液相線溫度也隨之增加。舉例而言，當經過300秒後，銦鋅合金的液相線溫度增加了約20℃。
參考圖9，顯示本發明半導體封裝結構之另一實施例之剖視示意圖。本實施例之半導體封裝結構1a與圖1所示之半導體封裝結構1大致相同，其不同處如下所述。在本實施例之該半導體封裝結構1a中，該散熱片20更包括一鎳層21，位於該散熱片20之銅層上。該鎳層21係直接接觸該熱介面材料18。
參考圖10，顯示圖9之區域B之局部放大示意圖。如圖所示，該熱介面材料18中之銦與該散熱片20之該鎳層21反應而形成第二介金屬化合物182a，且該第二介金屬化合物182a係為In27Ni10。因此，該第二介金屬化合物182a包含銦而不包含鋅。本實施例之半導體封裝結構1a之製造方法與圖3及圖4所示之製造方法大致相同，其不同處僅在於該散熱片20之銅層上先行成一鎳層21，再將該該散熱片20覆蓋該半導體晶粒14以接觸該熱介面材料18。接著，進行回銲，以形成一半導體 封裝結構1a。在回銲過程中，該熱介面材料18中之銦與該散熱片20之該鎳層21反應，因此，該熱介面材料18中之鋅所佔比例會隨時間而增加。
惟上述實施例僅為說明本發明之原理及其功效，而非用以限制本發明。因此，習於此技術之人士對上述實施例進行修改及變化仍不脫本發明之精神。本發明之權利範圍應如後述之申請專利範圍所列。
1‧‧‧本發明半導體封裝結構之一實施例
10‧‧‧半導體元件
12‧‧‧基板
14‧‧‧半導體晶粒
15‧‧‧凸塊
16‧‧‧背側鍍金屬
18‧‧‧熱介面材料
20‧‧‧散熱片
121‧‧‧基板之第一表面
122‧‧‧基板之第二表面
141‧‧‧半導體晶粒之第一表面
142‧‧‧半導體晶粒之第二表面

Claims (20)

  1. 一種半導體元件，包括：一半導體晶粒，具有一第一表面及一第二表面；一背側鍍金屬，位於該半導體晶粒之第二表面；一熱介面材料，位於該背側鍍金屬上，且包含銦鋅合金；及一第一介金屬化合物，位於該背側鍍金屬及該熱介面材料之間，且包含銦而不包含鋅。
  2. 如請求項1之半導體元件，其中該背側鍍金屬包含複數層金屬層，其中最上方金屬層係為銅層，且該第一介金屬化合物係為Cu11In9。
  3. 如請求項2之半導體元件，其中該背側鍍金屬之銅層係由一濺鍍銅及一電鍍銅所組成，且該電鍍銅之厚度約為5μm。
  4. 如請求項2之半導體元件，其中該背側鍍金屬依序包含一第一金屬層、一第二金屬層及一第三金屬層，該第一金屬層係位於該半導體晶粒之第二表面上，且係為鋁層、鈦層或鉻層；該第二金屬層係位於該第一金屬層上，且係為鎳層或鎳釩合金層；該第三金屬層係位於該第二金屬層上，且係為銅層。
  5. 如請求項1之半導體元件，其中該熱介面材料之銦鋅合金中鋅的含量為5wt%至30wt%。
  6. 一種半導體封裝結構，包括：一基板；一半導體晶粒，具有一第一表面及一第二表面，該半導體晶粒之第一表面係電性連接至該基板；一背側鍍金屬，位於該半導體晶粒之第二表面；一熱介面材料，位於該背側鍍金屬上，且包含銦鋅合金； 一散熱片，覆蓋該半導體晶粒以接觸該熱介面材料，且至少包含一銅層；一第一介金屬化合物，位於該背側鍍金屬及該熱介面材料之間，且包含銦而不包含鋅；及一第二介金屬化合物，位於該熱介面材料及該散熱片之間，且包含銦而不包含鋅。
  7. 如請求項6之半導體封裝結構，其中該背側鍍金屬包含複數層金屬層，其中最上方金屬層係為銅層，且該第一介金屬化合物係為Cu11In9。
  8. 如請求項7之半導體封裝結構，其中該背側鍍金屬之銅層係由一濺鍍銅及一電鍍銅所組成，且該電鍍銅之厚度約為5μm。
  9. 如請求項7之半導體封裝結構，其中該背側鍍金屬依序包含一第一金屬層、一第二金屬層及一第三金屬層，該第一金屬層係位於該半導體晶粒之第二表面上，且係為鋁層、鈦層或鉻層；該第二金屬層係位於該第一金屬層上，且係為鎳層或鎳釩合金層；該第三金屬層係位於該第二金屬層上，且係為銅層。
  10. 如請求項6之半導體封裝結構，其中該熱介面材料之銦鋅合金中鋅的含量為5wt%至30wt%。
  11. 如請求項6之半導體封裝結構，其中該散熱片之銅層係直接接觸該熱介面材料，且該第二介金屬化合物係為Cu11In9。
  12. 如請求項6之半導體封裝結構，其中該散熱片更包括一鎳層，該鎳層係直接接觸該熱介面材料，且該第二介金屬化合物係為In27Ni10。
  13. 一種半導體封裝結構之製造方法，包括以下步驟：(a)形成一背側鍍金屬於一半導體晶粒之一第二表面上；(b)將該半導體晶粒之一第一表面電性連接至一基板； (c)提供一去除氧化物之材料至該背側鍍金屬；(d)形成一熱介面材料於該背側鍍金屬上，其中該熱介面材料包含銦鋅合金；(e)將一散熱片覆蓋該半導體晶粒以接觸該熱介面材料，其中該散熱片至少包含一銅層；及(f)進行回銲，以生成一第一介金屬化合物及一第二介金屬化合物，其中該第一介金屬化合物位於該背側鍍金屬及該熱介面材料之間，且包含銦而不包含鋅；該第二介金屬化合物位於該熱介面材料及該散熱片之間，且包含銦而不包含鋅。
  14. 如請求項13之製造方法，其中步驟(a)中，該背側鍍金屬包含複數層金屬層，其中最上方金屬層係為銅層，且步驟(f)中，該第一介金屬化合物係為Cu11In9。
  15. 如請求項14之製造方法，其中步驟(a)中，該背側鍍金屬之銅層係由一濺鍍銅及一電鍍銅所組成，且該電鍍銅之厚度約為5μm。
  16. 如請求項14之製造方法，其中步驟(a)中，該背側鍍金屬依序包含一第一金屬層、一第二金屬層及一第三金屬層，該第一金屬層係位於該半導體晶粒之第二表面上，且係為鋁層、鈦層或鉻層；該第二金屬層係位於該第一金屬層上，且係為鎳層或鎳釩合金層；該第三金屬層係位於該第二金屬層上，且係為銅層。
  17. 如請求項13之製造方法，其中步驟(c)中，該去除氧化物之材料係為還原氣體或助銲劑。
  18. 如請求項13之製造方法，其中步驟(d)中，該熱介面材料之銦鋅合金中鋅的含量為5wt%至30wt%。
  19. 如請求項13之製造方法，其中步驟(e)中，該散熱片之銅層係直接接觸該熱介面材料；且步驟(f)中，該第二介金屬化合物係為Cu11In9。
  20. 如請求項13之製造方法，其中步驟(e)中，該散熱片更包括一鎳層，該鎳層係直接接觸該熱介面材料；且步驟(f)中，該第二介金屬化合物係為In27Ni10。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI650816B (zh) * 2016-08-31 2019-02-11 華為技術有限公司 半導體裝置及其製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6641524B1 (ja) * 2018-02-26 2020-02-05 新電元工業株式会社 半導体装置の製造方法
CN110648987B (zh) * 2019-10-11 2022-09-06 宁波施捷电子有限公司 一种界面导热材料层及其用途
WO2021142766A1 (en) * 2020-01-17 2021-07-22 Tianjin Laird Technologies Limited Systems for applying materials to components
CN112708400A (zh) * 2020-12-17 2021-04-27 上海先方半导体有限公司 一种热界面材料及其制造方法
TWI829986B (zh) * 2020-12-28 2024-01-21 財團法人工業技術研究院 積層體及積層體的製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI237363B (en) * 2003-12-31 2005-08-01 Advanced Semiconductor Eng Semiconductor package
US8030757B2 (en) * 2007-06-29 2011-10-04 Intel Corporation Forming a semiconductor package including a thermal interface material
CN101420835B (zh) * 2007-10-26 2011-03-30 财团法人工业技术研究院 低熔点合金热界面材料及其应用的散热模块
CN101315913A (zh) * 2008-06-12 2008-12-03 上海芯光科技有限公司 一种轻质高导热效率的功率器的封装件
CN102324409B (zh) * 2011-10-11 2013-11-20 日月光半导体制造股份有限公司 具有散热结构的半导体封装及其制造方法
CN102856273A (zh) * 2012-09-06 2013-01-02 日月光半导体制造股份有限公司 具有散热片的半导体组装构造及其组装方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI650816B (zh) * 2016-08-31 2019-02-11 華為技術有限公司 半導體裝置及其製造方法

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