TW201448165A - 共用封膠體之封裝層疊構造 - Google Patents

共用封膠體之封裝層疊構造 Download PDF

Info

Publication number
TW201448165A
TW201448165A TW102120598A TW102120598A TW201448165A TW 201448165 A TW201448165 A TW 201448165A TW 102120598 A TW102120598 A TW 102120598A TW 102120598 A TW102120598 A TW 102120598A TW 201448165 A TW201448165 A TW 201448165A
Authority
TW
Taiwan
Prior art keywords
package
substrate
shared
wafer
laminate structure
Prior art date
Application number
TW102120598A
Other languages
English (en)
Other versions
TWI501379B (zh
Inventor
Hui-Chang Chen
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Priority to TW102120598A priority Critical patent/TWI501379B/zh
Publication of TW201448165A publication Critical patent/TW201448165A/zh
Application granted granted Critical
Publication of TWI501379B publication Critical patent/TWI501379B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

揭示一種共用封膠體之封裝層疊構造，包含一下封裝件、一設置於下封裝件上之上封裝件以及一封膠體。上下封裝件各包含一基板、一晶片與複數個外電極，並以複數個內連接元件電性連接晶片與基板。下封裝件之基板具有一容晶穴，以容納其晶片。上封裝件之基板係具有一槽孔，其內連接元件經由槽孔電性連接，其外電極接合至下封裝件之基板。封膠體形成於下封裝件與上封裝件之間，以密封上封裝件之外電極與內連接元件並黏接下晶片之背面與上基板之下表面，藉以縮小封裝層疊構造之高度並減少模封製程。

Description

共用封膠體之封裝層疊構造
本發明係有關於半導體裝置之封裝構造組合，特別係有關於一種共用封膠體之封裝層疊構造。
半導體封裝構造除了可以接合至外部印刷電路板，亦可以立體堆疊方式接合至另一半導體封裝構造，即構成封裝層疊構造(Package-On-Package device)，符合個別封裝與系統封裝之要求。以往的封裝層疊構造是將上下封裝件個別封裝之後再進行立體堆疊，例如兩顆球閘陣列封裝構造(BGA package)之堆疊，其製造流程為分別封裝好單顆BGA封裝構造之後，再利用植球技術進行堆疊組合，故較為費時費工。此外，上下封裝件之間的間隙過大，這將導致封裝層疊構造之高度無法降低。
如第1圖所示，一種習知封裝層疊構造100係包含一下封裝件110與一上封裝件120。該下封裝件110係包含一第一基板111、一設置於該第一基板111上之第一晶片112與複數個如銲球並設置於該第一基板111下之第一外電極113，可利用複數個如導電凸塊之第一內連接元件114電性連接該第一晶片112與該第一基板111，並以個別的第一封膠體131形成在該第一晶片112與該第一基板111之間，以密封該些第一內連接元件114。該上封裝件120係包含一第二基板121、一設置於該第二基板121上之第 二晶片122與複數個如銲球並設置於該第二基板121下之之第二外電極123，並利用複數個如打線銲線之第二內連接元件124電性連接該第二晶片122與該第二基板121。該上封裝件120並以個別的第二封膠體132形成在該第二基板121上，以密封該些第二內連接元件124與該第二晶片122。在形成該第二封膠體132之後，方可利用該些第二外電極123接合至該第一基板121之上表面周邊。該些第二外電極123之高度必須大於該第一晶片122之設置高度，即該下封裝件110與該上封裝件120之接合間隙應大於該第一晶片122，並且該第一晶片122與該些第二外電極123係為外露於該接合間隙中，容易受到塵粒堆積之污染。此外，該上封裝件120係為打線型態，該下封裝件110係為覆晶型態，必須在這兩顆封裝件110、120封裝好與切單之後，再經由如錫球之該些第二外電極123做連接，故費時費工。
為了解決上述之問題，本發明之主要目的係在於提供一種共用封膠體之封裝層疊構造，可縮小封裝層疊構造之高度並減少模封製程，並提供由上封裝件至下封裝件較短之電性傳導路徑。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種共用封膠體之封裝層疊構造，包含一下封裝件、一上封裝件以及一封膠體。該下封裝件係包含一第一基板、一第一晶片與複數個第一外電極，該第一基板係具有一第一容晶穴，以容納該第一晶片，複數個第一內連接元件係電性連接該第一晶片與該第一基板。該上封裝件係設置於該下封裝件之上，該上封裝件係包含一第二基板、一第二晶片與複數個第二外電極， 該第二基板係具有一槽孔，複數個第二內連接元件係經由該槽孔電性連接該第二晶片與該第二基板，其中該些第二外電極係接合至該第一基板。該封膠體係形成於該下封裝件與該上封裝件之間，該封膠體係密封該些第二外電極與該些第二內連接元件並黏接該第一晶片之一背面與該第二基板之一下表面。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述之封裝層疊構造中，該封膠體係可更填入該第一容晶穴，以密封該些第一內連接元件，以完整密封該第一晶片。
在前述之封裝層疊構造中，該些第一內連接元件係可為凸塊，該些第二內連接元件係可為銲線，用以防止該些第一內連接元件與該些第二內連接元件之不當碰觸。
在前述之封裝層疊構造中，該第一晶片之該背面係可具有一凹槽，其係位於該些第二內連接元件之下方，以避免該些第二內連接元件碰觸至該第一晶片。
在前述之封裝層疊構造中，該些第二內連接元件係可具有一突出於該第二基板之該下表面之打線弧高，其係大於該些第二外電極之高度，但小於該凹槽之深度與該些第二外電極之高度之和，故該上封裝件與該下封裝件之間隙可進一步縮小，並且確保該些第二內連接元件不會碰觸至該第一晶片。
在前述之封裝層疊構造中，該第二基板係可具有一第二容晶穴，以容納該第二晶片，使得該第二晶片之側邊得到適當保護。
在前述之封裝層疊構造中，該槽孔係可位於該 第二容晶穴中。
在前述之封裝層疊構造中，該些第一外電極與該些第二外電極係可為銲球，以使該下封裝件與該上封裝件為球閘陣列封裝類型，故該上封裝件可在封裝前利用表面接合技術(SMT)結合至該下封裝件。
在前述之封裝層疊構造中，該封膠體係可為液態填充膠體，該第二基板之尺寸係小於該第一基板之尺寸，以供該封膠體在固化前之填充流動，故可利用點膠方式形成該封膠體以黏接該上封裝件與該下封裝件。
在前述之封裝層疊構造中，該封膠體係可更填滿該槽孔，以完整密封該些第二內連接元件並黏接至該第二晶片。
100‧‧‧封裝層疊構造
110‧‧‧下封裝件
111‧‧‧第一基板
112‧‧‧第一晶片
113‧‧‧第一外電極
114‧‧‧第一內連接元件
120‧‧‧上封裝件
121‧‧‧第二基板
122‧‧‧第二晶片
123‧‧‧第二外電極
124‧‧‧第二內連接元件
131‧‧‧第一封膠體
132‧‧‧第二封膠體
200‧‧‧共用封膠體之封裝層疊構造
210‧‧‧下封裝件
211‧‧‧第一基板
212‧‧‧第一晶片
213‧‧‧第一外電極
214‧‧‧第一內連接元件
215‧‧‧第一容晶穴
216‧‧‧背面
217‧‧‧凹槽
220‧‧‧上封裝件
221‧‧‧第二基板
222‧‧‧第二晶片
223‧‧‧第二外電極
224‧‧‧第二內連接元件
225‧‧‧槽孔
226‧‧‧下表面
227‧‧‧第二容晶穴
230‧‧‧封膠體
第1圖：一種習知封裝層疊構造之截面示意圖。
第2圖：依據本發明之一具體實施例，一種共用封膠體之封裝層疊構造之截面示意圖。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之一具體實施例，一種共用封膠體之封裝層疊構造舉例說明於第2圖之截面示意圖。如第2 圖所示，該共用封膠體之封裝層疊構造200係包含一下封裝件210、一上封裝件220以及一封膠體230，其中該封膠體230係共用於該下封裝件210與該上封裝件220之間。
該下封裝件210係包含一第一基板211、一第一晶片212與複數個第一外電極213。該第一基板211係可為一線路載板，例如雙面導通之印刷電路板或是陶瓷線路板，該第一基板211係具有一第一容晶穴215，以容納該第一晶片212。該第一晶片212係可為具有積體電路之半導體晶片。複數個第一內連接元件214係電性連接該第一晶片212與該第一基板211。在本實施例中，該些第一內連接元件214係可為凸塊，可直接與該第一基板211在該第一容晶穴215內的凸塊接墊(bump pad)(圖中未繪出)結合，使得該第一晶片212能覆晶接合在該第一基板211內。該些第一外電極213係可為銲球，以使該下封裝件210為球閘陣列封裝類型。
該上封裝件220係設置於該下封裝件210之上，該上封裝件220係包含一第二基板221、一第二晶片222與複數個第二外電極223，該第二基板221亦可為一線路載板。該第二晶片222係可為具有與該第一晶片212不同功能積體電路之半導體晶片。該第二基板221係具有一槽孔225，複數個第二內連接元件224係經由該槽孔225電性連接該第二晶片222與該第二基板221，其中該些第二外電極223係接合至該第一基板211。較佳地，該些第二內連接元件224係可為銲線，配合為凸塊之該些第一內連接元件214，用以防止該些第一內連接元件214與該些第二內連接元件224之不當碰觸。當該第二晶片222之主動面朝下，該些第二內連接元件224係打線連接其主動面之銲墊至該第二基板221之下表面226之接墊，使得打線 之線長用量可減少。更具體地，該些第二外電極223係可為銲球，以使該上封裝件220為球閘陣列封裝類型，故該上封裝件220可在封裝前利用表面接合技術(SMT)結合至該下封裝件210。該些第二外電極223係可利用印刷錫膏的方式形成再與該下封裝件210結合，在SMT製程下可減少錫球用量並降低該上封裝件220與該下封裝件210之間的間隙高度，藉以提供更優良的訊號傳輸與電性結合。
此外，該第二基板221係較佳可具有一第二容晶穴227，以容納該第二晶片222，使得該第二晶片222之側邊得到適當保護。而該槽孔225係可位於該第二容晶穴227中，以防止該封膠體230之外溢。
該封膠體230係形成於該下封裝件210與該上封裝件220之間，該封膠體230係密封該些第二外電極223與該些第二內連接元件224並黏接該第一晶片212之一背面216與該第二基板221之一下表面226。在本實施例中，該封膠體230係可更填入該第一容晶穴215，以密封該些第一內連接元件214，以完整密封該第一晶片212。在一具體結構中，該封膠體230係可為液態填充膠體，該第二基板221之尺寸係小於該第一基板211之尺寸，以供該封膠體230在固化前之填充流動，故可利用點膠方式形成該封膠體230以黏接該上封裝件220與該下封裝件210。而該縮小尺寸之第二基板221係可增加板材利用率，降低基板製造成本。此外，該封膠體230係可更填滿該槽孔225，以完整密封該些第二內連接元件224並黏接至該第二晶片222，以強化該上封裝件220與該下封裝件210之間的結合。
更具體地，該第一晶片212之該背面216係可具有一凹槽217，其係位於該些第二內連接元件224之下方，以避免該些第二內連接元件224碰觸至該第一晶片 212。該凹槽217之底部至該第二基板221之下表面226之垂直距離係擴大並提供為該上封裝件220之打線弧高空間。較佳地，該些第二內連接元件224係可具有一突出於該第二基板221之該下表面226之打線弧高，其係大於該些第二外電極223之高度，但小於該凹槽217之深度與該些第二外電極223之高度之和，故該上封裝件220與該下封裝件210之間隙可進一步縮小，並且確保該些第二內連接元件224不會碰觸至該第一晶片212。
因此，本發明提供之一種共用封膠體之封裝層疊構造200係因上下封裝件210、220共用該封膠體230，故不需要考慮在兩封裝件之模封高度，可縮小封裝層疊構造200之高度並減少模封製程，並提供由該上封裝件220至該下封裝件210的較短電性傳導路徑。並且，該上封裝件220之該第二晶片222之背面216係可為裸露，而有更佳的散熱效益。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。
200‧‧‧共用封膠體之封裝層疊構造
210‧‧‧下封裝件
211‧‧‧第一基板
212‧‧‧第一晶片
213‧‧‧第一外電極
214‧‧‧第一內連接元件
215‧‧‧第一容晶穴
216‧‧‧背面
217‧‧‧凹槽
220‧‧‧上封裝件
221‧‧‧第二基板
222‧‧‧第二晶片
223‧‧‧第二外電極
224‧‧‧第二內連接元件
225‧‧‧槽孔
226‧‧‧下表面
227‧‧‧第二容晶穴
230‧‧‧封膠體

Claims (10)

  1. 一種共用封膠體之封裝層疊構造，包含：一下封裝件，係包含一第一基板、一第一晶片與複數個第一外電極，該第一基板係具有一第一容晶穴，以容納該第一晶片，複數個第一內連接元件係電性連接該第一晶片與該第一基板；一上封裝件，係設置於該下封裝件之上，該上封裝件係包含一第二基板、一第二晶片與複數個第二外電極，該第二基板係具有一槽孔，複數個第二內連接元件係經由該槽孔電性連接該第二晶片與該第二基板，其中該些第二外電極係接合至該第一基板；以及一封膠體，係形成於該下封裝件與該上封裝件之間，該封膠體係密封該些第二外電極與該些第二內連接元件並黏接該第一晶片之一背面與該第二基板之一下表面。
  2. 依據申請專利範圍第1項之共用封膠體之封裝層疊構造，其中該封膠體係更填入該第一容晶穴，以密封該些第一內連接元件。
  3. 依據申請專利範圍第2項之共用封膠體之封裝層疊構造，其中該些第一內連接元件係為凸塊，該些第二內連接元件係為銲線。
  4. 依據申請專利範圍第3項之共用封膠體之封裝層疊構造，其中該第一晶片之該背面係具有一凹槽，其係位於該些第二內連接元件之下方，以避免該些第二內連接元件碰觸至該第一晶片。
  5. 依據申請專利範圍第4項之共用封膠體之封裝層疊構造，其中該些第二內連接元件係具有一突出於該第二 基板之該下表面之打線弧高，其係大於該些第二外電極之高度，但小於該凹槽之深度與該些第二外電極之高度之和。
  6. 依據申請專利範圍第1項之共用封膠體之封裝層疊構造，其中該第二基板係具有一第二容晶穴，以容納該第二晶片。
  7. 依據申請專利範圍第6項之共用封膠體之封裝層疊構造，其中該槽孔係位於該第二容晶穴中。
  8. 依據申請專利範圍第1項之共用封膠體之封裝層疊構造，其中該些第一外電極與該些第二外電極係為銲球，以使該下封裝件與該上封裝件為球閘陣列封裝類型。
  9. 依據申請專利範圍第1項之共用封膠體之封裝層疊構造，其中該封膠體係為液態填充膠體，該第二基板之尺寸係小於該第一基板之尺寸，以供該封膠體在固化前之填充流動。
  10. 依據申請專利範圍第9項之共用封膠體之封裝層疊構造，其中該封膠體係更填滿該槽孔。
TW102120598A 2013-06-10 2013-06-10 共用封膠體之封裝層疊構造 TWI501379B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW102120598A TWI501379B (zh) 2013-06-10 2013-06-10 共用封膠體之封裝層疊構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102120598A TWI501379B (zh) 2013-06-10 2013-06-10 共用封膠體之封裝層疊構造

Publications (2)

Publication Number Publication Date
TW201448165A true TW201448165A (zh) 2014-12-16
TWI501379B TWI501379B (zh) 2015-09-21

Family

ID=52707606

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102120598A TWI501379B (zh) 2013-06-10 2013-06-10 共用封膠體之封裝層疊構造

Country Status (1)

Country Link
TW (1) TWI501379B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113068333A (zh) * 2015-09-15 2021-07-02 赛峰电子与防务公司 紧凑型电子系统及包括这种系统的设备

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI348206B (en) * 2007-10-16 2011-09-01 Advanced Semiconductor Eng A tenon-and-mortise package structure and manufacturing method of the same
TWI469310B (zh) * 2009-03-17 2015-01-11 Powertech Technology Inc 覆晶堆疊封裝結構及其封裝方法
TWM452443U (zh) * 2012-12-10 2013-05-01 Powertech Technology Inc 裸露晶背之可堆疊封裝構造

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113068333A (zh) * 2015-09-15 2021-07-02 赛峰电子与防务公司 紧凑型电子系统及包括这种系统的设备
CN113068333B (zh) * 2015-09-15 2022-08-05 赛峰电子与防务公司 紧凑型电子系统及包括这种系统的设备

Also Published As

Publication number Publication date
TWI501379B (zh) 2015-09-21

Similar Documents

Publication Publication Date Title
TWI429050B (zh) 堆疊式晶片封裝
TWI495082B (zh) 多層半導體封裝
TWI482261B (zh) 三維系統級封裝堆疊式封裝結構
US9041199B2 (en) Semiconductor device and method of fabricating the same
CN107978566A (zh) 堆叠封装结构的制造方法
US20150179623A1 (en) Method for manufacturing semiconductor device
CN204834611U (zh) 引线框架及其单元、半导体封装结构及其单元
KR20090033366A (ko) 상승 다이 패들을 갖는 리드 적층형 패키지
TWI485819B (zh) 封裝結構及其製造方法
KR20150011893A (ko) 적층형 반도체패키지 및 그 제조방법
TWI416700B (zh) 晶片堆疊封裝結構及其製造方法
US7902663B2 (en) Semiconductor package having stepwise depression in substrate
TWI642163B (zh) 半導體封裝結構
TW201025554A (en) Multiple flip-chip package
TWI501379B (zh) 共用封膠體之封裝層疊構造
JP2010263108A (ja) 半導体装置及びその製造方法
TW201308548A (zh) 小基板多晶片記憶體封裝構造
TW201114008A (en) Fabricating method of back-to-back chip assembly with flip-chip and wire-bonding connections and its structure
KR101219086B1 (ko) 패키지 모듈
KR20150078161A (ko) 반도체 패키지 및 그 제조방법
TW201209971A (en) Semiconductor package with bonding wires in window encapsulated by underfill material and method fabricated for the same
CN207503964U (zh) 芯片尺寸封装结构
KR20080002449A (ko) 패키지 인 패키지
TW201330220A (zh) 具凹槽之封裝結構及其製造方法
KR101096440B1 (ko) 듀얼 다이 패키지