TW201444293A - 用於數位鎖相迴路之自動迴路頻寬校準 - Google Patents

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Abstract

一種鎖相迴路數位頻寬校準器包含具有一增益乘法器記憶體的一數位迴路濾波器、以及組態以產生一校準偏移信號以啟動一校準的一擾動單元。此外，鎖相迴路數位頻寬校準器也包含一數位頻寬校準單元，其組態以提供一校正標稱增益供儲存於增益乘法器記憶體中，其中用於校正標稱增益的一數位增益校正係由一數位積分級及一校正資料庫所判定。也提供了一種鎖相迴路數位頻寬校準方法。

Description

用於數位鎖相迴路之自動迴路頻寬校準 【相關申請案】
本申請案係主張美國專利申請案案號13/888,490之優先權，其由Ba等人於2013年5月7日提出申請，標題為「用於數位鎖相迴路之自動迴路頻寬校準(AUTOMATIC LOOP-BANDWIDTH CALIBRATION FOR A DIGITAL PHASED-LOCKED LOOP)」，與本申請案共同讓與且併入本文作為參考。
本申請案一般係有關鎖相迴路，特別是關於鎖相迴路數位頻寬校準器(phase-locked loop digital bandwidth calibrator)及鎖相迴路數位頻寬校準方法。
鎖相迴路(phase-locked loop，PLL)設計中的關鍵問題為在壓力、電壓及溫度(process,voltage and temperature，PVT)變化下的PLL迴路頻寬變化。針對一未調節的PLL，此頻寬的降低將產生較長的安定時間(settling time)，而頻寬的增加將轉換為降低的相位雜訊效能(phase noise performance)。在已調節PLL的情況中，仿效PLL之反轉換功能(inverse transfer function)的預加強濾波器(pre-emphasis filter)一般係用以確保例如在 感興趣頻寬內之傳送鏈(transmit chain)的平坦幅度(flat amplitude)及群組延遲響應(group delay response)。PLL與預加強濾波器之間的頻寬不匹配將影響高斯最小相移鍵控調節(Gaussian minimum shift key modulation，GMSK modulation)的RMS相位誤差(RMS phase error)，其中PLL頻寬越小，頻寬不匹配的影響將越大。因此，即使是PLL迴路頻寬中相對小的變化也可能導致相當大的效能降低。因此，PLL迴路頻寬校準的改良將對本領域有利。
本發明具體實施例提供一種鎖相迴路數位頻寬校準器以及鎖相迴路數位頻寬校準方法。
在一具體實施例中，鎖相迴路數位頻寬校準器包含具有一增益乘法器記憶體(gain multiplier memory)的一數位迴路濾波器、以及組態以產生一校準偏移信號(calibration offset signal)以啟動一校準的一擾動單元(perturbation unit)。此外，鎖相迴路數位頻寬校準器也包含一數位頻寬校準單元，其組態以提供一校正標稱增益(corrected nominal gain)供儲存於增益乘法器記憶體中，其中用於校正標稱增益的一數位增益校正(digital gain correction)係由一數位積分級(digital integration stage)及一校正資料庫所判定。
在另一態樣中，鎖相迴路數位頻寬校準方法包含提供使用增益乘法器記憶體的數位迴路過濾(digital loop filtering)、以及藉由產生一校準偏移信號而啟動一校準。方法也包含提供一校正標稱增益供儲存於增益乘法器記憶體中，其中用於校正標稱增益的一數位增益校正係由數位積分及一儲存的校正量(correction quantity)所判定。
前文已概述了本發明較佳及替代的特徵，使熟此技藝者可對以下的本發明詳細說明有較佳的理解。本發明另外的特徵將於下文中描述，其形成本發明申請專利範圍的主體。熟此技藝者將理解到，其可輕易 地使用所揭露的概念及特定具體實施例作為設計或修改其他結構以實現與本發明相同目的之基礎。
100‧‧‧鎖相迴路
105‧‧‧相位偵測器
110‧‧‧相位量化器
115‧‧‧數位迴路濾波器
120‧‧‧數位類比轉換器
125‧‧‧電壓控制震盪器級
130‧‧‧回饋除法器
135‧‧‧擾動單元
136‧‧‧直接多工器
137‧‧‧數位偏移產生器
138‧‧‧校準偏移加總接面
140‧‧‧數位頻寬校準單元
141‧‧‧數位積分級
142‧‧‧校正資料庫
143‧‧‧第一校準乘法器
144‧‧‧第二校準乘法器
145‧‧‧校準多工器
200‧‧‧校準波形
220‧‧‧校準波形
240‧‧‧校準波形
300‧‧‧所需增益校正
400‧‧‧方法
現在將參照以下描述並連同所附隨圖式。
圖1描述根據本發明原理所建構之鎖相迴路之具體實施例的方塊圖。
圖2A、2B及2C描述在校準操作過程中可能產生於PLL(例如圖1的PLL)中之校準波形的範例。
圖3描述所需增益校正在25微秒期間為圖2C所示之雙重積分結果的函數的範例。
圖4描述根據本發明原理所實現之鎖相迴路數位頻寬校準方法之具體實施例的流程圖。
本發明的具體實施例提供一種用於多個數位PLL的完整數位迴路頻寬校準方法，其允許快速且正確的迴路頻寬校正，同時維持具成本效益的實施。不同於需要額外類比組件(例如充電泵(charge-pump)及資料轉換器(data converter))、類比信號或高頻RF信號(例如包含VCO輸出)之複雜處理的方法，此全數位域的校準係藉由處理數位迴路濾波器信號並調整數位增益參數而操作。
校準方法量測PLL對一單位步級輸入(unit step input)的反應。單位步級輸入可由快速改變回饋分頻比(feedback divide ratio)或數位地加入一偏移至VCO控制信號而達成。一旦施加輸入步級，數位雙重積分操作係實行一確定的持續時間，其中雙重積分可實施為兩個數位累加器(digital accumulator)的串列。另一個關鍵特徵為，已有實驗證實，針對一所選最小 量測時間，雙重積分的輸出係反比於迴路-頻寬的倒數。在一具體實施例中，資料庫或記憶體(如查詢表(look-up table，LUT))係用以判定增益校正，其接著應用到PLL中之數位迴路濾波器的數位增益控制。
圖1描述根據本發明原理所建構之鎖相迴路(一般標示為100)之具體實施例的方塊圖。鎖相迴路(PLL)100可使用作為一調節PLL且包含相位偵測器(phase detector)105、相位量化器(phase quantizer)110、使用低通濾波器(low pass filter，LPF)並具有增益乘法器記憶體(gain multiplier memory，GMM)的數位迴路濾波器115、數位類比轉換器(digital to analog converter，DAC)120、電壓控制震盪器級(voltage controlled oscillator stage，VCO stage)125及回饋除法器(feedback divider)130。PLL 100也包含擾動單元135及數位頻寬校準單元140。
相位偵測器105比較具有參考輸入頻率(FREF)的輸入信號與來自VCO級125的回饋信號，以提供兩者間的相位誤差。相位誤差在相位量化器110中量化且提供至數位迴路濾波器115供低通過濾。在正常操作期間，過濾的相位誤差(數位量(digital quantity))係提供至DAC 120，供轉換為過濾的類比相位誤差電壓，其接著提供至VCO級125以判定VCO級輸出頻率。VCO級輸出頻率進一步由回饋除法器130分配，以提供回饋信號至相位偵測器105。
擾動單元135包含直接(即在線(inline))多工器(multiplexer)136、數位偏移產生器(digital offset generator)137及校準偏移加總接面(calibration offset summing junction)138。數位頻寬校準單元140包含使用雙重積分器的數位積分級141、形式為斜率查詢表的校正資料庫142、第一校準乘法器(calibration multiplier)143、第二校準乘法器144及校準多工器145。
在所述具體實施例中，校準操作針對PLL 100量測對於單位步級(即步級函數(step function))輸入的反應。單位步級輸入係藉由將來自數 位偏移產生器137的一數位偏移經由校準偏移加總接面138而數位地加入至針對VCO級125的VCO控制信號而達成。本文中，擾動單元135在校準操作的一開始產生一校準偏移信號。或者，單位步級可藉由改變回饋除法器130中的分頻比而實施。由於迴路頻寬取決於分頻比，數位偏移為數位PLL 100的較佳選擇。
在PLL 100的校準操作過程中，初始迴路增益係設定為大於標稱的一數值(例如，數位迴路濾波器115的迴路濾波器增益係設定為約為其標稱值四倍的一數值)，以有助於較快的校準。在等待一固定的持續時間以允許PLL安定後，直接多工器136係程式化以直接地從數位迴路濾波器115選擇無偏移路徑(offset-free path)，且數位雙重積分操作係同時地在數位迴路濾波器115的輸入信號上致能一段預定的持續時間(例如10微秒)。
一般來說，數位頻寬校準單元140提供校正的標稱增益供儲存於數位迴路濾波器115的增益乘法器記憶體(GMM)中，其中用於校正標稱增益的數位增益校正k corr 係由數位積分級141及校正資料庫142所判定。一旦單位步級輸入經由直接多工器136(由來自數位頻寬校準單元140的CalStart指令所控制)施加，雙重積分級141係重設並在指定的持續時間啟動。雙重積分結果係用以選擇斜率LUT 142中的斜率。斜率應用到雙重積分結果以獲得在第一校準乘法器143中的數位增益校正k corr。接著，在第二校準乘法器144中標稱數位增益k n乘以數位增益校正k corr，以提供校正的標稱增益。校正的標稱增益經由校準多工器145而施加，供儲存於數位迴路濾波器115的增益乘法器記憶體(GMM)中以及供將來在PLL 100的正常操作過程中使用。
圖2A、2B及2C描述在校準操作過程中可能產生於PLL(例如圖1的PLL 100)中之校準波形(一般標示為200、220、240)的範例。圖2A顯示輸入校準波形200，其在單位步級校準信號施加到PLL後，可接著提供至數位頻寬校準單元的數位積分級。
圖2B顯示所產生的校準波形220，其對應至輸入校準波形 200，可針對七個不同的迴路頻寬設定而在數位積分級的第一積分後提供。所產生的校準波形220顯示在60微秒後之25微秒期間的第一積分的實現。
圖2C顯示所產生的校準波形240，其對應至輸入校準波形200，可針對圖2B的七個不同迴路頻寬設定而在數位積分級的雙重積分後提供。所產生的校準波形240亦顯示在60微秒後之25微秒期間的雙重積分的實現。
圖3描述所需增益校正(一般標示為300)在25微秒期間為圖2C所示之雙重積分結果的函數的範例。針對給定的雙重積分結果，在垂直軸上的對應數位增益校正值為校正因子(correction factor)，其需要應用到數位增益以將PLL頻寬設定為其所需或目標(target)標稱值。
此外，圖3顯示所需的增益校正300係正比於雙重積分結果。所需增益校正300的斜率為目標頻寬、用於單位-步級輸入之偏移、以及雙重積分的總持續時間之函數。雖然所需增益校正300顯示為一線性函數，但因為在這些模擬中沒有模型化的各種損耗，實際的增益校正曲線通常將不會是完全線性。因此，一般可使用校準查詢表以確保較佳的整體準確度。
圖4描述根據本發明原理所實現之鎖相迴路數位頻寬校準方法(一般標示為400)之具體實施例的流程圖。方法400開始於步驟405，且在步驟410中，提供數位迴路過濾，其使用增益乘法器記憶體。接著，在步驟415中，藉由產生校準偏移信號而啟動校準。在步驟420中，提供一校正標稱增益，供儲存於增益乘法器記憶體中，其中校正標稱增益的一數位增益校正係由一數位積分以及一儲存的校正量所判定。
在一具體實施例中，初始的迴路增益(initial loop gain)係設定為大於標稱迴路增益(nominal loop gain)的一數值。因此，初始迴路增益可設定為約為標稱迴路增益四倍的一數值。在另一具體實施例中，校準偏移信號係施加作為步級函數，且係選自由在回饋除法器中之頻率偏移及分頻比所組成之群組。在又一具體實施例中，數位積分對應數位迴路過濾之 輸入信號的雙重積分，且所儲存的校正量係由斜率查詢表所提供。
在另一具體實施例中，數位積分及所儲存的校正量係用於第一校準乘法中，以產生數位增益校正。此外，第二校準乘法使用數位增益校正及標稱增益而提供校正的標稱增益。因此，校正的標稱增益或標稱增益係提供至增益乘法器記憶體。方法400結束於步驟425。
雖然本文所述方法已參照以特定順序施行的特定步驟而描述及顯示，但將理解到，這些步驟可結合、細分、或重新排序以形成一等效方法而不會偏離本發明的教示。因此，除非本文有明確指出，步驟的順序或編組並非本發明的限制。
熟習本申請案相關技藝者將理解到，可對所述具體實施例做出其他及更多添加、刪減、替換或修改。
100‧‧‧鎖相迴路
105‧‧‧相位偵測器
110‧‧‧相位量化器
115‧‧‧數位迴路濾波器
120‧‧‧數位類比轉換器
125‧‧‧電壓控制震盪器級
130‧‧‧回饋除法器
135‧‧‧擾動單元
136‧‧‧直接多工器
137‧‧‧數位偏移產生器
138‧‧‧校準偏移加總接面
140‧‧‧數位頻寬校準單元
141‧‧‧數位積分級
142‧‧‧校正資料庫
143‧‧‧第一校準乘法器
144‧‧‧第二校準乘法器
145‧‧‧校準多工器

Claims (10)

  1. 一種鎖相迴路數位頻寬校準器，包含：一數位迴路濾波器，具有一增益乘法器記憶體；一擾動單元，組態以產生一校準偏移信號以啟動一校準；以及一數位頻寬校準單元，組態以提供一校正標稱增益供儲存於該增益乘法器記憶體中，其中用於該校正標稱增益的一數位增益校正係由一數位積分級及一校正資料庫所判定。
  2. 如申請專利範圍第1項所述之校準器，其中該校準偏移信號係選自由以下所組成之群組：一頻率偏移；以及在一回饋除法器中的一分頻比。
  3. 如申請專利範圍第1項所述之校準器，其中該校準偏移信號係對應一步級函數。
  4. 如申請專利範圍第1項所述之校準器，其中該數位積分級係組態以提供該數位迴路濾波器之一輸入信號的一雙重積分。
  5. 如申請專利範圍第1項所述之校準器，其中該校正資料庫係由一斜率查詢表所提供。
  6. 如申請專利範圍第1項所述之校準器，其中該數位積分級及該校正資料庫係組態以提供多個輸出到一第一校準乘法器，以產生該數位增益校正。
  7. 如申請專利範圍第6項所述之校準器，其中一第二校準乘法器係組態以使用該數位增益校正及一標稱增益而提供該校正標稱增益。
  8. 如申請專利範圍第7項所述之校準器，其中一校準乘法器係組態以提供該校正標稱增益或該標稱增益至該增益乘法器記憶體。
  9. 如申請專利範圍第1項所述之校準器，其中該數位迴路濾波器的一初始迴路增益係設定為大於一標稱迴路增益的一數值。
  10. 如申請專利範圍第9項所述之校準器，其中該初始迴路增益係設定為約為該標稱迴路增益的四倍的一數值。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104901686B (zh) * 2015-06-09 2018-03-27 中山大学 一种低相位噪声的锁相环
US9634826B1 (en) * 2015-11-30 2017-04-25 Intel Corporation Apparatus and method for automatic bandwidth calibration for phase locked loop
US9954542B1 (en) * 2017-02-01 2018-04-24 Apple Inc. Digital linearization technique for charge pump based fractional phased-locked loop
KR102424352B1 (ko) * 2017-06-19 2022-07-25 삼성전자주식회사 루프 대역폭을 균일하게 유지시키기 위해 디지털 이득을 조절하는 디지털 위상 고정 루프 회로
CN107454555B (zh) * 2017-06-30 2021-02-09 建荣半导体（深圳）有限公司 锁相环参数调整方法、蓝牙模组、蓝牙从设备以及蓝牙系统
DE102018202128A1 (de) * 2018-02-12 2019-08-14 Te Connectivity Germany Gmbh Elektrische Verbindungseinheit und Batteriesystem
US11070215B2 (en) * 2018-06-13 2021-07-20 Movellus Circuits, Inc. Locked loop circuit and method with digitally-controlled oscillator (DCO) gain normalization
US11496139B2 (en) 2018-06-13 2022-11-08 Movellus Circuits, Inc. Frequency measurement circuit with adaptive accuracy
US11493950B2 (en) 2018-06-13 2022-11-08 Movellus Circuits, Inc. Frequency counter circuit for detecting timing violations
US11271572B2 (en) * 2020-04-29 2022-03-08 Analog Devices International Unlimited Company Self-tuning phase-locked loop (PLL) circuit
CN113037280A (zh) * 2021-04-08 2021-06-25 上海磐启微电子有限公司 一种基于锁相环的带宽校准方法及电路
CN113670357A (zh) * 2021-08-03 2021-11-19 深圳市汇川技术股份有限公司 信号处理方法及电路
US11509313B1 (en) * 2021-12-03 2022-11-22 Fujian Jinhua Integrated Circuit Co., Ltd. Delay-locked loop circuit with multiple modes
US11831318B1 (en) 2022-11-17 2023-11-28 Movellus Circuits Inc. Frequency multiplier system with multi-transition controller
US11979165B1 (en) 2022-11-17 2024-05-07 Movellus Circuits Inc. Frequency multiplier circuit with programmable frequency transition controller

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101366192A (zh) * 2005-09-12 2009-02-11 高通股份有限公司 多频带射频调制器
US7482883B2 (en) * 2005-10-19 2009-01-27 Texas Instruments Incorporated Gain normalization of a digitally controlled oscillator in an all digital phase locked loop based transmitter
CN101414822B (zh) * 2007-10-16 2012-09-05 联发科技股份有限公司 全数字锁相环、环路频宽校准方法与环路增益校准方法
GB2491501B (en) * 2008-09-05 2013-04-10 Icera Canada ULC Method and system for calibrating a frequency synthesizer
TWI356593B (en) 2009-06-29 2012-01-11 Ind Tech Res Inst Digital phase-locked loop and digital phase-freque
TWI492545B (zh) * 2012-09-14 2015-07-11 Univ Nat Chiao Tung 具有增益校正之鎖相迴路、用於鎖相迴路之增益量測方法、校正方法及抖動量測方法

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US9007109B2 (en) 2015-04-14

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