TW201440055A - 半導體裝置及包含此半導體裝置之半導體系統 - Google Patents

Abstract

提供一半導體裝置，其包括一內部命令產生器及一偏壓產生器。該內部命令產生器產生第一至第四內部命令訊號，該等第一至第四內部命令訊號係與一外部程式訊號的脈衝同步而循序地致能。該第一內部命令訊號控制一用於讀出儲存在記憶體單元中之資料的讀取操作，且該第二及第三內部命令訊號控制一用於程式化該些記憶體單元的程式操作。該偏壓產生器產生一用於控制一輸出電壓訊號之位準的讀取偏壓訊號，該輸出電壓訊號係響應該第一及第四內部命令訊號施加至一內部電路。

Description

半導體裝置及包含此半導體裝置之半導體系統 [相關案件之參照]

本申請案主張2013年4月2日於韓國智慧財產局提出申請之韓國專利申請案第10-2013-0035768的優先權，本文藉由引用將其全文併入於此作為全面闡述。

本揭示內容之實施例大體上係關於一半導體系統，且更具體地，係關於程式及讀取操作。

電可擦除程式化唯讀記憶體(EEPROM)裝置係非揮發性記憶體裝置，其資料可使用電偏壓取代紫外(UV)光源擦除。每一EEPROM裝置可包括複數個記憶體單元，且每一記憶體單元可包括電絕緣的浮動閘極。儲存在記憶體單元中之資料的邏輯位準可根據浮動閘極是否含有電荷來辨別。一般而言，包括浮動閘極的記憶體單元(在下文中稱為浮動閘極記憶體單元)係形成於積體電路(IC)基板(例如，半導體基板)之中及之上。舉例來說，浮動閘極記憶體單元係形成為包括彼此隔開的源極與汲極區以及配置在源極與汲極區之間的通道區上的浮動閘極。浮動閘極可由摻雜的多晶矽層構成，並可藉由 例如氧化物層之介電材料與其他單元部件電絕緣。閘極氧化物層可配置在通道區及浮動閘極之間。另外，控制閘極可配置在浮動閘極的與通道區對置的頂表面上，並可由摻雜的多晶矽層構成。控制閘極可藉由所謂「中間閘極介電層」之另一介電層與浮動閘極電絕緣。結果，浮動閘極可與通道區及控制閘極電絕緣。電荷係在程式操作或擦除操作期間注入浮動閘極或由浮動閘極移除。 其他非揮發性記憶體裝置可包括聚合物記憶體裝置、鐵電RAM(FeRAM)裝置、雙向通用記憶體(OUM)裝置(亦已知為「相變化隨機存取記憶體(PCRAM)裝置」)及磁性RAM(MRAM)裝置。

非揮發性記憶體裝置可進一步包括快閃記憶 體裝置。一般而言，每一快閃記憶體裝置可包括具有複數個快閃記憶體單元的記憶體陣列。每一快閃記憶體單元可包括一浮動閘極或一電荷捕獲層，其係埋入場效電晶體(FET)中。快閃記憶體單元可分組為複數個區段，其亦稱為「擦除區塊」。浮動閘極記憶體單元可藉由使用穿隧效應將電荷(例如，負電荷)注入對應的浮動閘極來進行個別的程式化。每一擦除區塊中的所有浮動閘極記憶體單元可藉由在區塊擦除操作期間移除儲存在其浮動閘極中的負電荷來同時擦除。在最近的利用非導電性電荷捕獲層的快閃記憶體裝置中，單一記憶體單元可藉由將電荷注入非導電性電荷捕獲層的鄰接源極區及/或汲極區之部分來程式化為具有多位元資料。另外，在最近的利用浮動閘極的快閃記憶體裝置中，單一記憶體單元 可藉由決定每一記憶體單元之複數個臨界充電位準來程式化為具有多位元資料。

一般而言，快閃記憶體裝置之記憶體單元的單列(例如，單頁)可藉由施加程式電壓訊號或一系列程式脈衝訊號至控制閘極來程式化。

各種實施例係關於半導體裝置及包含該半導體裝置的半導體系統。

根據一些實施例，一半導體裝置包括一內部命令產生器及一偏壓產生器。該內部命令產生器係建構為產生第一至第四內部命令訊號，該等第一至第四內部命令訊號係與一外部程式訊號的脈衝同步而循序地致能。該第一內部命令訊號控制一用於讀出儲存在記憶體單元中之資料的讀取操作，且該第二及第三內部命令訊號控制一用於程式化該些記憶體單元的程式操作。該偏壓產生器係建構為產生一用於控制一輸出電壓訊號之位準的讀取偏壓訊號，該輸出電壓訊號係響應該第一及第四內部命令訊號施加至一內部電路。

根據其他的實施例，一半導體裝置包括一內部命令產生器、一讀取控制器及一控制訊號產生器。該內部命令產生器係建構為產生一第一內部命令訊號，其係在一外部程式訊號之一第一脈衝施加至此時致能，並建構為產生一第二內部命令訊號，其係在該外部程式訊號之一第二脈衝施加至此時致能。該讀取控制器係建構為執行讀取操作，以在該第一內部命令訊號致能時輸出 儲存在記憶體單元中的資料作為一讀取資料。該控制訊號產生器係建構為產生一程式控制訊號，該程式控制訊號在該讀取資料具有與一外部資料不同的位準且該第二內部命令訊號致能時致能用於一程式操作。

根據其他的實施例，一半導體系統包括一半 導體控制器及一半導體裝置。該半導體控制器係建構置為產生一外部程式訊號及一外部資料，且該半導體裝置係建構為接收該外部程式訊號及該外部資料，以產生第一至第四內部命令訊號，每當輸入該外部程式訊號的脈衝時，該等第一至第四內部命令訊號係循序地致能。該第一內部命令訊號控制一用於讀出儲存在記憶體單元中之資料的讀取操作，且該第二及第三內部命令訊號控制一用於程式化該些記憶體單元的程式操作。該第一及第四內部命令訊號控制一讀取偏壓訊號的致能，該讀取偏壓訊號係用於控制施加至一內部電路之一輸出電壓訊號的位準。

根據一實施例，一記憶體系統包括一記憶體 控制器及一半導體裝置，該半導體裝置包括一內部命令產生器，其係建構為產生第一至第四內部命令訊號，該等第一至第四內部命令訊號係與一外部程式訊號的脈衝同步而循序地致能，該第一內部命令訊號控制一用於讀出儲存在記憶體單元中之資料的讀取操作，且該第二及第三內部命令訊號控制一用於程式化該些記憶體單元的程式操作；及一偏壓產生器，其係建構為產生一讀取偏壓訊號，該讀取偏壓訊號係用於控制響應該第一及第四 內部命令訊號施加至一內部電路之一輸出電壓訊號的位準。

1‧‧‧記憶體控制器

2‧‧‧半導體裝置

21‧‧‧內部命令產生器

22‧‧‧記憶體核心部分

23‧‧‧讀取控制器

24‧‧‧控制訊號產生器

25‧‧‧程式控制器

26‧‧‧偏壓產生器

27‧‧‧電壓控制器

28‧‧‧內部電路

211‧‧‧計數器

212‧‧‧解碼器

本發明概念之實施例由附加圖式及伴隨的詳細敘述當可更加明白，其中：第1圖為方塊圖，其繪示根據一些實施例之一半導體系統的構成；第2圖為方塊圖，其繪示第1圖之半導體系統中所包含之一內部命令產生器的構成；第3圖為邏輯表，其繪示第2圖所示之內部命令產生器的操作；及第4圖為時序圖，其繪示第1圖所示之半導體系統的操作。

以下，本發明概念的各種實施例將參照伴隨圖式敘述。不過，此處所述的各種實施例僅用於說明目的，並非用於限制本發明概念的範圍。

參照第1圖，根據一些實施例之一半導體系統可建構為包括記憶體控制器1及半導體裝置2。記憶體控制器1可產生外部程式訊號EPGM及外部資料EDATA。半導體裝置2可接收外部程式訊號EPGM及外部資料EDATA，以產生第一內部命令訊號IRD、第二內部命令訊號PGMEN、第三內部命令訊號PGMDIS及第四內部命令訊號RBC，每當外部程式訊號EPGM的脈衝輸入時，便可循序地致能該些訊號。另外，半導體裝置2 可響應第一內部命令訊號IRD執行一讀取操作，並可響應第二及第三內部命令訊號PGMEN及PGMDIS執行一程式操作。此外，與第一及第四內部命令訊號IRD及RBC同步，半導體裝置2可控制在讀取操作及程式操作期間在其中供應給一內部電路的電壓位準。

半導體裝置2可建構為包括內部命令產生器 21、記憶體核心部分22、讀取控制器23、控制訊號產生器24、程式控制器25、偏壓產生器26、電壓控制器27及內部電路28。

內部命令產生器21可接收從記憶體控制器1 輸出的外部程式訊號EPGM，以產生第一至第四內部命令訊號IRD、PGMEN、PGMDIS及RBC。更詳細地，內部命令產生器21可產生第一內部命令訊號IRD，其可響應外部程式訊號EPGM之一第一脈衝致能；可產生第二內部命令訊號PGMEN，其可響應外部程式訊號EPGM之一第二脈衝致能；可產生第三內部命令訊號PGMDIS，其可響應外部程式訊號EPGM之一第三脈衝致能；並可產生第四內部命令訊號RBC，其可響應外部程式訊號EPGM之一第四脈衝致能。內部命令產生器21的詳細構成及詳細操作稍後將參照第2及3圖敘述。

當致能第一內部命令訊號IRD時，讀取控制 器23可輸出儲存在記憶體核心部分22所包含之記憶體單元中的資料作為讀取資料RDDATA。當所產生的第一內部命令訊號IRD具有相當於致能週期的脈衝時，第一內部命令訊號IRD的脈衝可根據實施例設定為具有不同 寬度。

控制訊號產生器24可接收從記憶體控制器1 輸出的外部資料EDATA，並可響應第二及第三內部命令訊號PGMEN及PGMDIS產生程式控制訊號IPGM。具體而言，控制訊號產生器24可產生程式控制訊號IPGM，其可在致能第二內部命令訊號PGMEN，且讀取資料RDDATA具有與外部資料EDATA不同位準時致能。反之，控制訊號產生器24可產生程式控制訊號IPGM，其在致能第二內部命令訊號PGMEN，且讀取資料RDDATA具有與外部資料EDATA相同位準時具有去能狀態(disabled state)。此外，控制訊號產生器24可產生程式控制訊號IPGM，其可在致能第三內部命令訊號PGMDIS時去能。當所產生的每一第二及第三內部命令訊號PGMEN及PGMDIS具有相當於致能週期的脈衝時，每一第二及第三內部命令訊號PGMEN及PGMDIS的脈衝可根據實施例設定為具有不同寬度。程式控制訊號IPGM可根據實施例致能為具有邏輯「高」位準或邏輯「低」位準。

程式控制器25可傳送從記憶體控制器1輸出 的外部資料EDATA至記憶體核心部分22之對應的記憶體單元中，以在致能程式控制訊號IPGM時程式化半導體裝置2。

偏壓產生器26可響應第一及第四內部命令 訊號IRD及RBC產生讀取偏壓訊號RDBIAS。更詳細地，偏壓產生器26可產生讀取偏壓訊號RDBIAS，若致能第 一內部命令訊號IRD，則其可在預定的週期期間致能。另外，偏壓產生器26可產生讀取偏壓訊號RDBIAS，若致能第四內部命令訊號RBC，則其可致能。由第四內部命令訊號RBC致能讀取偏壓訊號RDBIAS之一週期可根據實施例變化。當所產生的第四內部命令訊號RBC具有定義致能週期的脈衝時，第四內部命令訊號RBC的脈衝可根據實施例設定為具有不同寬度。讀取偏壓訊號RDBIAS可根據實施例致能為具有邏輯「高」位準或邏輯「低」位準。

電壓控制器27可輸出讀取電壓訊號VRD作為從第一內部命令訊號IRD致能讀取偏壓訊號RDBIAS的時間點開始施加至內部電路28的輸出電壓訊號VOUT。電壓控制器27可輸出程式電壓訊號VPGM作為從第一內部命令訊號IRD致能讀取偏壓訊號RDBIAS的時間點開始經過一預定週期後的輸出電壓訊號VOUT。當第四內部命令訊號RBC致能讀取偏壓訊號RDBIAS時，電壓控制器27可再次輸出讀取電壓訊號VRD作為輸出電壓訊號VOUT。在本實施例中，程式電壓訊號VPGM可設定為具有比讀取電壓訊號VRD更高的位準。內部電路28可為將輸出電壓訊號VOUT傳送至配置在記憶體核心部分22中之字元線(例如，控制閘極)或位元線的電路，並可解碼列位址訊號或行位址訊號。

參照第2圖，內部命令產生器21可建構為包括計數器211及解碼器212。計數器211可產生第一計數訊號CNT1及第二計數訊號CNT2，每當外部程式訊號 EPGM的脈衝施加至計數器211時，其可上數一位元。解碼器212可解碼第一及第二計數訊號CNT1及CNT2，以產生第一至第四內部命令訊號IRD、PGMEN、PGMDIS及RBC，其可根據第一及第二計數訊號CNT1及CNT2的位準組合選擇性致能。

參照第3圖，可了解第一至第四內部命令訊號IRD、PGMEN、PGMDIS及RBC可根據施加至內部命令產生器21之外部程式訊號EPGM的脈衝數循序地致能。舉例來說，當施加外部程式訊號EPGM的第一脈衝至內部命令產生器21時，內部命令產生器21可產生具有一位準組合(L、L)的第一及第二計數訊號CNT1及CNT2，以輸出致能為具有邏輯「高」位準的第一內部命令訊號IRD。位準組合(L、L)意指第一及第二計數訊號CNT1及CNT2兩者均具有邏輯「低」位準。當施加外部程式訊號EPGM的第二脈衝至內部命令產生器21時，內部命令產生器21可產生具有一位準組合(L、H)的第一及第二計數訊號CNT1及CNT2，以輸出致能為具有邏輯「高」位準(亦即，H)的第二內部命令訊號PGMEN。位準組合(L、H)意指第一計數訊號CNT1具有邏輯「高」位準，且第二計數訊號CNT2具有邏輯「低」位準。當施加外部程式訊號EPGM的第三脈衝至內部命令產生器21時，內部命令產生器21可產生具有一位準組合(H、L)的第一及第二計數訊號CNT1及CNT2，以輸出致能為具有邏輯「高」位準的第三內部命令訊號PGMDIS。位準組合(H、L)意指第一計數訊號CNT1具有邏輯「低」 位準，且第二計數訊號CNT2具有邏輯「高」位準。當施加外部程式訊號EPGM的第四脈衝至內部命令產生器21時，內部命令產生器21可產生具有一位準組合(H、H)的第一及第二計數訊號CNT1及CNT2，以輸出致能為具有邏輯「高」位準的第四內部命令訊號RBC。位準組合(H、H)意指第一及第二計數訊號CNT1及CNT2兩者均具有邏輯「高」位準。

在下文中，如上文所提出之半導體系統的操作將參照第4圖敘述。

參照第4圖，若在時間點T1施加外部程式訊號EPGM的第一脈衝P1至半導體裝置2，則第一內部命令訊號IRD可致能為具有一脈衝。若致能第一內部命令訊號IRD，則儲存在記憶體核心部分22之記憶體單元中的資料可輸出作為讀取資料RDDATA。另外，若第一脈衝P1致能第一內部命令訊號IRD，則所產生的讀取偏壓訊號RDBIAS可在從時間點T1開始的預定週期Td期間致能，且所產生的輸出電壓訊號VOUT在時間點T1可具有讀取電壓訊號VRD的位準。從時間點T1開始經過預定週期Td之後，可將讀取偏壓訊號RDBIAS去能，且在讀取偏壓訊號RDBIAS去能之後，所產生的輸出電壓訊號VOUT可具有程式電壓訊號VPGM的位準。也就是說，具有讀取電壓訊號VRD之位準的輸出電壓訊號VOUT可沿著均勻斜率增加，以達到程式電壓訊號VPGM的位準。

接下來，若在時間點T2施加外部程式訊號 EPGM的第二脈衝P2至半導體裝置2，則第二內部命令訊號PGMEN可致能為具有一脈衝。在這一類情況下，若外部資料EDATA具有邏輯「高」位準，則程式控制訊號IPGM可致能為具有邏輯「高」位準，因為外部資料EDATA具有與讀取資料RDDATA不同的位準，讀取資料RDDATA係在先前的讀取操作期間輸出為具有邏輯「低」位準。因此，在程式控制訊號IPGM致能的同時，外部資料EDATA可傳送至記憶體核心部分22中的記憶體單元，以程式化半導體裝置2。

接下來，若在時間點T3施加外部程式訊號EPGM的第三脈衝P3至半導體裝置2，則第三內部命令訊號PGMDIS可致能為具有一脈衝。若第三內部命令訊號PGMDIS致能，則程式控制訊號IPGM可去能為具有邏輯「低」位準，以終止程式操作。

最後，若在時間點T4施加外部程式訊號EPGM的第四脈衝P4至半導體裝置2，則第四內部命令訊號RBC可致能為具有一脈衝。若第四內部命令訊號RBC致能，則讀取偏壓訊號RDBIAS可再次致能，且所產生的輸出電壓訊號VOUT可具有讀取電壓訊號VRD的位準。也就是說，具有程式電壓訊號VPGM之位準的輸出電壓訊號VOUT可沿著負均勻斜率減少，以達到讀取電壓訊號VRD的位準。

本發明概念的各種實施例已為了說明目的在上文揭示。那些熟悉此項技術者當了解各種修改、添加及置換均可在不偏離於伴隨的申請專利範圍中所揭示的 本發明概念之範圍與精神的情況下行使。

1‧‧‧記憶體控制器

2‧‧‧半導體裝置

21‧‧‧內部命令產生器

22‧‧‧記憶體核心部分

23‧‧‧讀取控制器

24‧‧‧控制訊號產生器

25‧‧‧程式控制器

26‧‧‧偏壓產生器

27‧‧‧電壓控制器

28‧‧‧內部電路

Claims (21)

1. 一種半導體裝置，包括：一內部命令產生器，係建構為產生第一至第四內部命令訊號，該等第一至第四內部命令訊號係與一外部程式訊號的脈衝同步而循序地致能，該第一內部命令訊號控制一用於讀出儲存在記憶體單元中之資料的讀取操作，且該第二及第三內部命令訊號控制一用於程式化該些記憶體單元的程式操作；及一偏壓產生器，係建構為產生一用於控制一輸出電壓訊號之位準的讀取偏壓訊號，該輸出電壓訊號係響應該第一及第四內部命令訊號施加至一內部電路。
2. 如申請專利範圍第1項所述之半導體裝置：其中該第一內部命令訊號係響應該外部程式訊號之一第一脈衝致能；其中該第二內部命令訊號係響應該外部程式訊號之一第二脈衝致能；其中該第三內部命令訊號係響應該外部程式訊號之一第三脈衝致能；及其中該第四內部命令訊號係響應該外部程式訊號EPGM之一第四脈衝致能。
3. 如申請專利範圍第1項所述之半導體裝置，其進一步包括：一讀取控制器，係建構為執行該讀取操作，以在該第一內部命令訊號致能時輸出儲存在該些記憶體單元中的資料作為一讀取資料。
4. 如申請專利範圍第3項所述之半導體裝置，其進一步包括：一程式控制器，係建構為在該第二內部命令訊號致能且該讀取資料具有與該外部資料不同的位準時傳送輸入至該些記憶體單元的外部資料。
5. 如申請專利範圍第3項所述之半導體裝置，其進一步包括：一控制訊號產生器，係建構為產生一程式控制訊號，該程式控制訊號在該讀取資料具有與一外部資料不同的位準且該第二內部命令訊號致能時致能用於該程式操作。
6. 如申請專利範圍第5項所述之半導體裝置，其中該控制訊號產生器係建構為產生該程式控制訊號，其在該第三內部命令訊號致能時去能。
7. 如申請專利範圍第1項所述之半導體裝置，其進一步包括：一電壓控制器，係建構為在從該讀取偏壓訊號與該第一內部命令訊號同步致能之一時間點開始的一預定週期期間輸出一讀取電壓訊號作為該輸出電壓訊號，並在從該讀取偏壓訊號與該第一內部命令訊號同步致能的該時間點開始經過該預定週期後輸出一程式電壓訊號作為該輸出電壓訊號。
8. 如申請專利範圍第7項所述之半導體裝置，其中該電壓控制器係建構為在從該讀取偏壓訊號與該第四內 部命令訊號同步致能之一時間點開始輸出該讀取電壓訊號作為該輸出電壓訊號。
9. 一種半導體裝置，包括：一內部命令產生器，係建構為產生一第一內部命令訊號，其係在一外部程式訊號之一第一脈衝施加至此時致能，並建構為產生一第二內部命令訊號，其係在該外部程式訊號之一第二脈衝施加至此時致能；一讀取控制器，係建構為執行一讀取操作，以在該第一內部命令訊號致能時輸出儲存在記憶體單元中的資料作為一讀取資料；及一控制訊號產生器，係建構為產生一程式控制訊號，該程式控制訊號在該讀取資料具有與一外部資料不同的位準且該第二內部命令訊號致能時致能用於一程式操作。
10. 如申請專利範圍第9項所述之半導體裝置，其中該內部命令產生器係建構為產生一第三內部命令訊號，其在該外部程式訊號之一第三脈衝施加至此時致能。
11. 如申請專利範圍第10項所述之半導體裝置，其中該控制訊號產生器係建構為產生該程式控制訊號，其在該第三內部命令訊號致能時去能。
12. 如申請專利範圍第9項所述之半導體裝置，其中該內部命令產生器係建構為產生一第四內部命令訊號，其在該外部程式訊號之一第四脈衝施加至此時致能。
13. 如申請專利範圍第12項所述之半導體裝置，其進一步包括： 一偏壓產生器，係建構為產生一用於控制一輸出電壓訊號之位準的讀取偏壓訊號，該輸出電壓訊號係響應該第一及第四內部命令訊號施加至一內部電路。
14. 如申請專利範圍第13項所述之半導體裝置，其進一步包括：一電壓控制器，係建構為在從該讀取偏壓訊號與該第一內部命令訊號同步致能之一時間點開始的一預定週期期間輸出一讀取電壓訊號作為該輸出電壓訊號，並在從該讀取偏壓訊號與該第一內部命令訊號同步致能的該時間點開始經過該預定週期後輸出一程式電壓訊號作為該輸出電壓訊號。
15. 如申請專利範圍第14項所述之半導體裝置，其中該電壓控制器係建構為在從該讀取偏壓訊號與該第四內部命令訊號同步致能之一時間點開始輸出該讀取電壓訊號作為該輸出電壓訊號。
16. 一種半導體系統，包括：一半導體控制器，係建構為產生一外部程式訊號及一外部資料；及一半導體裝置，係建構為接收該外部程式訊號及該外部資料，以產生第一至第四內部命令訊號，每當輸入該外部程式訊號之脈衝時，該等第一至第四內部命令訊號係循序地致能，其中該第一內部命令訊號控制一用於讀出儲存在記憶體單元中之資料的讀取操作；該第二及第三內部命令訊號控制一用於程式化該些記憶體單元的程 式操作；且該第一及第四內部命令訊號控制一讀取偏壓訊號的致能，該讀取偏壓訊號係用於控制施加至一內部電路之一輸出電壓訊號的位準。
17. 如申請專利範圍第16項所述之半導體系統：其中該第一內部命令訊號係響應該外部程式訊號之一第一脈衝致能；其中該第二內部命令訊號係響應該外部程式訊號之一第二脈衝致能；其中該第三內部命令訊號係響應該外部程式訊號之一第三脈衝致能；及其中該第四內部命令訊號係響應該外部程式訊號EPGM之一第四脈衝致能。
18. 如申請專利範圍第17項所述之半導體系統，其中該半導體裝置包括一讀取控制器，當該第一內部命令訊號致能時，其執行該讀取操作，以輸出儲存在該些記憶體單元中的該資料作為一讀取資料。
19. 如申請專利範圍第18項所述之半導體系統，其中該半導體裝置進一步包括一控制訊號產生器，其產生一程式控制訊號，該程式控制訊號在該讀取資料具有與該外部資料不同的位準且該第二內部命令訊號致能時致能用於該程式操作。
20. 如申請專利範圍第19項所述之半導體系統，其中該控制訊號產生器係建構為產生該程式控制訊號，其在該第三內部命令訊號致能時去能。
21. 如申請專利範圍第17項所述之半導體系統： 其中該半導體裝置進一步包括一電壓控制器；且其中該電壓控制器係建構為在從該讀取偏壓訊號與該第一內部命令訊號同步致能之一時間點開始的一預定週期期間輸出一讀取電壓訊號作為該輸出電壓訊號，並在從該讀取偏壓訊號致能的該時間點開始經過該預定週期後輸出一程式電壓訊號作為該輸出電壓訊號，以及在從該讀取偏壓訊號與該第四內部命令訊號同步致能之一時間點開始輸出該讀取電壓訊號作為該輸出電壓訊號。