TW201436236A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明提供一種半導體裝置，包括一基板以及一閘極結構形成於基板之上。上述半導體裝置更包括一絕緣特徵結構形成於基板之中。絕緣特徵結構包括一絕緣層以及一蓋層位於絕緣層之上。

Description

半導體裝置及其製造方法
本發明提供一種半導體技術，且特別有關於一種具有淺溝槽隔離結構的半導體裝置及其製造方法。
半導體積體電路(IC)工業已經歷快速成長。在積體電路的發展過程中，隨著幾何尺寸(亦即，利用組裝製程所製造的最小裝置尺寸或線寬)的降低，功能密度(functional density，亦即，每一晶片面積中內連接的裝置之數量)已普遍增加。此一尺寸縮減之製程所提供的優勢在於能夠提高生產效率並且降低相關成本。尺寸縮減也增加了積體電路之加工與製造的複雜性。為了使這些進步得以實現，在積體電路之製造的領域中亦需要相似的發展過程。舉例而言，需要一新穎的製程以形成溝槽隔離結構，例如，淺溝槽隔離(shallow trench isolation,STI)結構。由於溝槽隔離結構可能會受到後續濕式清潔製程的攻擊，因此濕式清潔製程可能導致位於密集區域(dense areas)與疏離區域(isolation areas)中的溝槽隔離結構具有不同的段差高度(step height)，因而增加製程的複雜性。此外，濕式清潔製程可能在溝槽隔離結構中產生凹陷(divots)，進而誘發閘極漏電流。
雖然應用於積體電路裝置之溝槽隔離結構的既有 形成方法已普遍足以達成預期的目標，然而這些方法卻無法完全滿足各方面的所有需求。
本發明之實施例係揭示一種半導體裝置，包括：一基板；一閘極結構，位於基板之上；以及一絕緣特徵結構，位於基板之中，其中絕緣特徵結構包括：一絕緣層，具有一第一厚度；以及一蓋層，具有一第二厚度小於第一厚度，且位於絕緣層之上。
本發明之另一實施例係揭示一種半導體裝置，包括：一基板；一閘極結構，位於基板之上；一凹口，位於基板之中；一第一介電層，形成於凹口之中並且填充超過此凹口之一半的深度；以及一第二介電層，形成於凹口之中並且位於第一介電層之上，其中此第二介電層包括相異於第一介電層之一材料。
一種半導體裝置之製造方法，包括：在一基板之中形成一凹口；在凹口之中填入一介電層；移除此介電層的一頂部部分，並且在凹口之中餘留此介電層的一底部部分；在此介電層的底部部分之上形成一蓋層；以及在蓋層之上形成一閘極結構。
為使本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。然而，任何所屬技術領域中具有通常知識者將會瞭解本發明中各種特徵結構僅用於說明，並未依照比率描繪。事實上，為了使說明更加清晰，可任意增減各種特徵結構的相 對尺寸比率。
100‧‧‧方法
102、104、106、108、110、112、114、116‧‧‧步驟
200‧‧‧半導體裝置
202‧‧‧基板
204‧‧‧墊層(圖案化墊層)
206‧‧‧硬罩幕層(圖案化硬罩幕層)
208‧‧‧圖案化光敏感層
210‧‧‧凹口
212‧‧‧第一介電層
214‧‧‧第二介電層
216‧‧‧淺溝槽隔離絕緣體
218‧‧‧閘極結構
H‧‧‧高度
T1‧‧‧厚度
T2‧‧‧厚度
第1圖為一流程圖，用以繪示依據本發明之一或多個實施例之不同型態之半導體裝置的製造方法。
第2至10圖為一系列之剖面圖，用以繪示依據本發明之一或多個實施例之不同型態之半導體裝置在各個製程階段中的剖面。
應可了解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵結構。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵結構形成於一第二特徵結構之上或上方，即表示其包含了所形成的上述第一特徵結構與上述第二特徵結構是直接接觸的實施例，亦包含了尚可將附加的特徵結構形成於上述第一特徵結構與上述第二特徵結構之間，而使上述第一特徵結構與上述第二特徵結構可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
依據本發明之部分實施例，第1圖為一流程圖，用以繪示製造一半導體裝置200的方法100。依據本發明之部分實 施例，第2至10圖為一系列之剖面圖，用以繪示一半導體裝置200於方法100之各個製程階段的狀態。半導體裝置200可包括微處理器(microprocessor)、記憶體單元(memory cell)及/或其他積體電路。應注意的是，第1圖中的方法無法製造出一個完整的半導體裝置200。需利用互補式金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)製程始可製造出一個完整的半導體裝置200。因此，應可了解的是可在第1圖的方法100實施之前、實施期間及實施之後提供額外的製程步驟，且其他的製程步驟在本文中僅簡要地描述。此外，第1至10圖經過簡化以使本發明更易於理解。舉例而言，雖然圖式中繪示半導體裝置200，應可了解的是積體電路可能包括許多其他裝置，這些裝置包括電阻、電容、電感、保險絲等等。
請參照第1圖及第2圖，方法100始於步驟102，在步驟102中，在一基板202之上形成一圖案化光敏感層(patterned photo-sensitive layer)208。在一些實施例中，基板202包括一塊材基板(bulk substrate)，例如結晶矽基板(亦即，矽晶圓)。在其他實施例中，基板202包括一化合物晶圓的頂部半導體層，例如絕緣層上覆矽(silicon-on-insulator,SOI)基板。在其他實施例中，基板202為一塊材基板或一化合物晶圓的頂層，包括鍺、矽鍺、III-V族材料(例如砷化鎵、砷化銦)、II-VI族材料(例如硒化鋅、硫化鋅)及其他相似之材料，其中這些材料通常係利用磊晶成長(epitaxially grown)的方式形成。一般認為III-V族材料或II-VI族材料為形成如圖所示之裝置的較佳材料，原因在於利用III-V族材料或II-VI族材料(例如砷化銦、硫化鋅及其他相 似之材料)可獲得較佳的應變特性。
在一些實施例中，在形成圖案化光敏感層208之前，在基板202之上形成一墊層(pad layer)204，並且在墊層204之上形成一硬罩幕層(hard mask layer)206。在一些實施例中，墊層204包括一氧化物層，例如氧化矽。在一些實施例中，硬罩幕層206為一含氮材料層(nitrogen-containing layer)，例如氮化矽、氮氧化矽(silicon oxynitride)或相似之材料。在一些實施例中，利用下列製程形成墊層204及硬罩幕層206，包括：化學氣相沉積(chemical vapor deposition,CVD)製程、爐管製程(furnace process)或其他相似之製程。在一些實施例中，圖案化光敏感層208包括光阻圖案或其他相似之結構。用以形成圖案化光敏感層208的圖案化製程包括，例如，在硬罩幕層206之上形成一光敏感層，將此光敏感層曝光於輻射源下，接著在一顯影溶液中顯影此經過曝光的光敏感層。
請參照第1圖及第3圖，方法100接著進行到步驟104，在步驟104中，在基板202之中形成凹口(recesses)210。在一些實施例中，凹口210係為了將絕緣材料形成於基板202中而預備。在一些實施例中，利用圖案化光敏感層208作為罩幕對基板202施加蝕刻製程，藉以形成凹口210。在一些實施例中，圖案化光敏感層208的圖案轉移到硬罩幕層206及墊層204中，因而分別形成圖案化硬罩幕層206及圖案化墊層204。接著，藉由單一蝕刻製程或多重蝕刻製程將圖案化硬罩幕層206及圖案化墊層204的圖案轉移到基板202中，以形成凹口210。在一些實施例中，用以形成凹口210的蝕刻製程為乾式蝕刻製程。在 本實施例中，利用頂部線圈電漿(top coil plasma,TCP)或其他相似之方法實施乾式蝕刻製程。在一些實施例中，用以形成凹口210的蝕刻製程為利用含氟氣體(F-containing gas)、含氯氣體(Cl-containing gas)或其他相似之氣體實施的乾式蝕刻製程。在一些實施例中，凹口210在基板202之中具有一高度H，其中高度H的範圍介於約150至350nm。
在一些實施例中，在此圖案轉移過程中，圖案化光敏感層208完全消耗殆盡，如第3圖所示。在其他實施例中，圖案化光敏感層208在圖案轉移過程之後並未完全消耗。在形成凹口210之後，接著利用乾式及/或濕式剝除製程(stripping process)，例如，氧氣電漿(oxygen plasma)或所謂的灰化製程(ash process)，移除殘留的圖案化光敏感層208。
請參照第1圖及第4圖，方法100接著進行到步驟106，在步驟106中，在凹口210之中形成一第一介電層212。在一些實施例中，在凹口210之中填充第一介電層212並且使第一介電層212超過硬罩幕層206之上。在一些實施例中，第一介電層212包括一氧化物層，例如氧化矽。在一些實施例中，第一介電層212稱為淺溝槽隔離氧化物(shallow trench isolation oxide)或直接稱為淺溝槽隔離結構。在一些實施例中，可藉由下列製程沉積第一介電層212，包括次常壓化學氣相沉積(sub-atmospheric chemical vapor deposition,SACVD)製程、旋轉塗佈製程(spin-on-glass process)、流動式化學氣相沉積(flow-able CVD)、高密度電漿(high density plasma,HDP)或其他相似之製程。在一些實施例中，在形成第一介電層212之前， 可實施一熱氧化(thermal oxidation)步驟以修復凹口210的側壁受到的損傷，其中這些損傷係源自於用以形成凹口210的蝕刻製程步驟。
在一些實施例中，在形成第一介電層212之後，接著實施一熱退火(thermal annealing)製程，藉以增加第一介電層212的密度。在一些實施例中，對於採用次常壓化學氣相沉積(SACVD)製程或流動式化學氣相沉積(flow-able CVD)的第一介電層212而言，所實施的熱退火製程為兩步驟退火製程。舉例而言，此兩步驟退火製程的第一步驟係利用氫氣與氧氣形成水蒸汽，並在介於約100至700℃的溫度範圍下進行。接著對第一介電層212實施第二步驟，其中實施第二步驟的溫度範圍高於實施此兩步驟退火製程的第一步驟之溫度範圍。舉例而言，第二步驟係利用氮氣在介於約700至1200℃的溫度範圍下進行。在其他實施例中，藉由高密度電漿(HDP)沉積製程形成第一介電層212，並且在介於約700至1200℃的溫度範圍下進行一快速熱退火(rapid thermal annealing,RTA)製程。
請參照第1圖及第5圖，方法100接著進行到步驟108，在步驟108中，移除第一介電層212的一第一部分。在一些實施例中，利用一化學機械研磨(chemical mechanical polishing,CMP)製程移除第一介電層212的第一部分。在一些實施例中，化學機械研磨(CMP)製程移除第一介電層212超過圖案化硬罩幕層206之上的部分，而留下位於凹口210中的第一介電層212之其他部分。在一些實施例中，化學機械研磨製程係用以薄化第一介電層212，藉以形成一平坦化的第一介電層 212。在一些實施例中，化學機械研磨製程暴露出圖案化硬罩幕層206的頂部表面。在一些實施例中，化學機械研磨製程的實施係利用包含下列材料的研磨液(slurry)，包括二氧化矽(SiO2)、氫氧化鉀(KOH)、其他相似之材料或上述材料之組合。在一些實施例中，在研磨製程期間並未移除圖案化硬罩幕層206及圖案化墊層204。
請參照第1圖及第6圖，方法100接著進行到步驟110，在步驟110中，移除第一介電層212的第二部分。在一些實施例中，移除製程並未完全移除第一介電層212，因而留下第一介電層212的剩餘部分。在一些實施例中，第一介電層212的剩餘部分係作為位於預設隔離結構中的絕緣材料。在一些實施例中，第一介電層212的剩餘部分具有一厚度T1，其中厚度T1的範圍介於約5至50nm。在一些實施例中，移除製程暴露出圖案化硬罩幕層206及圖案化墊層204的側壁。在一些實施例中，移除製程暴露出凹口210的上部側壁。在一些實施例中，移除製程包括蝕刻製程。在一些實施例中，蝕刻製程為一持續時間符合預設時間的濕式蝕刻製程。在一些實施例中，移除製程為一利用稀氫氟酸(diluted hydrofluoric acid,DHF)實施的濕式蝕刻製程或是一化學氧化物移除(chemical oxide removal,COR)製程。
請參照第1圖及第7圖，方法100接著進行到步驟112，在步驟112中，在剩餘的第一介電層212之上形成一第二介電層214。在一些實施例中，第二介電層214具有一頂部表面，此頂部表面高於圖案化硬罩幕層206之頂部表面。在一些 實施例中，第二介電層214包括一材料，此材料與第一介電層212之材料相異。在一些實施例中，第二介電層214包括一材料，此材料與圖案化硬罩幕層206或圖案化墊層204之材料相異。在一些實施例中，第二介電層214包括一氮化物(nitride)層或碳化物(carbide)層。在一些實施例中，第二介電層214為氮化矽(SiN)、氮碳化矽(SiCN)、氮氧化矽(SiON)、碳化矽(SiC)、富含矽之氧化矽(Si-rich oxide)或上述材料之組合。在一些實施例中，第二介電層214具有一介電常數(dielectric constant,k)，此介電常數高於第一介電層212之介電常數。在一些實施例中，利用下列製程沉積第二介電層214，包括化學氣相沉積(CVD)、旋轉塗佈製程(spin-on-glass process)、流動式化學氣相沉積(flow-able CVD)、原子層沉積(atomic layer deposition,ALD)、分子層沉積(molecular layer deposition,MLD)、爐管製程(furnace)或其他相似之製程。
在一些實施例中，第二介電層214當作一蓋層(capping layer)，用以保護位於其下方之剩餘的第一介電層212，以避免剩餘的第一介電層212在後續的濕式蝕刻及/或清潔製程中受到傷害。在一些實施例中，在後續的蝕刻製程實施期間，第二介電層214具有一抗蝕刻性，此抗蝕刻性高於第一介電層212的抗蝕刻性。因此，在後續的蝕刻製程實施期間，第二介電層214具有一蝕刻速率，此蝕刻速率低於第一介電層212的蝕刻速率。在一些實施例中，後續的蝕刻製程為一利用稀氫氟酸(DHF)溶液實施的濕式蝕刻製程。在一些實施例中，在稀氫氟酸溶液中，第二介電層214之蝕刻速率相對於第一介 電層212之蝕刻速率的比率低於約1：2。在一些實施例中，在稀氫氟酸溶液中，第二介電層214之蝕刻速率相對於第一介電層212之蝕刻速率的比率低於約1：100。
請參照第1圖及第8圖，方法100接著進行到步驟114，在步驟114中，利用一移除製程移除第二介電層214的一部分。在一些實施例中，在移除製程中移除第二介電層214超過圖案化硬罩幕層206的部分。在一些實施例中，移除製程包括一化學機械研磨步驟。在一些實施例中，化學機械研磨步驟平坦化並且薄化第二介電層214。在一些實施例中，化學機械研磨步驟並未移除圖案化硬罩幕層206。在一些實施例中，化學機械研磨步驟暴露出圖案化硬罩幕層206的頂部表面。在一些實施例中，化學機械研磨步驟的實施係利用包含下列材料的研磨液，包括二氧化矽、氫氧化鉀、其他相似之材料或上述材料之組合。
請參照第9圖，移除圖案化硬罩幕層206及圖案化墊層204。在一些實施例中，在移除上述第二介電層214的部分之後，接著移除圖案化硬罩幕層206。在一些實施例中，利用一濕式蝕刻製程移除圖案化硬罩幕層206。在一些實施例中，濕式蝕刻製程係利用一磷酸(phosphoric acid)溶液在約100至200℃的溫度範圍下進行。在一些實施例中，在移除圖案化硬罩幕層206以及後續的井區佈植製程(well implantation process)(未繪示)之後，接著移除圖案化墊層204。在一些實施例中，利用一濕式蝕刻製程移除圖案化墊層204。在一些實施例中，用以移除圖案化墊層204的濕式蝕刻製程係利用一稀氫 氟酸溶液在室溫(例如23℃)下進行。
仍請參照第9圖，剩餘的第二介電層214具有一厚度T2。在一些實施例中，厚度T2小於厚度T1。在一些實施例中，厚度T2大於約3nm，以確保對位於其下方之第一介電層212的保護作用。在一些實施例中，厚度T2小於約45nm，以避免增加電容。在一些實施例中，厚度T2相對於厚度T1的比率介於約0.01-0.15的範圍之間。在一些實施例中，第二介電層214與位於其下方之第一介電層212的組合在基板202中形成淺溝槽隔離(STI)絕緣體216。淺溝槽隔離絕緣體216可用以定義並且電性隔離後續將形成於基板202中的各種區域。
請參照第1圖及第10圖，方法100接著進行到步驟116，在步驟116中，在剩餘的第二介電層214與淺溝槽隔離絕緣體216之上形成一閘極結構218。在一些實施例中，閘極結構218依序包括一閘極介電層、一閘極電極層以及一硬罩幕層。在一些實施例中，閘極結構218係藉由依序沉積並圖案化閘極介電層、閘極電極層以及硬罩幕層而形成。在一實施例中，閘極介電層為一薄膜包括氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、其他合適之材料或上述材料之組合。高介電常數(high-k)介電材料包括金屬氧化物。舉例而言，用於高介電常數介電材料的金屬氧化物包括下列金屬之氧化物：鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鉿(Hf)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)及上述材料之混合物。在本實施例中，閘極介 電層為一高介電常數介電材料層，且具有一厚度介於約10至30Å。可利用一合適的製程形成閘極介電層，例如，原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、熱氧化法(thermal oxidation)、紫外光-臭氧氧化法(UV-ozone oxidation)或上述製程之組合。
接著在閘極介電層之上形成閘極電極層。在一些實施例中，閘極電極層包括一多晶矽層。此外，閘極電極層可以是摻雜相同或不同摻雜質的多晶矽。在一實施例中，閘極電極層具有一厚度介於約30至80nm。可利用下列製程形成閘極電極層，例如，低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)、電漿增強型化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、其他合適之製程或上述製程之組合。接著，形成在閘極電極層之上硬罩幕層，並且在硬罩幕層之上形成一圖案化光敏感層。將圖案化光敏感層的圖案轉移到硬罩幕層中，接著轉移到閘極電極層與閘極介電層中，藉以形成閘極結構218。在一些實施例中，硬罩幕層包括氧化矽。在其他實施例中，硬罩幕層包括氮化矽、氮氧化矽及/或其他合適之材料，並且可利用下列方法形成硬罩幕層，例如，化學氣相沉積或爐管製程。硬罩幕層具有一厚度介於約100至1500Å。之後藉由一乾式及/或濕式剝除製程移除光敏感層。
依據本發明所揭露之實施例，在半導體裝置中將淺溝槽隔離(STI)絕緣體進行上述的位置轉換具有一優點，其優點在於可利用位於其上方的蓋層保護絕緣材料免於受到濕式 蝕刻的傷害，進而使絕緣材料不再產生凹陷或裂縫。如此一來，漏電流的問題得以改善。此外，由於第二介電層214的濕式蝕刻速率遠低於第一介電層212的濕式蝕刻速率，因此段差高度的問題得以改善，閘極的表面輪廓亦得到改善，因而減少閘極對閘極的漏電流。
此半導體裝置可進行互補式金屬氧化物半導體(CMOS)製程或金屬氧化物半導體(MOS)製程，以形成各種特徵結構。舉例而言，方法100可繼續進行以形成主要間隙壁(main spacers)。亦可形成接觸特徵結構(contact features)，例如矽化物區域。接觸特徵結構包括矽化物材料，例如矽化鎳(nickel silicide,NiSi)、矽化鎳鉑(nickel-platinum silicide,NiPtSi)、矽化鎳鉑鍺(nickel-platinum-germanium silicide,NiPtGeSi)、矽化鎳鍺(nickel-germanium silicide,NiGeSi)、矽化鐿(ytterbium silicide,YbSi)、矽化鉑(platinum silicide,PtSi)、矽化銥(iridium silicide,IrSi)、矽化鉺(erbium silicide,ErSi)、矽化鈷(cobalt silicide,CoSi)、其他合適之材料及/或上述材料之組合。可進行下列製程以形成接觸特徵結構，包括沉積一金屬層，對上述金屬層進行退火以使金屬層能夠與矽進行反應形成矽化物，以及接著移除未反應之金屬層。尚可在上述基板之上形成一內層介電(inter-level dielectric,ILD)層，並且尚可對基板實施一化學機械研磨製程以平坦化上述基板。此外，在形成內層介電層之前，可在上述閘極結構的頂部之上形成一接觸蝕刻停止層(contact etch stop layer,CESL)。
本發明所揭露之半導體裝置可利用於各種應用領 域之中，例如數位電路、影像感測器裝置、異質半導體裝置(hetero-semiconductor device)、動態隨機存取記憶體(dynamic random access memory,DRAM)單元、單電子電晶體(single electron transistor,SET)及/或其他微電子裝置(在此統稱為微電子裝置)。當然，本發明之概念亦可應用於及/或可立即適用於其他種類之電晶體，包括單閘極電晶體(single-gate transistors)、雙閘極電晶體(double-gate transistors)以及其他多閘極電晶體(multiple-gate transistors)。此外，本發明之概念亦可利用於許多不同的應用領域，包括感測器單元、記憶體單元、邏輯單元及其他領域。
在一實施例中，一種半導體裝置包括：一基板；一閘極結構，位於基板之上；以及一絕緣特徵結構，位於基板之中。絕緣特徵結構包括：一絕緣層，具有一第一厚度；以及一蓋層，具有一第二厚度且位於絕緣層之上。
在另一實施例中，一種半導體裝置，包括：一基板；一閘極結構，位於基板之上；一凹口，位於基板之中；一第一介電層，形成於凹口之中；以及一第二介電層，位於凹口之中並且形成於第一介電層之上。第二介電層包括相異於第一介電層之一材料。
在又一實施例中，一種半導體裝置之製造方法，包括：在一基板之中形成一凹口；在凹口之中填入一介電層；移除介電層的一頂部部分，並且在凹口之中餘留介電層的一底部部分；在介電層的底部部分之上形成一蓋層；以及在蓋層之上形成一閘極結構。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧半導體裝置
202‧‧‧基板
212‧‧‧第一介電層
214‧‧‧第二介電層
218‧‧‧閘極結構
H‧‧‧高度
T1‧‧‧厚度
T2‧‧‧厚度

Claims (10)

  1. 一種半導體裝置，包括：一基板；一閘極結構，位於該基板之上；以及一絕緣特徵結構，位於該基板之中，其中該絕緣特徵結構包括：一絕緣層，具有一第一厚度；以及一蓋層，具有一第二厚度小於該第一厚度，且位於該絕緣層之上。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該絕緣層為氧化矽，且該第一厚度的範圍介於5至50nm；該蓋層為氮化矽、氮碳化矽、氮氧化矽、碳化矽、富含矽之氧化矽(Si-rich oxide)或上述材料之組合，且該第二厚度的範圍介於3至45nm。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第二厚度相對於該第一厚度具有一比率介於0.01：1至0.15：1的範圍之間。
  4. 如申請專利範圍第1項所述之半導體裝置，其中在一稀氫氟酸溶液中，該蓋層之一蝕刻速率相對於該絕緣層之一蝕刻速率具有一比率低於1：2。
  5. 一種半導體裝置，包括：一基板；一閘極結構，位於該基板之上；一凹口，位於該基板之中； 一第一介電層，形成於該凹口之中並且填充超過該凹口之一半的深度；以及一第二介電層，形成於該凹口之中並且位於該第一介電層之上，其中該第二介電層包括相異於該第一介電層之一材料。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第二介電層的介電常數高於該第一介電層的介電常數。
  7. 如申請專利範圍第5項所述之半導體裝置，其中該第一介電層為含氧材料，且該第二介電層為含氮材料。
  8. 如申請專利範圍第5項所述之半導體裝置，其中該第二介電層之一厚度相對於該第一介電層之一厚度具有一比例介於約0.01-0.15的範圍之間。
  9. 一種半導體裝置之製造方法，包括：在一基板之中形成一凹口；在該凹口之中填入一介電層；移除該介電層的一頂部部分，並且在該凹口之中餘留該介電層的一底部部分；在該介電層的該底部部分之上形成一蓋層；以及在該蓋層之上形成一閘極結構。
  10. 如申請專利範圍第9項所述之半導體裝置之製造方法，更包括：在該基板之上形成一墊層；在該墊層之上形成一硬罩幕層；圖案化該硬罩幕層； 利用該圖案化硬罩幕層作為一蝕刻罩幕形成該凹口；以及在形成該蓋層之後移除該圖案化硬罩幕層。
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