TWI584417B - 半導體裝置結構及其形成方法 - Google Patents

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蔡瀚霆
黃益民
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Description

半導體裝置結構及其形成方法
本揭露係有關於一種半導體技術，且特別有關於一種具有III-V族化合物半導體之半導體裝置與其形成方法。
半導體積體電路(IC)工業已經歷快速成長。由於積體電路材料與設計技術的進步，產生了不同世代的積體電路，其中每一代具有比前一代更小且更複雜的電路。在積體電路的發展過程中，隨著幾何尺寸(亦即，利用製程所製造的最小裝置尺寸或線寬)的降低，功能密度(functional density，亦即，每一晶片面積中內連接的裝置數量)已普遍增加。
此一尺寸縮減之製程所提供的優勢在於能夠提高生產效率並且降低相關成本。尺寸縮減也增加了積體電路之加工與製造的複雜性。例如，對互補式金屬氧化物半導體(CMOS)裝置而言，III-V族化合物半導體具有高遷移率與低載子有效質量(carrier effective mass)，因而成為極具潛力的通道材料。
然而，對於可靠性佳的具有III-V族化合物半導體之半導體裝置及其形成方法仍面臨挑戰。
本揭露之一實施例係提供一種半導體裝置結構， 包括：半導體基板；第一閘極堆疊及第二閘極堆疊位於半導體基板上；第一摻雜結構位於半導體基板上且鄰近第一閘極堆疊，其中第一摻雜結構包括III-V族化合物半導體材料及摻質；以及第二摻雜結構位於半導體基板上且鄰近第二閘極堆疊，其中第二摻雜結構包括III-V族化合物半導體材料及摻質，第一摻雜結構與第二摻雜結構的其中一者為n型半導體結構，且第一摻雜結構與第二摻雜結構的另一者為p型半導體結構。
本揭露之另一實施例係提供一種半導體裝置結構，包括：半導體基板；第一閘極堆疊及第二閘極堆疊位於半導體基板上；n型摻雜結構位於半導體基板上且鄰近第一閘極堆疊，其中n型摻雜結構包括III-V族化合物半導體材料及摻質；以及p型摻雜結構位於半導體基板上且鄰近第二閘極堆疊，其中p型摻雜結構包括III-V族化合物半導體材料及摻質，且在p型摻雜結構中的摻質的濃度大於在n型摻雜結構中的摻質的濃度。
本揭露之又一實施例係提供一種半導體裝置結構的形成方法，包括：形成第一閘極堆疊及第二閘極堆疊於半導體基板之上；形成第一凹口及第二凹口於半導體基板之上，其中第一凹口鄰近第一閘極堆疊，且第二凹口鄰近第二閘極堆疊；形成III-V族化合物半導體材料於第一凹口及第二凹口之中，以形成第一摻雜結構於第一凹口中並形成第二摻雜結構於第二凹口中，其中III-V族化合物半導體材料包括摻質；以及利用第二摻質摻雜第二摻雜結構，以使第一摻雜結構與第二摻雜結構具有不同的導電類型。
100‧‧‧半導體基板
102‧‧‧隔離特徵
104‧‧‧閘極介電層
106‧‧‧閘極電極
108‧‧‧硬罩幕
110A、110B‧‧‧閘極堆疊
112‧‧‧間隔元件
113A、113B‧‧‧凹口
114‧‧‧緩衝層
116A、116B、116B'‧‧‧摻雜結構
118‧‧‧罩幕層
120、122‧‧‧摻雜製程
124‧‧‧上部分
126‧‧‧介電層
128A、128B‧‧‧凹口
129A、129B‧‧‧閘極介電層
130A、130B‧‧‧功函數層
132A、132B‧‧‧金屬填充層
134A、134B‧‧‧金屬閘極堆疊
136‧‧‧接觸開口
138‧‧‧接觸元件
140‧‧‧阻障層
142‧‧‧導電接觸
以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。
第1A-1J圖繪示依據本揭露之一些實施例之形成半導體裝置結構之各個製程階段的剖面示意圖。
以下公開許多不同的實施方法或是例子來實行本揭露之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示，且不該以此限定本揭露的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他 方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
本揭露描述一些實施例。第1A-1J圖繪示依據本揭露之一些實施例之形成半導體裝置結構之各個製程階段的剖面示意圖。在第1A-1J圖所述之各個製程階段進行之前、當中或之後可能具有額外的操作步驟。所述的一些製程階段可能在另一些實施例的方法中被取代或省略。可以添加額外的特徵於半導體裝置結構。下文中所述的一些特徵可能在不同的實施例中被取代或省略。
如第1A圖所示，提供半導體基板100。在一些實施例中，半導體基板100是塊材半導體基板，例如半導體晶圓。舉例而言，半導體基板100是矽晶圓。半導體基板100可以包括矽或其他元素半導體材料，例如，鍺。在一些其他實施例中，半導體基板100包括化合物半導體。化合物半導體可以包括砷化鎵(gallium arsenide)、碳化矽(silicon carbide)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、其他合適的化合物半導體或上述之組合。
在一些實施例中，半導體基板100包括絕緣層上覆半導體(semiconductor-on-insulator,SOI)基板。絕緣層上覆半導體基板可以藉由使用下列方法形成，包括氧離子植入矽晶隔離(separation by implantation of oxygen,SIMOX)製程、晶圓接合(wafer bonding)製程、其他合適的方法或上述之組合。在一些實施例中，繪示於第1A圖中的半導體基板100是一個鰭狀結構。
根據一些實施例，如第1A圖所繪示，隔離特徵102 形成於半導體基板100中。隔離特徵102用以定義及/或電性隔離形成於半導體基板100之中及/或之上的各種元件。在一些實施例中，隔離特徵102包括淺溝隔離(STI)特徵、區域性矽氧化(local oxidation of silicon,LOCOS)特徵、其他合適的隔離特徵或上述之組合。在一些實施例中，隔離特徵102由介電材料所形成。介電材料可包括氧化矽、氮化矽、氮氧化矽、氟摻雜的矽酸鹽玻璃(fluoride-doped silicate glass,FSG)、低介電常數(low k)介電材料，其他合適的材料或上述之組合。
根據一些實施例，如第1A圖所示，閘極堆疊110A及110B形成於半導體基板100上。在一些實施例中，每個閘極堆疊110A及110B包括閘極介電層104、閘極電極106及硬罩幕108。在一些實施例中，閘極堆疊110A用以作為N型金屬氧化物半導體(N-type metal-oxide semiconductor,NMOS)裝置結構的閘極堆疊，且閘極堆疊110B用以作為P型金屬氧化物半導體(P-type metal-oxide semiconductor,PMOS)裝置結構的閘極堆疊。在一些其它實施例中，閘極堆疊110A用以作為P型金屬氧化物半導體裝置結構的閘極堆疊，且閘極堆疊110B用以作為N型金屬氧化物半導體裝置結構的閘極堆疊。
在閘極電極106的形成製程期間，硬罩幕108可用以作為蝕刻罩幕。在一些實施例中，硬罩幕108由下列材料所形成，包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、其他合適的材料或上述之組合。在一些實施例中，硬罩幕108具有多層結構。本揭露的實施例並不限於此。在一些其他實施例中，可不形成硬罩幕108。
在一些實施例中，閘極介電層104由下列材料所形成，包括氧化矽、氮化矽、氧氮化矽、具有高介電常數(high k)的介電材料、其他合適的介電材料或上述之組合。高介電常數介電材料的實例包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鉿-氧化鋁合金(hafnium dioxide-alumina alloy)、氧化矽鉿(hafnium silicon oxide)、氮氧化矽鉿(hafnium silicon oxynitride)、氧化鉿鉭(hafnium tantalum oxide)、氧化鉿鈦(hafnium titanium oxide)、氧化鉿鋯(hafnium zirconium oxide)、其他合適的高介電常數材料或上述之組合。在一些實施例中，閘極介電層104是一個虛設閘極介電層，且將在後續的製程中移除。虛設閘極介電層可以是，例如，氧化矽層。可以對本揭露的實施例進行各種改變及/或修改。在一些其他實施例中，可不形成閘極介電層104。
在一些實施例中，每一個閘極電極106包括多晶矽、金屬材料、其他合適的導電材料或上述之組合。在一些實施例中，閘極電極106是一個虛設閘極電極層，且將被另一導電材料(例如，金屬材料)所取代。舉例而言，虛設閘極電極層可由多晶矽所形成。
在一些實施例中，閘極介電材料層、閘極電極層及硬罩幕層沉積在半導體基板100上。可使用下列製程沉積閘極介電材料層、閘極電極層及硬罩幕層的每一者，包括化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、其他合適的過程中或上述之組合。之後，實施微影製程及蝕刻製程，以圖案化硬罩幕層，因而形成硬罩幕108。之後，利用由硬罩幕 108所定義的開口蝕刻閘極介電材料層及閘極電極層。如此一來，形成包括閘極堆疊110A及110B的多個閘極堆疊。
在一些實施例中，間隔元件112形成於閘極堆疊110A及110B的側壁之上，如第1A圖所示。間隔元件112可以由下列材料所形成，包括氮化矽、氮氧化矽、碳化矽、碳氮化矽、其它合適的材料或上述之組合。在一些實施例中，間隔物材料層沉積在半導體基板100與閘極堆疊110A及110B上。之後，進行非等向性蝕刻製程，以部分地移除隔離物材料層。如此一來，間隔物材料層的剩餘部分形成上述間隔元件112。
根據一些實施例，如第1A圖所示，凹口113A及113B分別形成於半導體基板100中。凹口113A鄰近於閘極堆疊110A，且凹口113B鄰近於閘極堆疊110B。在一些實施例中，可利用一個或多個蝕刻製程部分地移除半導體基板100，以形成凹口113A及113B。在凹口113A及113B的形成期間，可利用間隔元件112阻擋蝕刻劑。因此，凹口113A及113B的側壁輪廓可受到控制。在一些實施例中，每一個凹口113A及113B橫向地延伸至間隔元件112之下，並進一步延伸至閘極堆疊110A或110B之下。
根據一些實施例，如第1B圖所示，緩衝層114形成於凹口113A及113B的底部及側壁之上。根據一些實施例，之後，摻雜結構116A及116B形成於緩衝層114之上，且分別填充凹口113A及113B，如第1B圖所示。
緩衝層114可以具有晶格常數，此晶格常數介於半導體基板100的晶格常數與摻雜結構116A及116B的晶格常數之 間。因此晶格常數不會過於劇烈的轉變。上述裝置結構的可靠性可以得到改善。在一些實施例中，緩衝層114是下列材料所形成，包括砷化銦鎵(InGaAs)、砷化鎵(GaAs)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、砷化銦鋁(InAlAs)、銻化鎵(GaSb)、銻化鋁(AlSb)、砷化鋁(AlAs)、磷化鋁(AlP)、磷化鎵(GaP)、其他合適的材料或上述之組合。在一些實施例中，可使用下列製程形成緩衝層114，包括選擇性磊晶成長(selective epitaxial growth,SEG)製程、化學氣相沉積製程(例如，氣相磊晶(vapor-phase epitaxy,VPE)製程、低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)製程或超高真空化學氣相沉積(ultra-high vacuum chemical vapor deposition,UHV-CVD)製程)、分子束磊晶(molecular beam epitaxy)製程、其他合適的製程或上述之組合。
在一些實施例中，緩衝層114具有均勻的組成成分。在一些其他實施例中，緩衝層114的組成成分是不均勻的。在一些實施例中，緩衝層114的組成成分沿著一個方向逐漸地改變，此方向為自緩衝層114的底部(靠近於半導體基板100)到頂端(靠近於摻雜結構116A或116B)。在一些實施例中，緩衝層114包含銦(In)，鎵(Ga)及砷(As)。在一些實施例中，銦濃度沿著一個方向逐漸增加至約0.8，此方向為自緩衝層114的底部到頂部。在一些實施例中，由於組成成分的改變，晶格常數沿著一個方向逐漸增大，此方向為自緩衝層114的底部到頂部。
之後，摻雜結構116A及116B形成於緩衝層114之上，如第1B圖所示。摻雜結構116A及116B可作為裝置結構的 源極/汲極結構。在一些實施例中，摻雜結構116A及116B在相同的磊晶成長製程中同時形成。摻雜結構116A的導電類型相同於摻雜結構116B的導電類型。在一些實施例中，摻雜結構116A作為n型摻雜源極與汲極結構。在一些其他實施例中，摻雜結構116A作為p型摻雜源極與汲極結構。
在一些實施例中，摻雜結構116A及116B兩者皆包括砷化銦鎵(InGaAs)、砷化鎵(GaAs)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、砷化銦鋁(InAlAs)、銻化鎵(GaSb)、銻化鋁(AlSb)、砷化鋁(AlAs)、磷化鋁(AlP)、磷化鎵(GaP)、硫化鉬(MoS)、其它合適的材料或上述之組合。在一些實施例中，可使用下列製成形成摻雜結構116A及116B，包括選擇性磊晶成長製程、化學氣相沉積製程、分子束磊晶製程、其他合適的製程或上述之組合。在一些實施例中，在形成緩衝層114的反應腔室中原位(in-situ)形成摻雜結構116A及116B。
在一些實施例中，摻雜結構116A及116B包括III-V族化合物半導體材料且為n型摻雜。上述III-V族化合物半導體材料可包括，例如，砷化銦鎵(InGaAs)、砷化銦(InAs)或硫化鉬硫化鉬(MoS)。在一些實施例中，在摻雜結構116A及116B的摻質包括矽(Si)、鍺(Ge)、錫(Sn)、鉛(Pb)、硒(Se)、碲(Te)、其他合適的摻質或上述之組合。在一些實施例中，在摻雜結構116A或116B中的摻質濃度是在約1018個原子/cm3至約1021個原子/cm3的範圍之內。上述摻質可以是置換式(substitutional)及/或間隙式(interstitial)。
在一些實施例中，摻雜結構116A及116B包括III-V 族化合物半導體材料且為p型摻雜。上述III-V族化合物半導體材料可包括，例如，銻化鎵(GaSb)或銻化銦(InSb)。在一些實施例中，在摻雜結構116A及116B的摻質包括碳(C)、鈹(Be)、鎂(Mg)、鋅(Zn)、其他合適的摻質或上述之組合。在一些實施例中，在摻雜結構116A或116B中的摻質濃度是在約1018個原子/cm3至約1021個原子/cm3的範圍之內。上述摻質可以是置換式(substitutional)及/或間隙式(interstitial)。
在一些實施例中，摻雜結構116A及116B是在III-V族化合物半導體材料的成長製程中進行原位(in-situ)摻雜。在一些其他實施例中，對磊晶成長於凹口113A及113B中的III-V族化合物半導體材料進行額外的佈植(implantation)製程，以形成摻雜結構116A及116B。在一些實施例中，藉由微調在離子佈植製程中所使用的能量，以控制摻質的佈植深度。在一些實施例中，摻質的佈植深度在約10nm至約20nm的範圍之內。
可以對本揭露的實施例進行各種改變及/或修改。在一些其他實施例中，可不形成緩衝層114。在一些實施例中，摻雜結構116A及116B直接形成於凹口113A及113B的底部及側壁之上。
根據一些實施例，如第1C圖所示，形成罩幕層118以覆蓋於摻雜結構116A及閘極堆疊110A之上。罩幕層118具有暴露摻雜結構116B及閘極堆疊110B的開口。在一些實施例中，於摻雜結構116B之上實施摻雜製程120，以將第二摻質摻雜至摻雜結構116B中，因而形成摻雜結構116B'。上述第二摻質可以是置換式(substitutional)及/或間隙式(interstitial)。
在一些實施例中，摻雜結構116B'的導電類型不同於摻雜結構116A或摻雜結構116B的導電類型。在進行摻雜製程120的期間，罩幕層118保護摻雜結構116A及其下方，並防止第二摻質進入摻雜結構116A。因此，摻雜結構116A的導電類型可以保持不變。在一些實施例中，罩幕層118是圖案化的光阻層。
在一些實施例中，在摻雜製程120中所使用的第二摻質相同於原本位於摻雜結構116B中的摻質(或原本位於摻雜結構116A中的摻質)。在摻雜結構116A為n型摻雜的一些實施例中，在摻雜製程120中所使用的第二摻質包括矽(Si)、鍺(Ge)、錫(Sn)、鉛(Pb)、其他合適的摻質或上述之組合。研究顯示，如果矽、鍺、錫或鉛的量大於一個特定的數值，則可以改變摻雜結構的導電類型。
在一些實施例中，導入摻雜製程120的第二摻質之後，在摻雜結構116B'中的摻質濃度大於在摻雜結構116A中的摻質濃度。在摻雜結構116B'中的摻質濃度可以在約1019個原子/cm3至約1022個原子/cm3的範圍之內。在這些實施例中，即使摻雜結構116A及116B'兩者皆摻雜矽、鍺、錫或鉛，然而摻雜結構116B'的導電類型被改變為p型。同時，摻雜結構116A的導電類型則仍然保持為n型。在一些實施例中，藉由實施摻雜製程120，可在僅使用一個罩幕(罩幕層118)的前提下，形成n型源極/汲極結構(摻雜結構116A)及p型源極/汲極結構。因此，製造成本和製造時間能夠明顯地降低。
在摻雜結構116A為p型摻雜的一些實施例中，在摻 雜製程120中所使用的第二摻質包括碳(C)、鈹(Be)、其他合適的摻質或上述之組合。在一些實施例中，導入摻雜製程120的第二摻質之後，在摻雜結構116B'中的摻質濃度大於在摻雜結構116A中的摻質濃度。在摻雜結構116B'中的摻質濃度可以在約1019個原子/cm3至約1022個原子/cm3的範圍之內。在這些實施例中，即使摻雜結構116A及116B'兩者皆摻雜碳或鈹，然而摻雜結構116B'的導電類型被改變為n型。同時，摻雜結構116A的導電類型則仍然保持為p型。在一些實施例中，藉由實施摻雜製程120，可在僅使用一個罩幕(罩幕層118)的前提下，形成p型源極/汲極結構(摻雜結構116A)及n型源極/汲極結構。因此，製造成本和製造時間能夠明顯地降低。
可以對本揭露的實施例進行各種改變及/或修改。在一些其他實施例中，在摻雜製程120中所使用的第二摻質不同於最初位於摻雜結構116B中的摻質(或位於摻雜結構116A中的摻質)。在一些實施例中，摻雜結構116A及摻雜結構116B為n型摻雜且具有一種或多種摻質，包括硒(Se)、碲(Te)、其他合適的摻質或上述之組合。在一些實施例中，在摻雜製程120中所使用的第二摻質包括矽、鍺、錫、鉛、其他合適的摻質或上述之組合。在一些實施例中，導入足夠數量的第二摻質之後，即使在摻雜結構116B'中也包括硒或碲，仍然能夠將摻雜結構116B'的導電類型改變成p型。在這些實施例中，由於有罩幕層118的保護，摻雜結構116A不會受到第二摻質的摻雜，因此在摻雜結構116B'中的第二摻質濃度大於在摻雜結構116A中的第二摻質濃度。
在一些實施例中，摻雜結構116A及摻雜結構116B為p型摻雜且具有一種或多種摻質，包括鎂(Mg)、鋅(Zn)、其他合適的摻質或上述之組合。在一些實施例中，在摻雜製程120中所使用的第二摻質包括碳、鈹、其他合適的摻質或上述之組合。在一些實施例中，導入足夠數量的第二摻質之後，即使在摻雜結構116B'中也包括硒或碲，仍然能夠將摻雜結構116B'的導電類型改變成n型。
根據一些實施例，如第1D圖所示，在摻雜結構116B'上實施摻雜製程122，以將第三摻質進一步摻雜至摻雜結構116B'的上部分124中。第三摻質可以用於降低摻雜結構116B'的電阻。因此，摻雜結構116B'與導電接觸(後續將形成於摻雜結構116B'之上)之間的電性連接可以得到改善。上述第三摻質可以是置換式(substitutional)及/或間隙式(interstitial)。
在一些實施例中，第三摻質包括鋁(Al)、鋅(Zn)、鎘(Cd)、鈷(Co)、鈹(Be)、碳(C)、其他合適的摻質或上述之組合。在摻雜結構116B'具有p型導電類型的一些實施例中，第三摻質包括鋁、鋅、鎘、鈷、其他合適的摻質或上述之組合。在摻雜結構116B'具有n型導電類型的一些實施例中，第三摻質包括鈹、碳、鋅、其他合適的摻質或上述之組合。在一些實施例中，在上部分124中的第三摻質濃度在約1016個原子/cm3至約1018個原子/cm3的範圍之內。
在一些實施例中，利用離子佈植製程實施摻雜製程122。在一些實施例中，藉由微調在離子佈植製程中所使用的能量，以控制摻質的佈植深度。在一些實施例中，第三摻質 的佈植深度在約1nm至約10nm的範圍之內。摻雜結構116B'的每一個上部分124的深度可以在約1nm至約10nm的範圍之內。
可以對本揭露的實施例進行各種改變及/或修改。在一些其他實施例中，可不在摻雜結構116B'的上部分124上實施摻雜製程122。在一些其它實施例中，實施另一離子佈植製程，以對摻雜結構116A的上部分進行摻雜，因而改善摻雜結構116A的導電性。在這些實施例中，可將罩幕層118置換為覆蓋摻雜結構116B'的另一個罩幕層，且此另一個罩幕層具有暴露出摻雜結構116A的一個或多個開口。
根據一些實施例，移除罩幕層118之後，沉積介電層126於隔離特徵102、摻雜結構116A及116B、與閘極堆疊110A及110B之上，如第1E圖所示。之後可實施平坦化製程，以薄化介電層126，並使介電層126具有實質上平坦的頂表面。平坦化製程可包括化學機械研磨(chemical mechanical polishing,CMP)製程、磨削(grinding)製程、蝕刻製程、其他合適的製程或上述之組合。在一些實施例中，在平坦化製程期間同時也移除硬罩幕108，以暴露閘極電極106。
介電層126可用以作為金屬間介電(inter-metal dielectric,IMD)層。在一些實施例中，介電層126是由低介電常數(low-k)介電材料所形成。上述低介電常數介電材料的介電常數小於二氧化矽的介電常數。舉例而言，低介電常數介電材料的介電常數可在約1.2到約3.5的範圍之內。隨著半導體裝置的密度增加與電路元件的尺寸縮小，電路性能取決於電阻電容延遲時間(RC delay time)。使用低介電常數介電材料作為介電 層126將有助於降低電阻電容延遲時間。
在一些實施例中，介電層126包括旋轉塗佈(spin-on)無機介電材料、旋轉塗佈有機介電材料、多孔性介電材料、有機高分子、有機矽玻璃(organic silica glass)、含氟氧化矽(SiOF)系列材料、氫倍半矽氧烷(hydrogen silsesquioxane,HSQ)系列材料、甲基倍半矽氧烷(methyl silsesquioxane,MSQ)系列材料、多孔性有機系列材料、其他合適的材料或上述之組合。在一些實施例中，介電層126包括含矽、碳、氧或氫的材料。例如，介電層126包括二氧化矽(SiO2)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氫氧碳化矽(SiCOH)、氮碳氧化矽(SiOCN)或上述之組合。在一些實施例中，介電層126是由碳摻雜的氧化矽所形成。上述碳摻雜的氧化矽也可以稱為有機矽酸鹽玻璃(organosilicate glass,OSG)或碳-氧化物。在一些實施例中，碳摻雜的氧化矽包括甲基倍半矽氧烷(MSQ)、氫倍半矽氧烷(HSQ)、聚倍半矽氧烷(polysilsesquioxane)、其他合適的材料或上述之組合。在一些實施例中，介電層126包括氟摻雜的矽酸鹽玻璃(fluorine-doped silicate glass,FSG)，例如氟摻雜的-(O-Si(CH3)2-O)-。在一些實施例中，可使用下列置成沉積介電層126，包括化學氣相沉積製程、旋轉塗佈製程、噴塗(spray coating)製程、其他合適的製程或上述之組合。
在一些實施例中，閘極電極106是虛設閘極電極且被金屬閘極電極所取代。根據一些實施例，如第1F圖所示，移除閘極電極106及閘極介電層104，以形成位於間隔元件112之間的凹口128A及128B。可使用一個或多個蝕刻製程形成凹口 128。
根據一些實施例，如第1G圖所示，金屬閘極堆疊134A及134B分別形成於凹口128A及128B之中。金屬閘極堆疊134A包括閘極介電層129A、功函數層130A及金屬填充層132A。金屬閘極堆疊134B包括閘極介電層129B、功函數層130B及金屬填充層132B。
在一些實施例中，閘極介電層129A及129B是高介電常數(high-k)介電層。在一些實施例中，閘極介電層129A及129B是從相同的閘極介電層圖案化而形成。在一些其它實施例中，閘極介電層129A及129B在不同的製程中分別形成。高介電常數介電層可以由下列材列所形成，包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鉿-氧化鋁合金(hafnium dioxide-alumina alloy)、氧化矽鉿(hafnium silicon oxide)、氮氧化矽鉿(hafnium silicon oxynitride)、氧化鉿鉭(hafnium tantalum oxide)、氧化鉿鈦(hafnium titanium oxide)、氧化鉿鋯(hafnium zirconium oxide)、其他合適的高介電常數材料或上述之組合。在一些實施例中，利用原子層沉積製程或其他合適的製程沉積閘極介電層129A及129B。
功函數層130A及130B用以提供電晶體所需的功函數，以提高裝置的效能，包括改善臨界電壓(threshold voltage)。在一些實施例中，功函數層130A為n型金屬層，其能夠提供適合於裝置的功函數值，例如，等於或小於約4.5eV。在一些實施例中，功函數層130B為p型金屬層，其能夠提供適 合於裝置的功函數值，例如，等於或大於約4.8eV。在一些其它實施例中，功函數層130A為p型金屬層，且功函數層130B為n型金屬層。
n型金屬層可包括金屬、金屬碳化物、金屬氮化物或上述之組合。舉例而言，n型金屬層可包括氮化鈦(titanium nitride)、鉭(tantalum)、氮化鉭(tantalum nitride)、其它合適的材料或上述之組合。p型金屬層可包括金屬、金屬碳化物、金屬氮化物其它合適的材料或上述之組合。舉例而言，p型金屬層可包括氮化鉭(tantalum nitride)、氮化鎢(tungsten nitride)、鈦(titanium)、氮化鈦(titanium nitride)、其它合適的材料或上述之組合。
上述功函數層130A及130B也可以由下列材料所形成，包括鉿(hafnium)、鋯(zirconium)、鈦(titanium)、鉭(tantalum)、鋁(aluminum)、金屬碳化物(例如，碳化鉿(hafnium carbide)、碳化鋯(zirconium carbide)、碳化鈦(titanium carbide)、碳化鋁(aluminum carbide))、鋁化物(aluminides)、釕(ruthenium)、鈀(palladium)、鉑(platinum)、鈷(cobalt)、鎳(nickel)、導電金屬氧化物或上述之組合。可以調整功函數層130A及130B的厚度及/或組成成分，以調整功函數等級(work function level)。舉例而言，氮化鈦層可用以作為p型金屬層或n型金屬層，端視此氮化鈦層的厚度及/或組成成分而定。
在一些實施例中，金屬填充層132A及132B是由下列材料所形成，包括鋁、鎢、銅、其他合適的材料或上述之組合。金屬閘極堆疊134A及134B的形成可包括多個沉積製程、 平面化製程及圖案化製程。
根據一些實施例，如第1H圖所示，接觸開口136形成於介電層126之中，以暴露摻雜結構116A及116B'。在一些實施例中，可利用一個或多個微影製程及一個或多個蝕刻製程形成接觸開口136。
根據一些實施，如第1I圖所示，接觸元件138形成於接觸開口136所暴露出的摻雜結構116A及116B之上。接觸元件138可用以保護摻雜結構116A與116B及其下方，並且可提高摻雜結構116A及116B與導電接觸(之後將形成於摻雜結構116A及116B之上)之間的電性連接。在一些實施例中，接觸元件138包括金屬材料。在一些實施例中，接觸元件138包括耐火(refractory)金屬材料。因此，接觸元件138可以具有更佳的熱穩定性。上述耐火金屬材料可包括鈮(Nb)、鉬(Mo)、鉭(Ta)、鎢(W)、銠(Rh)、其他合適的材料或上述之組合。接觸元件138的形成方法可以包括物理氣相沉積製程、化學氣相沉積製程、其他合適的製程或上述之組合。
根據一些實施例，如第1J圖所示，沉積阻障層140於接觸元件138及接觸開口136的側壁之上，且形成導電接觸142以填充接觸開口136。接觸元件138可以保護摻雜結構116A與116B及其下方，並且改善摻雜結構116A及116B與導電接觸142之間的電性連接。接觸元件138可具有更佳的熱穩定性。因此，半導體裝置結構的可靠性和效能皆得以提升。
阻障層140可用以保護介電層126，避免源自於導電接觸142的金屬材料之擴散。在一些實施例中，阻障層140由 下列材料所形成，包括氮化鈦、氮化鉭、鈦、氮化鎢、其他合適的材料或上述之組合。在一些實施例中，可使用下列製程沉積阻障層140，包括物理氣相沉積製程、化學氣相沉積製程、原子層沉積製程、無電鍍(electroless plating)製程、其他合適的製程或上述之組合。
在一些實施例中，導電接觸142是由下列材料所形成，包括銅、鈷、鋁、鎢、鈦、鎳、金、鉑、其他合適的導電材料或上述之組合。在一些實施例中，可使用下列製程沉積導電接觸142，包括電化學電鍍(electrochemical plating)製程、無電鍍製程、物理氣相沉積製程、化學氣相沉積製程、旋轉塗佈製程、其他合適的製程或上述之組合。在一些實施例中，利用平坦化製程移除形成於接觸開口136外側的導電材料。
在本揭露的一些實施例中形成互補式金屬氧化物半導體(CMOS)裝置結構，其包括III-V族化合物半導體源極與汲極結構。形成具有第一導電類型(例如，n型)的多個III-V族化合物半導體源極與汲極結構。然後，進一步摻雜一些III-V族化合物半導體源極與汲極結構，以使其具有第二導電類型(例如，p型)。製造成本和製造時間明顯地降低。接觸元件形成於III-V族化合物半導體源極與汲極結構之上，以改善III-V族化合物半導體源極與汲極結構與後續將形成的導電接觸之間的電性連接。接觸元件包括一種或多種耐火金屬材料而具有較佳的熱穩定性。因此，半導體裝置結構的可靠性和效能皆得以提升。
在一些實施例中，提供一種半導體裝置結構。上 述半導體裝置結構包括半導體基板及位於半導體基板上的第一閘極堆疊及第二閘極堆疊。上述半導體裝置結構亦包括第一摻雜結構位於半導體基板上且鄰近第一閘極堆疊。其中第一摻雜結構包括III-V族化合物半導體材料及摻質。上述半導體裝置結構亦包括第二摻雜結構位於半導體基板上且鄰近第二閘極堆疊。第二摻雜結構包括III-V族化合物半導體材料及摻質。第一摻雜結構與第二摻雜結構的其中一者為n型半導體結構，且第一摻雜結構與第二摻雜結構的另一者為p型半導體結構。
在一些實施例中，提供一種半導體裝置結構。上述半導體裝置結構包括半導體基板及位於半導體基板上的第一閘極堆疊及第二閘極堆疊。上述半導體裝置結構亦包括n型摻雜結構位於半導體基板上且鄰近第一閘極堆疊。n型摻雜結構包括III-V族化合物半導體材料及摻質。上述半導體裝置結構包括p型摻雜結構位於半導體基板上且鄰近第二閘極堆疊。p型摻雜結構包括III-V族化合物半導體材料及摻質。在p型摻雜結構中的摻質的濃度大於在n型摻雜結構中的摻質的濃度。
在一些實施例中，提供一種形成半導體裝置結構的方法。上述方法包括形成第一閘極堆疊及第二閘極堆疊於半導體基板之上，並且形成第一凹口及第二凹口於半導體基板之上。第一凹口鄰近第一閘極堆疊，且第二凹口鄰近第二閘極堆疊。上述方法亦包括形成III-V族化合物半導體材料於第一凹口及第二凹口之中，以形成第一摻雜結構於第一凹口中並形成第二摻雜結構於第二凹口中。上述III-V族化合物半導體材料包括摻質。上述方法亦包括利用第二摻質摻雜第二摻雜結構，以使 第一摻雜結構與第二摻雜結構具有不同的導電類型。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與本揭露介紹的實施例相同的優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作任意之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體基板
102‧‧‧隔離特徵
112‧‧‧間隔元件
114‧‧‧緩衝層
116A、116B'‧‧‧摻雜結構
124‧‧‧上部分
126‧‧‧介電層
129A、129B‧‧‧閘極介電層
130A、130B‧‧‧功函數層
132A、132B‧‧‧金屬填充層
134A、134B‧‧‧金屬閘極堆疊
138‧‧‧接觸元件
140‧‧‧阻障層
142‧‧‧導電接觸

Claims (11)

  1. 一種半導體裝置結構，包括：一半導體基板；一第一閘極堆疊及一第二閘極堆疊位於該半導體基板上；一第一摻雜結構位於該半導體基板上且鄰近該第一閘極堆疊，其中該第一摻雜結構包括一III-V族化合物半導體材料及一摻質；以及一第二摻雜結構位於該半導體基板上且鄰近該第二閘極堆疊，其中該第二摻雜結構包括該III-V族化合物半導體材料及該摻質，該第一摻雜結構與該第二摻雜結構的其中一者為一n型半導體結構，且該第一摻雜結構與該第二摻雜結構的另一者為一p型半導體結構。
  2. 如申請專利範圍第1項所述之半導體裝置結構，其中在該第二摻雜結構中的該摻質的濃度大於在該第一摻雜結構中的該摻質的濃度，且該摻質包括矽、鍺、錫或鉛。
  3. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一摻雜結構及該第二摻雜結構更包括一第二摻質，且在該第二摻雜結構中的該第二摻質的濃度大於在該第一摻雜結構中的該第二摻質的濃度。
  4. 如申請專利範圍第1項所述之半導體裝置結構，其中該第二摻雜結構更包括一第二摻質，且該第一摻雜結構不包括該第二摻質。
  5. 如申請專利範圍第1項所述之半導體裝置結構，其中在該第二摻雜結構中的該摻質的濃度大於在該第一摻雜結構中 的該摻質的濃度，且該摻質包括碳或鈹。
  6. 如申請專利範圍第1項所述之半導體裝置結構，其中該第二摻雜結構的一上部分包括一第三摻質，且該第三摻質包括鋁、鋅、鎘、鈷、鈹或碳。
  7. 如申請專利範圍第1項所述之半導體裝置結構，更包括：一導電接觸，位於該第一摻雜結構上；以及一接觸金屬層，位於該導電接觸與該第一摻雜結構之間，其中該接觸金屬層包括一耐火金屬材料。
  8. 一種半導體裝置結構，包括：一半導體基板；一第一閘極堆疊及一第二閘極堆疊位於該半導體基板上；一n型摻雜結構位於該半導體基板上且鄰近該第一閘極堆疊，其中該n型摻雜結構包括一III-V族化合物半導體材料及一摻質；以及一p型摻雜結構位於該半導體基板上且鄰近該第二閘極堆疊，其中該p型摻雜結構包括該III-V族化合物半導體材料及該摻質，且在該p型摻雜結構中的該摻質的濃度大於在該n型摻雜結構中的該摻質的濃度。
  9. 如申請專利範圍第8項所述之半導體裝置結構，更包括：一介電層，位於該n型摻雜結構及該p型摻雜結構之上；一導電接觸，位於該介電層中並且與該p型摻雜結構電接觸；以及一接觸元件，位於該p型摻雜結構與該導電接觸之間，其中該接觸元件包括鈮、鉬、鉭、鎢、銠或上述之組合。
  10. 一種半導體裝置結構的形成方法，包括：形成一第一閘極堆疊及一第二閘極堆疊於一半導體基板之上；形成一第一凹口及一第二凹口於該半導體基板之上，其中該第一凹口鄰近該第一閘極堆疊，且該第二凹口鄰近該第二閘極堆疊；形成一III-V族化合物半導體材料於該第一凹口及該第二凹口之中，以形成一第一摻雜結構於該第一凹口中並形成一第二摻雜結構於該第二凹口中，其中該III-V族化合物半導體材料包括一摻質；以及利用一第二摻質摻雜該第二摻雜結構，以使該第一摻雜結構與該第二摻雜結構具有不同的導電類型。
  11. 如申請專利範圍第10項所述之半導體裝置結構的形成方法，其中該摻質相同於該第二摻質。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941363B2 (en) * 2015-12-18 2018-04-10 International Business Machines Corporation III-V transistor device with self-aligned doped bottom barrier
US10249780B1 (en) * 2016-02-03 2019-04-02 Stc.Unm High quality AlSb for radiation detection
US10366918B2 (en) * 2016-10-04 2019-07-30 International Business Machines Corporation Self-aligned trench metal-alloying for III-V nFETs
US11380680B2 (en) 2019-07-12 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device for a low-loss antenna switch
DE102020113596A1 (de) * 2019-07-12 2021-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung für einen verlustarmen antennenschalter

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110027954A1 (en) * 2007-10-08 2011-02-03 Texas Instruments Incorporated Method to improve transistor tox using si recessing with no additional masking steps
US20130027752A1 (en) * 2011-07-29 2013-01-31 Seong Jun Park Creating an image to be printed using halftone blending
US20130320457A1 (en) * 2012-06-04 2013-12-05 Samsung Electronics Co., Ltd. Semiconductor devices including source/drain stressors and methods of manufacturing the same
TW201413968A (zh) * 2012-09-27 2014-04-01 Taiwan Semiconductor Mfg Co Ltd 半導體元件與其製造方法
TW201436236A (zh) * 2013-03-11 2014-09-16 Taiwan Semiconductor Mfg 半導體裝置及其製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009010847B4 (de) * 2009-02-27 2012-12-27 Advanced Micro Devices, Inc. Integration von Halbleiterlegierungen in PMOS- und NMOS-Transistoren unter Anwendung eines gemeinsamen Ätzprozesses für Aussparungen
US8358012B2 (en) * 2010-08-03 2013-01-22 International Business Machines Corporation Metal semiconductor alloy structure for low contact resistance
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9059024B2 (en) * 2011-12-20 2015-06-16 Intel Corporation Self-aligned contact metallization for reduced contact resistance
KR20140108960A (ko) * 2013-03-04 2014-09-15 삼성전자주식회사 듀얼 금속 실리사이드층을 갖는 반도체 장치의 제조 방법
US9515186B2 (en) * 2014-01-23 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110027954A1 (en) * 2007-10-08 2011-02-03 Texas Instruments Incorporated Method to improve transistor tox using si recessing with no additional masking steps
US20130027752A1 (en) * 2011-07-29 2013-01-31 Seong Jun Park Creating an image to be printed using halftone blending
US20130320457A1 (en) * 2012-06-04 2013-12-05 Samsung Electronics Co., Ltd. Semiconductor devices including source/drain stressors and methods of manufacturing the same
TW201413968A (zh) * 2012-09-27 2014-04-01 Taiwan Semiconductor Mfg Co Ltd 半導體元件與其製造方法
TW201436236A (zh) * 2013-03-11 2014-09-16 Taiwan Semiconductor Mfg 半導體裝置及其製造方法

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