KR101775236B1 - FinFET 디바이스의 구조물 및 형성 방법 - Google Patents

FinFET 디바이스의 구조물 및 형성 방법 Download PDF

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카이 수안 리
쳉 유 양
시앙 쿠 센
한 팅 차이
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Abstract

반도체 디바이스 구조물 및 형성 방법이 제공된다. 반도체 디바이스 구조물은 반도체 기판과, 반도체 기판 위의 제1 게이트 스택 및 제2 게이트 스택을 포함한다. 반도체 디바이스 구조물은 반도체 기판 위에 있고 제1 게이트 스택에 인접한 제1 도핑된 구조물을 또한 포함한다. 제1 도핑된 구조물은 III-V족 화합물 반도체 재료 및 도펀트를 포함한다. 반도체 디바이스는 반도체 기판 위에 있고 제2 게이트 스택에 인접한 제2 도핑된 구조물을 더 포함한다. 제2 도핑된 구조물은 III-V족 화합물 반도체 재료 및 도펀트를 포함한다. 제1 도핑된 구조물 및 제2 도핑된 구조물 중 하나는 n-타입 반도체 구조물이고, 제1 도핑된 구조물 및 제2 도핑된 구조물 중 다른 하나는 p-타입 반도체 구조물이다.

Description

FinFET 디바이스의 구조물 및 형성 방법{STRUCTURE AND FORMATION METHOD OF FINFET DEVICE}
반도체 집적 회로(integrated circuit: IC) 산업은 급속한 성장을 경험하고 있다. IC 재료 및 디자인의 기술적 진보는 IC의 세대들을 생성하여 왔다. 각각의 세대는 이전의 세대보다 더 소형이고 더 복잡한 회로를 갖는다. IC 진화의 과정에서, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 일반적으로 증가되고 있고, 반면에 기하학적 크기[즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 구성요소(또는 라인)]는 감소되고 있다.
이 스케일링 다운 프로세스(scaling-down process)는 일반적으로 생산 효율을 증가시키고 연계 비용을 저하함으로써 이익을 제공한다. 그러나, 이들 진보는 IC를 프로세싱하고 제조하는 복잡성을 증가시켜 왔다. 예를 들어, III-V족 화합물 반도체는 이들의 높은 이동도 및 낮은 캐리어 유효 질량에 기인하여 미래의 CMOS 디바이스에 대한 잠재적인 채널 재료이다.
III-V족 화합물 반도체를 포함하는 신뢰적인 반도체 디바이스를 형성하는 것이 과제이다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서 표준 실시에 따르면, 다양한 특징들은 실제 축적대로 도시되어 있지 않다는 것이 주목되어야 한다. 실제로, 다양한 특징들의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1a 내지 도 1j는 몇몇 실시예에 따른, 반도체 디바이스 구조물을 형성하기 위한 프로세스의 다양한 단계의 단면도.
이하의 개시내용은 제공된 요지의 상이한 특징을 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 배열의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들 예는 물론 단지 예일뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 부가의 피쳐가 제1 및 제2 피쳐 사이에 형성될 수도 있는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 설명된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어가 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에 설명될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자(descriptor)가 마찬가지로 이에 따라 해석될 수도 있다.
본 발명의 몇몇 실시예가 설명된다. 도 1a 내지 도 1j는 몇몇 실시예에 따른, 반도체 디바이스 구조물을 형성하기 위한 프로세스의 다양한 단계의 단면도이다. 부가의 동작이 도 1a 내지 도 1j에 설명된 단계 전에, 동안에, 그리고/또는 후에 제공될 수 있다. 설명된 단계들의 일부는 상이한 실시예에서 대체되거나 제거될 수 있다. 부가의 특징이 반도체 디바이스 구조물에 추가될 수 있다. 이하에 설명되는 특징들의 일부는 상이한 실시예에서 대체되거나 제거될 수 있다.
도 1a에 도시되어 있는 바와 같이, 반도체 기판(100)이 제공된다. 몇몇 실시예에서, 반도체 기판(100)은 반도체 웨이퍼와 같은 벌크 반도체 기판이다. 예를 들어, 반도체 기판(100)은 실리콘 웨이퍼이다. 반도체 기판(100)은 실리콘 또는 게르마늄과 같은 다른 원소 반도체 재료를 포함할 수도 있다. 몇몇 다른 실시예에서, 반도체 기판(100)은 화합물 반도체를 포함한다. 화합물 반도체는 갈륨 비소, 실리콘 카바이드, 인듐 비소, 인듐 포스파이드, 다른 적합한 화합물 반도체, 또는 이들의 조합을 포함할 수도 있다.
몇몇 실시예에서, 반도체 기판(100)은 반도체-온-절연체(semiconductor-on-insulator: SOI) 기판을 포함한다. SOI 기판은 산소 주입에 의한 분리(separation by implantation of oxygen: SIMOX) 프로세스, 웨이퍼 본딩 프로세스, 다른 적용 가능한 방법, 또는 이들의 조합을 사용하여 제조될 수도 있다. 몇몇 실시예에서, 도 1a에 도시되어 있는 반도체 기판(100)은 핀 구조물(fin structure)이다.
도 1a에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 절연 피쳐(102)가 반도체 기판(100)에 형성된다. 절연 피쳐(102)가 반도체 기판(100) 내에 그리고/또는 위에 형성된 다양한 디바이스 소자를 형성하고 그리고/또는 전기적으로 절연하는 데 사용된다. 몇몇 실시예에서, 절연 피쳐(102)는 얕은 트렌치 격리(shallow trench isolation: STI) 피쳐, 실리콘의 국부 산화(local oxidation of silicon: LOCOS) 피쳐, 다른 적합한 절연 피쳐, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 절연 피쳐(102)는 유전 재료로 제조된다. 유전 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불화물 도핑된 실리케이트 글래스(fluoride-doped silicate glass: FSG), 저-k 유전 재료, 다른 적합한 재료, 또는 이들의 조합을 포함할 수도 있다.
도 1a에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 게이트 스택(110A, 110B)이 반도체 기판(100) 위에 형성된다. 몇몇 실시예에서, 각각의 게이트 스택(110A, 110B)은 게이트 유전층(104), 게이트 전극(106), 및 하드 마스크(108)를 포함한다. 몇몇 실시예에서, 게이트 스택(110A)은 NMOS 디바이스 구조물의 게이트 스택으로서 기능하고, 게이트 스택(110B)은 PMOS 디바이스 구조물의 게이트 스택으로서 기능한다. 몇몇 다른 실시예에서, 게이트 스택(110A)은 PMOS 디바이스 구조물의 게이트 스택으로서 기능하고, 게이트 스택(110B)은 NMOS 디바이스 구조물의 게이트 스택으로서 기능한다.
하드 마스크(108)는 게이트 전극(106)의 형성 중에 에칭 마스크로서 기능할 수도 있다. 몇몇 실시예에서, 하드 마스크(108)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 탄소 질화물, 다른 적합한 재료, 또는 이들의 조합으로 제조된다. 몇몇 실시예에서, 하드 마스크(108)는 다층 구조물을 갖는다. 본 발명의 실시예는 이에 한정되는 것은 아니다. 몇몇 다른 실시예에서, 하드 마스크(108)는 형성되지 않는다.
몇몇 실시예에서, 게이트 유전층(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 높은 유전 상수(고-k)를 갖는 유전 재료, 다른 적합한 유전 재료, 또는 이들의 조합으로 제조된다. 고-k 유전 재료의 예는 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 이산화하프늄-알루미늄 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 탄탈 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물, 다른 적합한 고-k 재료, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 게이트 유전층(104)은 후속의 프로세스에서 제거될 더미 게이트 유전층이다. 더미 게이트 유전층은 예를 들어, 실리콘 산화물층이다. 다수의 변형예 및/또는 수정예가 본 발명의 실시예에 대해 이루어질 수 있다. 몇몇 다른 실시예에서, 게이트 유전층(104)은 형성되지 않는다.
몇몇 실시예에서, 각각의 게이트 전극(106)은 폴리실리콘, 금속 재료, 다른 적합한 도전성 재료, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 게이트 전극(106)은 더미 게이트 전극층이고, 금속 재료와 같은 다른 도전성 재료로 대체될 것이다. 더미 게이트 전극층은 예를 들어, 폴리실리콘으로 제조된다.
몇몇 실시예에서, 게이트 유전 재료층, 게이트 전극층, 및 하드 마스크층이 반도체 기판(100) 위에 증착된다. 게이트 유전 재료층, 게이트 전극층, 및 하드 마스크층의 각각은 화학 기상 증착(chemical vapor deposition: CVD) 프로세스, 원자층 증착(atomic layer deposition: ALD) 프로세스, 물리적 기상 증착(physical vapor deposition: PVD) 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 증착될 수도 있다. 그 후에, 포토리소그래피 프로세스 및 에칭 프로세스가 수행되어 하드 마스크(108)를 형성하기 위해 하드 마스크층을 패터닝한다. 게이트 유전 재료층 및 게이트 전극층은 하드 마스크(108)에 의해 형성된 개구를 통해 그 후에 에칭된다. 그 결과, 게이트 스택(110A, 110B)을 포함하는 다수의 게이트 스택이 형성된다.
몇몇 실시예에서, 도 1a에 도시되어 있는 바와 같이, 스페이서 요소(112)가 게이트 스택(110A, 110B)의 측벽 위에 형성된다. 스페이서 요소(112)는 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 탄소 질화물, 다른 적합한 재료, 또는 이들의 조합으로 제조될 수도 있다. 몇몇 실시예에서, 스페이서 재료층은 반도체 기판(100) 및 게이트 스택(110A, 110B) 위에 증착된다. 그 후에, 이방성 에칭 프로세스가 수행되어 스페이서 재료층을 부분적으로 제거한다. 그 결과, 스페이서 재료층의 나머지 부분은 스페이서 요소(112)를 형성한다.
도 1a에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 리세스(113A, 113B)가 반도체 기판(100)에 형성된다. 리세스(113A)는 게이트 스택(110A)에 인접하고, 리세스(113B)가 게이트 스택(110B)에 인접한다. 몇몇 실시예에서, 하나 이상의 에칭 프로세스가 리세스(113A, 113B)를 형성하기 위해 반도체 기판(100)을 부분적으로 제거하는 데 사용된다. 스페이서 요소(112)는 리세스(113A, 113B)의 형성 중에 에칭제를 차단하는 데 사용될 수도 있다. 따라서, 리세스(113A, 113B)의 프로파일이 제어된다. 몇몇 실시예에서, 리세스(113A, 113B)의 각각은 스페이서 요소(112) 아래로 측방향으로 연장하고, 게이트 스택(110A 또는 110B) 아래로 더 연장한다.
도 1b에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 버퍼층(114)이 리세스(113A, 113B)의 하부 및 측벽 위에 형성된다. 그 후에, 몇몇 실시예에 따르면 도 1b에 도시되어 있는 바와 같이, 도핑된 구조물(116A, 116B)가 버퍼층(114) 위에 형성되어 리세스(113A, 113B)를 각각 충전한다.
버퍼층(114)은 반도체 기판(100)의 격자 상수와 도핑된 구조물(116A, 116B)의 격자 상수 사이에 있는 격자 상수를 가질 수도 있다. 따라서, 격자 상수의 전이는 덜 급격하다. 디바이스 구조물의 신뢰성이 향상될 수도 있다. 몇몇 실시예에서, 버퍼층(114)은 InGaAs, GaAs, InP, InAs, InSb, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 다른 적합한 재료, 또는 이들의 조합으로 제조된다. 몇몇 실시예에서, 버퍼층(114)은 선택적 에피택셜 성장(selective epitaxial growth: SEG) 프로세스, CVD 프로세스[예를 들어, 기상 에피택시(vapor-phase epitaxy: VPE) 프로세스, 저압 화학 기상 증착(low-pressure chemical vapor deposition: VPE) 프로세스, 또는 초고 진공 CVD(ultra-high vacuum CVD: UHV-CVD) 프로세스], 분자빔 에피택시 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 형성된다.
몇몇 실시예에서, 버퍼층(114)은 균일한 조성을 갖는다. 몇몇 다른 실시예에서, 버퍼층(114)의 조성은 균일하지 않다. 몇몇 실시예에서, 버퍼층(114)의 조성은 버퍼층(114)이 하부[반도체 기판(100) 부근의]로부터 상부[도핑 구조물(116A 또는 116B) 부근의]로의 방향을 따라 점진적으로 변화한다. 몇몇 실시예에서, 버퍼층(114)은 In, Ga 및 As를 포함한다. 몇몇 실시예에서, In의 농도는 버퍼층(114)의 하부로부터 상부로의 방향을 따라 약 0.8로 점진적으로 증가한다. 몇몇 실시예에서, 조성의 편차에 기인하여, 격자 상수는 버퍼층(114)의 하부로부터 상부로의 방향을 따라 점진적으로 증가한다.
그 후에, 도 1b에 도시되어 있는 바와 같이, 도핑된 구조물(116A, 116B)는 버퍼층(114) 위에 형성된다. 도핑된 구조물(116A, 116B)는 디바이스 구조물의 소스/드레인 구조물로서 기능할 수도 있다. 몇몇 실시예에서, 도핑된 구조물(116A, 116B)는 동일한 에피택셜 성장 프로세스에서 동시에 형성된다. 도핑된 구조물(116A)의 도전형(conductivity type)은 도핑된 구조물(116B)의 도전형과 동일하다. 몇몇 실시예에서, 도핑된 구조물(116A)는 n-타입 도핑된 소스 및 드레인 구조물로서 기능한다. 몇몇 다른 실시예에서, 도핑된 구조물(116A)는 p-타입 도핑된 소스 및 드레인 구조물로서 기능한다.
몇몇 실시예에서, 도핑된 구조물(116A, 116B)의 모두는 InGaAs, GaAs, InP, InAs, InSb, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, MoS, 다른 적합한 재료, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 도핑된 구조물(116A, 116B)는 SEG 프로세스, CVD 프로세스, 분자빔 에피택시 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 형성된다. 몇몇 실시예에서, 도핑된 구조물(116A, 116B)는 버퍼층(114)이 형성되는 프로세스 챔버 내에 인-시튜로(in-situ) 형성된다.
몇몇 실시예에서, 도핑된 구조물(116A, 116B)는 III-V족 화합물 반도체 재료를 포함하고, n-타입 도핑된다. III-V족 화합물 반도체 재료는 예를 들어, InGaAs, InAs, 또는 MoS를 포함한다. 몇몇 실시예에서, 도핑된 구조물(116A, 116B) 내의 도펀트는 Si, Ge, Sn, Pb, Se, Te, 다른 적합한 도펀트, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 도핑된 구조물(116A 또는 116B) 내의 도펀트의 농도는 약 1018 atoms/cm3 내지 약 1021 atoms/cm3의 범위이다. 도펀트는 치환형(substitutional) 및/또는 침입형(interstitial)일 수도 있다.
몇몇 다른 실시예에서, 도핑된 구조물(116A, 116B)는 III-V족 화합물 반도체 재료를 포함하고, p-타입 도핑된다. III-V족 화합물 반도체 재료는 예를 들어, GaSb 또는 InSb를 포함한다. 몇몇 실시예에서, 도핑된 구조물(116A, 116B) 내의 도펀트는 C, Be, Mg, Zn, 다른 적합한 도펀트, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 도핑된 구조물(116A 또는 116B) 내의 도펀트의 농도는 약 1018 atoms/cm3 내지 약 1021 atoms/cm3의 범위이다. 도펀트는 치환형 및/또는 침입형일 수도 있다.
몇몇 실시예에서, 도핑된 구조물(116A, 116B)는 III-V족 화합물 반도체 재료의 성장 중에 인-시튜로 도핑된다. 몇몇 다른 실시예에서, 부가의 주입 프로세스가 리세스(113A, 113B) 내에 에피택셜 성장되어 있는 III-V족 화합물 반도체 재료 상에 수행되어 도핑된 구조물(116A, 116B)를 형성한다. 몇몇 실시예에서, 이온 주입 프로세스에서 사용된 에너지는 도펀트의 주입 깊이를 제어하도록 미세 조정된다. 몇몇 실시예에서, 도펀트의 주입 깊이는 약 10 nm 내지 약 20 nm의 범위이다.
다수의 변형예 및/또는 수정예가 본 발명의 실시예에 이루어질 수 있다. 몇몇 실시예에서, 버퍼층(114)은 형성되지 않는다. 몇몇 실시예에서, 도핑된 구조물(116A, 116B)는 리세스(113A, 113B)의 하부 및 측벽 위에 직접 형성된다.
도 1c에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 마스크층(118)이 도핑된 구조물(116A) 및 게이트 스택(110A)을 덮도록 형성된다. 마스크층(118)은 도핑된 구조물(116B) 및 게이트 스택(110B)을 노출하는 개구를 갖는다. 몇몇 실시예에서, 도핑 프로세스(120)가 도핑된 구조물(116B) 상에 수행되어 도핑된 구조물(116B')를 형성하기 위해 제2 도펀트로 도핑된 구조물(116B)를 도핑한다. 제2 도펀트는 치환형 및/또는 침입형일 수도 있다.
몇몇 실시예에서, 도핑된 구조물(116B')는 도핑된 구조물(116A) 또는 도핑된 구조물(116B)의 것과는 상이한 도전형을 갖는다. 도핑 프로세스(120) 중에, 마스크층(118)은 그 아래에 도핑된 구조물(116A)를 보호하고, 제2 도펀트가 도핑된 구조물(116A)에 진입하는 것을 방지한다. 따라서, 도핑된 구조물(116A)의 도전형은 유지될 수도 있다. 몇몇 실시예에서, 마스크층(118)은 패터닝된 포토레지스트층이다.
몇몇 실시예에서, 도핑 프로세스(120)에 사용된 제2 도펀트 및 도핑된 구조물(116B) 내에 원래 있던 도펀트[또는 도핑된 구조물(116A) 내의 도펀트]는 동일하다. 도핑된 구조물(116A)가 n-타입 도핑되는 몇몇 실시예에서, 도핑 프로세스(120)에 사용된 제2 도펀트는 Si, Ge, Sn, Pb, 다른 적합한 도펀트, 또는 이들의 조합을 포함한다. 연구는 Si, Ge, Sn, 또는 Pb의 양이 특정값보다 크면, 도핑된 구조물의 도전형이 변화될 수도 있다는 것을 나타낸다.
몇몇 실시예에서, 도핑 프로세스(120)의 제2 도펀트를 도입한 후에, 도핑된 구조물(116B') 내의 도펀트의 농도는 도핑된 구조물(116A) 내의 농도보다 크다. 도핑된 구조물(116B') 내의 도펀트의 농도는 약 1019 atoms/cm3 내지 약 1022 atoms/cm3의 범위에 있을 수도 있다. 이들 경우에, 도핑된 구조물(116A, 116B')의 모두가 Si, Ge, Sn 또는 Pb로 도핑되더라도, 도핑된 구조물(116B')의 도전형은 p-형으로 변화된다. 한편, 도핑된 구조물(116A)의 도전형은 n-형으로 유지된다. 몇몇 실시예에서, 도핑 프로세스(120)를 사용함으로써, n-타입 S/D 구조물[도핑된 구조물(116A)] 및 p-타입 S/D 구조물이 단지 하나의 마스크[마스크층(118)]의 보조에 의해 형성된다. 따라서, 제조 비용 및 제조 시간은 상당히 감소된다.
도핑된 구조물(116A)가 p-타입 도핑되는 몇몇 실시예에서, 도핑 프로세스(120)에서 사용된 제2 도펀트는 C, Be, 다른 적합한 도펀트, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 도핑 프로세스(120)의 제2 도펀트를 도입한 후에, 도핑된 구조물(116B') 내의 도펀트의 농도는 도핑된 구조물(116A) 내의 농도보다 크다. 도핑된 구조물(116B') 내의 도펀트의 농도는 약 1019 atoms/cm3 내지 약 1022 atoms/cm3의 범위에 있을 수도 있다. 이들 경우에, 도핑된 구조물(116A, 116B')의 모두가 C 또는 Be로 도핑되더라도, 도핑된 구조물(116B')의 도전형은 n-형으로 변화된다. 한편, 도핑된 구조물(116A)의 도전형은 p-형으로 유지된다. 유사하게, 도핑 프로세스(120)를 사용함으로써, p-타입 S/D 구조물[도핑된 구조물(116A)] 및 n-타입 S/D 구조물[도핑된 구조물(116B')]가 단지 하나의 마스크[마스크층(118)]의 보조에 의해 형성된다. 따라서, 제조 비용 및 제조 시간은 상당히 감소된다.
다수의 변형예 및/또는 수정예가 본 발명의 실시예에 이루어질 수 있다. 몇몇 다른 실시예에서, 도핑 프로세스(120)에 사용된 제2 도펀트 및 도핑된 구조물(116B) 내에 원래 있던 도펀트[또는 도핑된 구조물(116A) 내의 도펀트]는 서로 상이하다. 몇몇 실시예에서, 도핑된 구조물(116A) 및 도핑된 구조물(116B)는 Se, Te, 다른 적합한 도펀트, 또는 이들의 조합을 포함하는 하나 이상의 도펀트로 n-타입 도핑된다. 몇몇 실시예에서, 도핑 프로세스(120)에 사용된 제2 도펀트는 Si, Ge, Sn, Pb, 다른 적합한 도펀트, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 충분한 양의 제2 도펀트를 도입한 후에, 도핑된 구조물(116B')의 도전형은 도핑된 구조물(116B')가 또한 Se 또는 Te를 포함하더라도 p-형으로 변화될 수도 있다. 이들 경우에, 도핑된 구조물(116A)가 마스크층(118)에 의해 제2 도펀트로 도핑되는 것이 방지되기 때문에, 도핑된 구조물(116B') 내의 제2 도펀트의 농도는 도핑된 구조물(116A) 내의 제2 도펀트의 농도보다 크다.
몇몇 다른 실시예에서, 도핑된 구조물(116A) 및 도핑된 구조물(116B)는 Mg, Zn, 다른 적합한 도펀트, 또는 이들의 조합을 포함하는 하나 이상의 도펀트로 p-타입 도핑된다. 몇몇 실시예에서, 도핑 프로세스(120)에 사용된 제2 도펀트는 C, Be, 다른 적합한 도펀트, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 충분한 양의 제2 도펀트를 도입한 후에, 도핑된 구조물(116B')의 도전형은 도핑된 구조물(116B')가 Mg 또는 Zn을 또한 포함하더라도 n-형으로 변화될 수도 있다.
도 1d에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 도핑 프로세스(122)가 도핑된 구조물(116B') 상에 수행되어 제3 도펀트로 도핑된 구조물(116B')의 상부 부분(124)을 더 도핑한다. 제3 도펀트는 도핑된 구조물(116B')의 저항을 감소시키는 데 사용될 수도 있다. 따라서, 도핑된 구조물(116B')와 도핑된 구조물(116B') 상에 형성될 도전성 콘택 사이의 전기적 접속이 향상될 수도 있다. 제3 도펀트는 치환형 및/또는 침입형일 수도 있다.
몇몇 실시예에서, 제3 도펀트는 Al, Zn, Cd, Co, Be, C, Zn, 다른 적합한 도펀트 또는 이들의 조합을 포함한다. 도핑된 구조물(116B')가 p-타입 도전형을 갖는 몇몇 실시예에서, 제3 도펀트는 Al, Zn, Cd, Co, 다른 적합한 도펀트, 또는 이들의 조합을 포함한다. 도핑된 구조물(116B')가 n-타입 도전형을 갖는 몇몇 실시예에서, 제3 도펀트는 Be, C, Zn, 다른 적합한 도펀트, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 상부 부분(124)의 제3 도펀트의 농도는 약 1016 atoms/cm3 내지 약 1018 atoms/cm3의 범위에 있다.
몇몇 실시예에서, 도핑 프로세스(122)는 이온 주입 프로세스를 사용하여 수행된다. 몇몇 실시예에서, 이온 주입 프로세스에서 사용된 에너지는 제3 도펀트의 주입 깊이를 제어하도록 미세 조정된다. 몇몇 실시예에서, 제3 도펀트의 주입 깊이는 약 1 nm 내지 약 10 nm의 범위이다. 도핑된 구조물(116B')의 상부 부분(124)의 각각의 깊이는 약 1 nm 내지 약 10 nm의 범위에 있을 수도 있다.
다수의 변형예 및/또는 수정예가 본 발명의 실시예에 이루어질 수 있다. 몇몇 다른 실시예에서, 도핑 프로세스(122)는 도핑된 구조물(116B')의 상부 부분(124)을 도핑하도록 수행되지 않는다. 몇몇 다른 실시예에서, 다른 이온 주입 프로세스가 수행되어 도핑된 구조물(116A)의 상부 부분을 도핑하여 도핑된 구조물(116A)의 전도도를 향상시킨다. 이들 경우에, 마스크층(118)은 도핑된 구조물(116B')를 덮는 다른 마스크층으로 대체될 수도 있고, 도핑된 구조물(116A)를 노출하는 하나 이상의 개구를 갖는다.
몇몇 실시예에 따르면 도 1e에 도시되어 있는 바와 같이, 마스크층(118)이 제거된 후에, 유전층(126)이 절연 피쳐(102), 도핑된 구조물(116A, 116B), 및 게이트 스택(110A, 110B) 위에 증착된다. 평탄화 프로세스가 그 후에 수행될 수도 있어 유전층(126)을 박형화하고 유전층(126)에 실질적으로 평면형 상부면을 제공한다. 평탄화 프로세스는 화학 기계적 연마(chemical mechanical polishing: CMP) 프로세스, 연삭 프로세스, 에칭 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 포함할 수도 있다. 몇몇 실시예에서, 하드 마스크(108)는 또한 평탄화 프로세스 중에 제거되어 게이트 전극(106)을 노출한다.
유전층(126)은 층간 절연막(inter-metal dielectric: IMD) 층으로서 기능할 수도 있다. 몇몇 실시예에서, 유전층(126)은 저-k 유전 재료로 제조된다. 저-k 유전 재료는 이산화실리콘보다 작은 유전 상수를 갖는다. 예를 들어, 저-k 유전 재료는 약 1.2 내지 약 3.5의 범위의 유전 상수를 갖는다. 반도체 디바이스의 밀도가 증가하고 회로 소자의 크기가 더 소형화함에 따라, 저항 캐패시턴스(resistance capacitance: RC) 지연 시간이 회로 성능을 점점 더 지배한다. 저-k 유전 재료를 유전층(126)으로서 사용하는 것은 RC 지연을 감소하기 위해 도움이 된다.
몇몇 실시예에서, 유전층(126)은 스핀온(spin-on) 무기 유전체, 스핀온 유기 유전체, 다공성 유전 재료, 유기 폴리머, 유기 실리카 글래스, SiOF 시리즈 재료, 수소 실세스퀴옥산(HSQ) 시리즈 재료, 메틸 실세스퀴옥산(MSQ) 시리즈 재료, 다공성 유기 시리즈 재료, 다른 적합한 재료, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 유전층(126)은 Si, C, O 또는 H를 포함하는 재료를 포함한다. 예를 들어, 유전층(126)은 SiO2, SiOC, SiON, SiCOH, SiOCN, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 유전층(126)은 탄소 도핑된 실리콘 산화물로 제조된다. 탄소 도핑된 실리콘 산화물은 또한 유기실리케이트 글래스(OSG) 또는 C-산화물이라 칭할 수도 있다. 몇몇 실시예에서, 탄소-도핑된 실리콘 산화물은 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), 폴리실세스퀴옥산, 다른 적합한 재료, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 유전층(126)은 불소 도핑된 -(O-Si(CH3)2-O)-와 같은 불소 도핑된 실리케이트 글래스(FSG)를 포함한다. 몇몇 실시예에서, 유전층(126)은 CVD 프로세스, 스핀온 프로세스, 스프레이 코팅 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 증착된다.
몇몇 실시예에서, 게이트 전극(106)은 더미 게이트 전극이고, 금속 게이트 전극으로 대체된다. 도 1f에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 게이트 전극(106) 및 게이트 유전층(104)은 제거되어 스페이서 요소(112) 사이에 있는 리세스(128A, 128B)를 형성한다. 하나 이상의 에칭 프로세스가 리세스(128)를 형성하는 데 사용될 수도 있다.
도 1g에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 금속 게이트 스택(134A, 134B)은 리세스(128A, 128B) 내에 각각 형성된다. 금속 게이트 스택(134A)은 게이트 유전층(129A), 일함수층(work function layer)(130A), 및 금속 충전층(132A)을 포함한다. 금속 게이트 스택(134B)은 게이트 유전층(129B), 일함수층(130B), 및 금속 충전층(132B)을 포함한다.
몇몇 실시예에서, 게이트 유전층(129A, 129B)은 고-k 유전층이다. 몇몇 실시예에서, 게이트 유전층(129A, 129B)은 동일한 게이트 유전층으로부터 패터닝된다. 몇몇 다른 실시예에서, 게이트 유전층(129A, 129B)은 상이한 프로세스에서 개별적으로 형성된다. 고-k 유전층은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 이산화하프늄-알루미늄 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 탄탈 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물, 다른 적합한 고-k 재료, 또는 이들의 조합으로 제조될 수도 있다. 몇몇 실시예에서, 게이트 유전층(129A, 129B)은 ALD 프로세스 또는 다른 적용 가능한 프로세스를 사용하여 증착된다.
일함수층(130A, 130B)은 향상된 임계 전압을 포함하는 디바이스 성능을 향상시키기 위해 트랜지스터를 위한 원하는 일함수를 제공하는 데 사용된다. 몇몇 실시예에서, 일함수층(130A)은 약 4.5 eV 이하와 같은, 디바이스에 적합한 일함수값을 제공하는 것이 가능한 n-타입 금속층이다. 몇몇 실시예에서, 일함수층(130B)은 약 4.8 eV 이상과 같은, 디바이스에 적합한 일함수값을 제공하는 것이 가능한 p-타입 금속층이다. 몇몇 다른 실시예에서, 일함수층(130A)은 p-타입 금속층이고, 일함수층(130B)은 n-타입 금속층이다.
n-타입 금속층은 금속, 금속 카바이드, 금속 질화물, 또는 이들의 조합을 포함할 수도 있다. 예를 들어, n-타입 금속층은 티타늄 질화물, 탄탈, 탄탈 질화물, 다른 적합한 재료, 또는 이들의 조합을 포함한다. p-타입 금속층은 금속, 금속 카바이드, 금속 질화물, 다른 적합한 재료, 또는 이들의 조합을 포함할 수도 있다. 예를 들어, p-타입 금속은 탄탈 질화물, 텅스텐 질화물, 티타늄, 티타늄 질화물, 다른 적합한 재료, 또는 이들의 조합을 포함한다.
일함수층(130A, 130B)은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 금속 카바이드(예를 들어, 하프늄 카바이드, 지르코늄 카바이드, 티타늄 카바이드, 알루미늄 카바이드), 알루미나이드, 루테늄, 팔라듐, 플래티늄, 코발트, 니켈, 도전성 금속 산화물, 또는 이들의 조합으로 또한 제조될 수도 있다. 일함수층(130A, 130B)의 두께 및/또는 조성은 일함수 레벨을 조정하도록 조정될 수도 있다. 예를 들어, 티타늄 질화물층은 티타늄 질화물층의 두께 및/또는 조성에 따라, p-타입 금속층 또는 n-타입 금속층으로서 사용될 수도 있다.
몇몇 실시예에서, 금속 충전층(132A, 132B)은 알루미늄, 텅스텐, 구리, 다른 적합한 재료, 또는 이들의 조합으로 제조된다. 금속 게이트 스택(132A, 132B)의 형성은 다수의 증착 프로세스, 평탄화 프로세스, 및 패터닝 프로세스를 수반할 수도 있다.
도 1h에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 접촉 개구(136)는 도핑된 구조물(116A, 116B')를 노출하도록 유전층(126) 내에 형성된다. 몇몇 실시예에서, 하나 이상의 포토리소그래피 프로세스 및 하나 이상의 에칭 프로세스가 접촉 개구(136)를 형성하는 데 사용된다.
도 1i에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 접촉 요소(138)가 접촉 개구(136)에 의해 노출되어 있는 도핑된 구조물(116A, 116B) 상에 형성된다. 접촉 요소(138)는 그 아래의 도핑된 구조물(116A, 116B)를 보호하고, 이후에 그 위에 형성될 도전성 콘택과 도핑된 구조물(116A, 116B) 사이의 전기 접속을 향상시키는 데 사용될 수도 있다. 몇몇 실시예에서, 접촉 요소(138)는 금속 재료를 포함한다. 몇몇 실시예에서, 접촉 요소(138)는 내화 금속 재료를 포함한다. 접촉 요소(138)는 따라서, 더 양호한 열 안정성을 가질 수도 있다. 내화 금속 재료는 Nb, Mo, Ta, W, Rh, 다른 적합한 재료, 또는 이들의 조합을 포함할 수도 있다. 접촉 요소(138)의 형성 방법은 PVD 프로세스, CVD 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 포함할 수도 있다.
도 1j에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 배리어층(140)이 접촉 요소(138) 위에 그리고 접촉 개구(136)의 측벽 위에 증착되고, 도전성 콘택(142)이 접촉 개구(136)를 충전하도록 형성된다. 접촉 요소(138)는 그 아래의 도핑된 구조물(116A, 116B)를 보호하고 도핑된 구조물(116A, 116B)와 도전성 콘택(142) 사이의 전기적 접속을 향상시킬 수도 있다. 접촉 요소(138)는 더 양호한 열 안정성을 가질 수도 있다. 따라서, 반도체 디바이스 구조물의 신뢰성 및 성능이 향상된다.
배리어층(140)은 도전성 콘택(142)으로부터 금속 재료의 확산으로부터 유전층(126)을 보호하는 데 사용될 수도 있다. 몇몇 실시예에서, 배리어층(140)은 티타늄 질화물, 탄탈 질화물, 티타늄, 텅스텐 질화물, 다른 적합한 재료, 또는 이들의 조합으로 제조된다. 몇몇 실시예에서, 배리어층(140)은 PVD 프로세스, CVD 프로세스, ALD 프로세스, 무전해 도금 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 증착된다.
몇몇 실시예에서, 도전성 콘택(142)은 구리, 코발트, 알루미늄, 텅스텐, 티타늄, 니켈, 금, 플래티늄, 다른 적합한 도전성 재료, 또는 이들의 조합으로 제조된다. 몇몇 실시예에서, 도전성 콘택(142)은 전기화학적 도금 프로세스, 무전해 도금 프로세스, PVD 프로세스, CVD 프로세스, 스핀온 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 증착된다. 몇몇 실시예에서, 평탄화 프로세스는 접촉 개구(136)의 외부에 형성된 도전성 재료를 제거하는 데 사용된다.
본 발명의 실시예는 III-V족 화합물 반도체 소스 및 드레인 구조물을 포함하는 CMOS 디바이스 구조물을 형성한다. 다수의 III-V족 화합물 반도체 소스 및 드레인 구조물이 n-형과 같은 제1 도전형을 갖고 형성된다. III-V족 화합물 반도체 소스 및 드레인 구조물의 일부는 이어서 p-형과 같은 제2 도전형을 갖도록 더 도핑된다. 제조 시간 및 제조 비용은 상당히 감소된다. 접촉 요소는 III-V족 화합물 반도체 소스 및 드레인 구조물 위에 형성되어, 이후에 형성되는 도전성 콘택과 III-V족 화합물 반도체 소스 및 드레인 구조물 사이의 전기적 접속을 향상시킨다. 접촉 요소는 더 양호한 열 안정성을 갖는 하나 이상의 내화 금속 재료를 포함한다. 따라서, 반도체 디바이스 구조물의 신뢰성 및 성능이 향상된다.
몇몇 실시예에 따르면, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 반도체 기판과, 반도체 기판 위의 제1 게이트 스택 및 제2 게이트 스택을 포함한다. 반도체 디바이스 구조물은 반도체 기판 위에 있고 제1 게이트 스택에 인접한 제1 도핑된 구조물을 또한 포함한다. 제1 도핑된 구조물은 III-V족 화합물 반도체 재료 및 도펀트를 포함한다. 반도체 디바이스는 반도체 기판 위에 있고 제2 게이트 스택에 인접한 제2 도핑된 구조물을 더 포함한다. 제2 도핑된 구조물은 III-V족 화합물 반도체 재료 및 도펀트를 포함한다. 제1 도핑된 구조물 및 제2 도핑된 구조물 중 하나는 n-타입 반도체 구조물이고, 제1 도핑된 구조물 및 제2 도핑된 구조물 중 다른 하나는 p-타입 반도체 구조물이다.
몇몇 실시예에 따르면, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 반도체 기판과, 반도체 기판 위의 제1 게이트 스택 및 제2 게이트 스택을 포함한다. 반도체 디바이스 구조물은 반도체 기판 위에 있고 제1 게이트 스택에 인접한 n-타입 도핑된 구조물을 또한 포함한다. n-타입 도핑된 구조물은 III-V족 화합물 반도체 재료 및 도펀트를 포함한다. 반도체 디바이스 구조물은 반도체 기판 위에 있고 제2 게이트 스택에 인접한 p-타입 도핑된 구조물을 더 포함한다. p-타입 도핑된 구조물은 III-V족 화합물 반도체 재료 및 도펀트를 포함한다. p-타입 도핑된 구조물 내의 도펀트의 농도는 n-타입 도핑된 구조물 내의 도펀트의 농도보다 크다.
몇몇 실시예에 따르면, 반도체 디바이스 구조물의 형성 방법이 제공된다. 방법은 반도체 기판 위에 제1 게이트 스택 및 제2 게이트 스택을 형성하는 것과, 반도체 기판 내에 제1 리세스 및 제2 리세스를 형성하는 것을 포함한다. 제1 리세스는 제1 게이트 스택에 인접하고, 제2 리세스는 제2 게이트 스택에 인접한다. 방법은 제1 리세스 내에 제1 도핑된 구조물을, 그리고 제2 리세스 내에 제2 도핑된 구조물을 형성하도록 제1 리세스 및 제2 리세스 내에 III-V족 화합물 반도체 재료를 형성하는 것을 또한 포함한다. III-V족 화합물 반도체 재료는 도펀트를 포함한다. 방법은 제1 도핑된 구조물 및 제2 도핑된 구조물이 상이한 도전형을 갖도록 제2 도펀트로 제2 도핑된 구조물을 도핑하는 것을 더 포함한다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자는 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조물을 설계하거나 수정하기 위한 기초로서 본 발명을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자는 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않고, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변화, 치환, 및 변경을 행할 수도 있다는 것을 또한 이해해야 한다.
100: 반도체 기판 102: 절연 피쳐
104: 게이트 유전층 106: 게이트 전극
108: 하드 마스크 110A, 110B: 게이트 스택
112: 스페이서 요소 113A, 113B: 리세스
114: 버퍼층 116A, 116B: 도핑된 구조물

Claims (10)

  1. 반도체 디바이스 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 게이트 스택 및 제2 게이트 스택;
    상기 반도체 기판 위에 있고 상기 제1 게이트 스택에 인접한 제1 도핑된 구조물로서, III-V족 화합물 반도체 재료 및 제1 도펀트를 포함하는, 상기 제1 도핑된 구조물; 및
    상기 반도체 기판 위에 있고 상기 제2 게이트 스택에 인접한 제2 도핑된 구조물로서, 상기 III-V족 화합물 반도체 재료 및 상기 제1 도펀트를 포함하는, 상기 제2 도핑된 구조물
    을 포함하고,
    상기 제2 도핑된 구조물 내의 제1 도펀트의 농도는 상기 제1 도핑된 구조물 내의 제1 도펀트의 농도보다 크고,
    상기 제1 도핑된 구조물 및 상기 제2 도핑된 구조물 중 하나는 n-타입 반도체 구조물이고, 상기 제1 도핑된 구조물 및 상기 제2 도핑된 구조물 중 다른 하나는 p-타입 반도체 구조물인 것인, 반도체 디바이스 구조물.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 도펀트는 Si, Ge, Sn, 또는 Pb를 포함하는 것인, 반도체 디바이스 구조물.
  4. 반도체 디바이스 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 게이트 스택 및 제2 게이트 스택;
    상기 반도체 기판 위에 있고 상기 제1 게이트 스택에 인접한 제1 도핑된 구조물로서, III-V족 화합물 반도체 재료 및 제1 도펀트를 포함하는, 상기 제1 도핑된 구조물; 및
    상기 반도체 기판 위에 있고 상기 제2 게이트 스택에 인접한 제2 도핑된 구조물로서, 상기 III-V족 화합물 반도체 재료 및 상기 제1 도펀트를 포함하는, 상기 제2 도핑된 구조물
    을 포함하고,
    상기 제2 도핑된 구조물은 제2 도펀트를 더 포함하고, 상기 제2 도핑된 구조물 내의 제2 도펀트의 농도는 상기 제1 도핑된 구조물 내의 제2 도펀트의 농도보다 크며,
    상기 제1 도핑된 구조물 및 상기 제2 도핑된 구조물 중 하나는 n-타입 반도체 구조물이고, 상기 제1 도핑된 구조물 및 상기 제2 도핑된 구조물 중 다른 하나는 p-타입 반도체 구조물인 것인, 반도체 디바이스 구조물.
  5. 제4항에 있어서,
    상기 제1 도펀트는 Se 또는 Te를 포함하고, 상기 제2 도펀트는 Si, Ge, Sn, 또는 Pb를 포함하는 것인, 반도체 디바이스 구조물.
  6. 제1항에 있어서,
    상기 제1 도펀트는 C 또는 Be를 포함하는 것인, 반도체 디바이스 구조물.
  7. 제1항에 있어서,
    상기 제2 도핑된 구조물의 상부 부분은 제3 도펀트를 포함하고, 상기 제3 도펀트는 i) Al, Zn, Cd 또는 Co 중 어느 하나, 또는 ii) Be, C 또는 Zn 중 어느 하나를 포함하는 것인, 반도체 디바이스 구조물.
  8. 제1항에 있어서,
    상기 제1 도핑된 구조물 위의 도전성 콘택; 및
    상기 도전성 콘택과 상기 제1 도핑된 구조물 사이의 콘택 금속층
    을 더 포함하고,
    상기 콘택 금속층은 내화 금속 재료를 포함하는 것인, 반도체 디바이스 구조물.
  9. 반도체 디바이스 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 게이트 스택 및 제2 게이트 스택;
    상기 반도체 기판 위에 있고 상기 제1 게이트 스택에 인접한 n-타입 도핑된 구조물로서, III-V족 화합물 반도체 재료 및 제1 도펀트를 포함하는, 상기 n-타입 도핑된 구조물; 및
    상기 반도체 기판 위에 있고 상기 제2 게이트 스택에 인접한 p-타입 도핑된 구조물로서, 상기 III-V족 화합물 반도체 재료 및 상기 제1 도펀트를 포함하는, 상기 p-타입 도핑된 구조물
    을 포함하며,
    상기 p-타입 도핑된 구조물 내의 제1 도펀트의 농도는 상기 n-타입 도핑된 구조물 내의 제1 도펀트의 농도보다 큰 것인, 반도체 디바이스 구조물.
  10. 반도체 디바이스 구조물을 형성하기 위한 방법에 있어서,
    반도체 기판 위에 제1 게이트 스택 및 제2 게이트 스택을 형성하는 단계;
    상기 반도체 기판 내에 상기 제1 게이트 스택에 인접하는 제1 리세스 및 상기 제2 게이트 스택에 인접하는 제2 리세스를 형성하는 단계;
    상기 제1 리세스 내에 제1 도핑된 구조물을, 그리고 상기 제2 리세스 내에 제2 도핑된 구조물을 형성하기 위해, 상기 제1 리세스 및 상기 제2 리세스 내에 도펀트를 포함하는 III-V족 화합물 반도체 재료를 형성하는 단계; 및
    상기 제1 도핑된 구조물과 상기 제2 도핑된 구조물이 상이한 도전성 타입을 갖도록 제2 도펀트로 상기 제2 도핑된 구조물을 도핑하는 단계로서, 상기 도펀트와 상기 제2 도펀트는 동일하고, 상기 제2 도핑된 구조물 내의 상기 도펀트의 농도는 상기 제1 도핑된 구조물 내의 상기 도펀트의 농도보다 큰 것인, 상기 제2 도핑된 구조물을 도핑하는 단계
    를 포함하는 반도체 디바이스 구조물을 형성하기 위한 방법.
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