TW201428746A - 具有資料留存分隔區之快閃記憶體 - Google Patents
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Abstract
本發明係關於一種在相同記憶體陣列中包含一第一分隔區及之一第二分隔區之NAND(反及)快閃記憶體晶片，該第一分隔區具有含較小電荷儲存元件之較小記憶體胞，且該第二分隔區具有有較大電荷儲存元件之較大記憶體胞。根據資料之特性或所預期特性來選擇該資料，用於儲存在該第一分隔區或該第二分隔區中。
Description
本發明大體上係關於快閃EEPROM(電可擦除可程式化唯讀記憶體)類型之非揮發性半導體記憶體、其等之形成、結構及用途，且明確言之，係關於包含具有高於陣列之其他部分之資料留存之一分隔區之一NAND(反及)快閃記憶體胞陣列。
現今使用很多商業成功非揮發性記憶體產品，特定言之，以使用快閃EEPROM記憶體胞之一陣列之小外觀尺寸卡之形式。圖1中展示一快閃記憶體系統之一實例，在快閃記憶體系中，一記憶體胞陣列1連同諸如行控制電路2、列控制電路3、資料輸入/輸出電路6等等各種周邊電路一起形成於一記憶體晶片12上。
一流行快閃EEPROM架構利用一NAND陣列，其中透過個別位元線與一參考電位之間之一或多個選擇電晶體連接較大數目個記憶體記憶體胞串。圖2A中之平面圖展示此一陣列之一部分。BL0至BL4代表連接至全域垂直金屬位元線(未展示)之擴散位元線。儘管在各串中展示四個浮動閘極記憶體胞，但是個別串通常在一行中包含16、32或更多個記憶體胞電荷儲存元件，諸如浮動閘極。標記WL0至WL3之控制閘極(字)線及串選擇線DSL及SSL跨多個串延伸越過多列浮動閘極。由多晶矽(多晶矽層2，或"poly 2"，在圖2B標記為P2，圖2A為沿圖2A之線A-A之一橫截面)形成控制閘極線及串選擇線。浮動閘極亦由多晶矽(多晶矽層1，或"poly 1"，標記為P1)形成。控制閘極線通常形成在
浮動閘極上方作為一自對準堆疊，且透過一中間介電層19(亦稱為「多晶矽間介電質」或「IPD」)彼此電容耦合，如圖2B中所展示。浮動閘極與控制閘極之間之此電容耦合允許藉由增加耦合到浮動閘極之控制閘極上之電壓使浮動閘極之電壓上升。在程式化期間，藉由將一相對高電壓放置於串中之其餘記憶體胞之各自字線上及藉由將一相對低電壓放置於一經選擇字線上而硬開啟其餘記憶體胞，使得流動穿過各串之電流主要僅取決於儲存於經選定字線下之經定址記憶體胞內之儲存電荷之位準，來讀取及驗證的一行內之一個別記憶體胞。通常針對較大數目個串平行感測該電流，藉此沿一列浮動閘極平行讀取電荷位準狀態。可在美國專利第5,570,315號、第5,774,397號、第6,046,935號及第7,951,669號中找到NAND記憶體胞陣列架構及其等操作之實例。
非揮發性記憶體器件亦由具有用於儲存電荷之一介電層之記憶體胞製成。使用一介電層代替前文描述之導電浮動閘極元件。Eitan等人已描述利用介電儲存元件之此等記憶體器件，「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(《IEEE Electron Device Letters》，第21卷，第11期，2000年11月，第543至545頁)。一ONO介電層延伸跨越源極與汲極擴散之間之通道。一資料位元之電荷被局域化於鄰近汲極之介電層中，且其他資料位元之電荷被局域化於鄰近源極之介電層中。例如，美國專利第5,768,192號及第6,011,725號揭示具有夾在兩個二氧化矽層之間之一陷捕介電質之一非揮發性記憶體胞。藉由個別讀取介電質內之空間分離電荷儲存區域之二元狀態實施多狀態資料儲存。
如所有積體電路，記憶體陣列自一代至下一代趨於具有較小尺寸。此產生若干問題。在使用一電荷儲存元件之記憶體胞中，一問題係愈小記憶體胞通常具有愈短資料留存時間。隨著尺寸變愈小，此問
題通常變得愈嚴重。因此，有需要具有高資料留存及高記憶體胞持久性之一NAND快閃記憶體陣列。
一種NAND快閃記憶體包含至少兩種大小之記憶體胞，用於選定資料之較大記憶體胞及用於常規資料之較小記憶體胞。較大記憶體胞具有較長資料留存時間，且資料特別重要及/或資料要維持很長一段時間的情況下可將資料儲存於較大記憶體胞中。較大記憶體胞亦具有用於讀寫循環之較佳持久性，且可經選擇用於頻繁寫入之資料。較大記憶體胞可作為一單獨分隔區操作。區塊可由較大記憶體胞或者較大記憶體胞或較小記憶體胞組成，或可含有兩者。
一NAND快閃記憶體晶粒之一實例包含：包含一第一實體大小之電荷儲存元件之第一複數個快閃記憶體胞；及包含有大於第一實體大小之一第二實體大小之電荷儲存元件之第二複數個快閃記憶體胞。
第一複數個快閃記憶體胞可個別具有沿一位元線方向有一第一尺寸之一電荷儲存元件且第二複數個快閃記憶體胞可個別具有沿位元線方向有大於第一尺寸之一第二尺寸之一電荷儲存元件。第一尺寸可約等於用於形成NAND快閃記憶體晶粒之一圖案化程序之最小特徵大小。第一複數個快閃記憶體胞之電荷儲存元件及第二複數個快閃記憶體胞之電荷儲存元件可沿一字線方向具有一第三尺寸。第一複數個快閃記憶體胞可與第二複數個快閃記憶體胞共用位元線。第一複數個快閃記憶體胞可共用具有等於第一尺寸之一寬度之一字線，且第二複數個快閃記憶體胞可共用具有等於第二尺寸之一寬度之一字線。
一種操作一NAND快閃記憶體晶粒之方法之一實例包含：根據至少一資料性質識別待儲存於NAND快閃記憶體陣列之資料；將具有一第一資料性質之資料儲存在具有一第一大小之電荷儲存元件之NAND快閃記憶體胞中；及將具有一第二資料性質之資料儲存在具有大於第
一大小之一第二大小之電荷儲存元件之NAND快閃記憶體胞中。
第一資料性質可為資料不頻繁重寫且第二資料性質可為資料頻繁重寫。當資料包括包含檔案分配表(FAT)之資料管理資訊，目錄或邏輯至實體映射資訊時，可將資料識別為頻繁寫入。第一資料性質可為資料不預期長期儲存且第二資料性質可為資料預期長期儲存。當資料包括開機頁面、檔案系統或韌體資料時，可將資料識別為預期長期儲存之資料。具有一第一資料性質之資料可識別為不重要，且具有第二資料性質之資料可識別為重要的。
一種形成一NAND快閃記憶體晶粒之方法之一實例包含：形成包含一第一實體大小之電荷儲存元件之第一複數個快閃記憶體胞；及形成包含大於第一實體大小之一第二實體大小之電荷儲存元件之第二複數個快閃記憶體胞。
可使用相同程序步驟及相同遮罩組形成第一複數個快閃記憶體胞及第二複數個快閃記憶體胞。遮罩組之一遮罩可定義具有一第一寬度之第一複數個字線，且可定義具有大於第一寬度之一第二寬度之第二複數個字線。在一自對準堆疊中電荷儲存元件可形成在字線下方，且第二複數個字線之較大寬度可定義大於第一實體大小之電荷儲存元件之一相應尺寸之第二實體大小之電荷儲存元件之一尺寸。
一種在一NAND快閃記憶體晶粒與一記憶體控制器之間組態一通信通道之方法之一實例包含：起始一電源開啟程序；將記憶體胞大小資訊自NAND快閃記憶體晶粒發送至記憶體控制器，記憶體胞大小資訊將NAND快閃記憶體晶粒中之至少一實體位址識別為對應大於NAND快閃記憶體晶粒中之其他實體位址之NAND快閃記憶體胞；且作為回應，基於資料之至少一性質選擇發送至至少一實體定址之資料。
在實例之其下列描述中包含本發明之額外態樣、優勢及特徵，
該描述應與附圖結合取得。本文參考之所有專利、專利申請案、文章、技術論文及其他公開案藉此該等案之全文以引用的方式併入本文中。
1‧‧‧記憶體胞陣列/多晶矽層
2‧‧‧行控制電路/多晶矽層/控制電路
3‧‧‧列控制電路
4‧‧‧共同源極控制電路
5‧‧‧共同p井控制電路
6‧‧‧資料輸入/輸出電路/資料輸入/輸出緩衝器
9‧‧‧控制器
10‧‧‧揮發性隨機存取記憶體
12‧‧‧記憶體晶片
19‧‧‧中間介電層
100‧‧‧記憶體晶粒/晶粒
102‧‧‧平面
104‧‧‧平面
106‧‧‧共同列解碼電路
108‧‧‧資料留存(DR)分隔區
110‧‧‧常規分隔區
401‧‧‧WL1下之浮動閘極
403‧‧‧WL2下之浮動閘極
970‧‧‧普通區塊
972‧‧‧DR分隔區區塊
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
F‧‧‧寬度/最小特徵大小
P1‧‧‧多晶矽層1
P2‧‧‧多晶矽層2
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
圖1係一先前技術記憶體系統之一方塊圖。
圖2A係一先前技術NAND陣列之一平面圖。
圖2B係沿線A-A取得之圖2A之先前技術NAND陣列之一截面圖。
圖3展示依據記憶體胞大小而變化之快閃記憶體資料留存時間。
圖4A展示根據一實施例之一NAND陣列之一平面圖。
圖4B展示沿線B-B所得之圖4A之NAND陣列之一截面圖。
圖5展示用於根據資料所預期儲存之時間選擇儲存於一資料留存(DR)分隔區中之資料之一方案。
圖6展示用於根據寫入之資料之頻率選擇儲存於一DR分隔區中之資料之一方案。
圖7展示用於根據資料之重要性選擇儲存於一DR分隔區中之資料之一方案。
圖8展示用於一記憶體系統及隨後電源開啟程序之一初始化程序。
圖9展示含有較大記憶體胞之一DR分隔區區塊，及含有較小記憶體胞之一常規區塊。
圖10展示具有分為一DR分隔區及常規分隔區之區塊之一雙面晶粒。
圖1之方塊圖繪示一先前技術記憶體系統之一實例，該先前技術記憶體系統可經修改以包含本發明之各種態樣。藉由一行控制電路
2、一列控制電路3、一共同源極控制電路4及共同p井控制電路5控制一記憶體胞陣列1，記憶體胞陣列1包含依一矩陣配置之複數個記憶體胞M。在此實例中，記憶體胞陣列1係類似於在上文【先前技術】及以引用方式併入本文之參考文獻描述之NAND型。一控制電路2連接至記憶體胞陣列1之位元線(BL)，用於讀取儲存於記憶體胞(M)中之資料，用於在一程式操作期間判定記憶體胞(M)之一狀態，且用於控制位元線(BL)之電位位準以促進程式化或以抑制程式化。列控制電路3連接至字線(WL)用以：選擇字線(WL)之一者；應用讀取電壓；應用與藉由行控制電路2控制之位元線電位位準組合之程式電壓；及應用與其上形成記憶體胞(M)之一p型區域之一電壓耦合之一擦除電壓。共同源極控制電路4控制連接至記憶體胞(M)之一共同源極線(圖1中標記為「共同源極線」)。共同p井控制電路5控制共同p井電壓。
記憶體胞(M)中儲存之資料藉由行控制電路2讀出且經由一I/O線及一資料輸入/輸出緩衝器6輸出至外部I/O線。儲存於記憶體胞中之程式資料經由外部I/O線輸入至資料輸入/輸出緩衝器6，且傳送至行控制電路2。外部I/O線連接至一控制器9。控制器9包含各種類型之暫存器及包含一揮發性隨機存取記憶體(RAM)10之其他記憶體。
圖1之記憶體系統可作為主機系統之部分嵌入，或可包含於一記憶體卡、USB隨身碟或可缷除地插入一主機系統之一配對插座內之類似單元中。此一卡可包含整個記憶體系統，或可在分離卡中提供具有相關聯周邊電路之控制器及記憶體陣列。例如，在美國專利第5,887,145號中描述若干卡之實施。圖1中之記憶體系統亦可在一固態磁碟器(SSD)或在一平板電腦、膝上型電腦或類似器件中提供大容量資料儲存之類似單元。
如圖2A及圖2B中所展示，許多先前技術記憶體系統含有一NAND快閃記憶體陣列。然而，此等記憶體陣列經受若干問題。一些
此等問題隨著器件大小縮小變得更嚴重。
發生於NAND快閃記憶體陣列中之一問題係關於寫入至快閃記憶體胞中之資料之留存。特定而言，快閃記憶體胞經程式化至一特定記憶體狀態且驗證為在該記憶體狀態中後，在一讀取驗證步驟，在一段時間中記憶體胞可改變，使得當在以後某個時間讀取其等時，其等表觀狀態不是起始程式化之狀態。例如，程式化期間添加至一浮動閘極或其他電荷儲存元件之電荷隨著時間可自電荷儲存元件洩漏。此電荷之洩漏可最終引起對記憶體胞之記憶體狀態之錯誤判斷。
隨著記憶體胞大小之遞減，資料留存之問題變得更槽。圖3展示針對遞減記憶體胞大小(記憶體胞大小自左至右遞減)之記錄(資料留存時間)。當需要較小器件大小以產生一競爭性的產品時，此等經減小大小帶來資料留存之問題。隨著電荷儲存元件變得越來越小，儲存之電子之數量變得非常小以至於甚至一些丟失之電子可為顯著的。特定而言，在臨限值電壓可分為八、十六或更多臨限值電壓範圍情況下之MLC記憶體胞中，臨限值電壓中之小變化可引起錯誤判斷。在電荷儲存元件係小的情況下，在臨限值電壓中之此等變化可起因於僅一些洩漏電子。對於一些記憶體設計，此類資料留存問題對約40奈米之最小特徵之大小係不顯著的，但對約20奈米之最小特徵大小係顯著的。當期望利用較小器件大小以減小成本時，資料留存係一顯著問題，尤其對於錯誤判斷之情況下可具有嚴重後果之某些重要資料。
根據本發明之一實施例，圖4A及圖4B中展示一NAND快閃記憶體之兩個不同圖。特定而言，圖4A展示兩個不同大小之字線WL0至字線WL3。兩個字線WL2、WL4具有所使用程序之最小特徵大小之一寬度F。亦展示兩個字線WL0、WL1，其等具有兩倍於最小特徵大小之一寬度2F。寬度2F係一實例，且應理解在不同實施例中可使用各種大小。
位元線具有一寬度F，使得位元線節距係2F(即，圖案在圖4A中之x方向自一圖案至另一個圖案運用2F之一位移重複)。電荷儲存元件(諸如浮動閘極)連同上覆字線以一自對準方式形成，其中字線覆蓋位元線。此可藉由使用一單一圖案蝕刻穿過包含字線材料及之浮動閘極材料之一堆疊金屬達成。因此，較寬字線下之電荷儲存元件大於較小字線下之電荷儲存元件，如圖4A中可見。例如，字線WL1下之浮動閘極401大於字線WL2下之浮動閘極403，然而浮動閘極二者係沿位元線BL0且因此具有相同x尺寸(沿x方向之尺寸)。此等較大電荷儲存元件具有較大資料留存時間，如圖3中所指示。因此，比較沿較小字線WL2、WL4之記憶體胞與沿較寬字線WL0、WL1之記憶體胞，自圖3可見，沿較寬字線之較大記憶體胞(具有較大電荷儲存元件)提供較大資料留存時間。
圖4B展示沿藉由圖4A中B-B'指示之一平面之一橫截面。可見與沿較窄字線WL2、WL3之記憶體胞相比，沿較寬字線WL0、WL1之記憶體胞在位元線方向(Y方向)延長。字線之間之間隔展示為於較窄字線之間、一窄字線與一較寬字線之間及較寬字線之間一致。在此實例中，所有字線之間之間隔係最小特徵大小F。然而，在其他實例中，此間隔亦可修改且不必要一致。例如，較窄字線(具有寬度F)之間之間隔可為F，然而，較寬字線(具有寬度2F)之間之間隔可較大，例如，2F。此可提供較少記憶體胞間耦合及干擾，其係大體上可期望的及可能值得額外空間。
可見在相同記憶體陣列中形成兩種不同類型之記憶體胞，且此等兩種不同類型之記憶體胞具有不同特性。較小記憶體胞較便宜(即，可在一給定區域中形成更多記憶體胞且每個記憶體胞之邊際成本較低)。較大記憶體胞具有較長資料留存時間。較大記憶體胞亦可更慢磨損。因此，當N寫入擦除循環後較小記憶體胞可平均耗損，較
大記憶體胞可在L*N寫入擦除循環後耗損，其中L大於1(例如，L=10)。藉由基於待儲存資料之性質來選擇待儲存之資料，一記憶體可利用兩類型記憶體胞。
在一實施例中，一記憶體系統操作較大記憶體胞作為記憶體陣列內之一單獨分隔區。此一分隔區可稱為一資料留存(DR)分隔區，因為資料留存係特定關注之一特性。然而，此分隔區具有其他特性，且本發明之態樣係關於特性，而不是資料留存。例如，此一分隔區具有對寫入擦除循環之更強耐久力且可具有其他特性。因此，不應該狹窄地考慮術語「資料留存分隔區」或「DR分隔區」，且可指代具有其他特性而不是僅僅資料留存特性之一分隔區。
在一記憶體包含由較大記憶體胞形成之一DR分隔區的情況下，一記憶體系統可利用此等較大記憶體胞之優點用於特定資料，同時利用較小記憶體胞之相對低成本用於其他資料。根據一實施例，長期儲存之資料經識別及儲存於一DR分隔區中。
圖5展示一程序之一流程圖，用於判定資料待儲存(510)在包含一DR分隔區之一記憶體陣列中何處。關於資料是否有可能長期儲存做出一判定(512)。可藉由一主機或藉由一記憶體控制器做出此判定。可在儲存資料之本質之基礎上作出判定。例如，一韌體更新係可能長期儲存之資料之一實例(韌體更新相較於使用者資料更新相對不頻繁)。因此，因為經更新韌體資料可能長期儲存，其儲存於DR分隔區(514)。其他不可能長期儲存之資料儲存於一常規分隔區(516)。
因為較大記憶體胞具有比常規記憶體胞較強之耐久力，其等可用於較頻繁地寫入之資料。因此，藉由將磨損集中於具有對磨損較強耐久力之記憶體胞中，增加器件之整體預期壽命。
圖6展示一程序之一流程圖，用於判定資料待儲存(620)在包含一DR分隔區之一記憶體陣列中何處。關於資料是否頻繁寫入做出一判
定(622)。可藉由一主機或藉由一記憶體控制器作出此判定且可基於資料之本質。例如，於一些系統中，目錄、檔案分配表(FAT)、邏輯至實體映射及其他資料管理結構易經受頻繁更新。此等資料管理結構可儲存於DR分隔區中(624)，使得由其等頻繁更新產生之磨損受侷限於DR分隔區。不頻繁寫入之資料指派至一常規分隔區(626)。以此方式，減小常規記憶體胞(其具有較低耐久力)上之磨損。
亦可基於歷史將資料識別為頻繁寫入(即過去頻繁寫入之資料可能假定為未來經常寫)。例如，若一特別的邏輯位址在一特定期限內更新預定次數以上，則該邏輯位址可認為對應於頻繁更新之資料。接著，邏輯位址可指派至DR分隔區。若先前識別為頻繁寫入，且指派至DR分隔區之資料不再頻繁寫入(一段預定時間內未更新)，則該資料可不再認為頻繁寫入及可指派至一常規分隔區。因此，DR分隔區儲存一些「熱門」資料，然而認為「熱門」之資料隨著時間可不同。
因為儲存於一DR分隔區之資料具有在一段給定時間內一較低毀損機率，所以可基於資料之重要性而選擇將資料儲存於一DR分隔區中。例如，認為重要(例如，其丟失可引起整個記憶體器件之失效)之資料可儲存於一DR分隔區中。不認為特別重要之資料可儲存於一常規分隔區中。可認為特別重要之資料之實例包含開機頁面、韌體及檔案儲存資料。
圖7展示一程序之一流程圖，用於判定資料待儲存(730)在包含一DR分隔區之一記憶體陣列何處。做出關於資料是否重要的一個判定(732)。此判定可藉由一主機或藉由一記憶體控制器做出，且可基於待儲存之資料之本質。例如，開機頁面、檔案系統資料及韌體可認為重要的。此等資料可儲存於DR分隔區(734)中，在DR分隔區處，資料在一段給定時間內較不可能丟失。不重要之資料指派至一常規分隔區(736)。
雖然分別展示以上關於選擇將資料儲存在何處之三個因素(預期儲存時間、寫頻率及重要性)，但是用於選擇將資料儲存在何處之一方案可使用該三個因素之一組合，且亦可使用其他因素。因此，例如，一DR分隔區可用於長期儲存和頻繁寫入之資料(在兩極限儲存資料)兩者。可使用一些內磨損均衡以使在此一DR分隔區中之磨損均等。在某種程度上，此等因素之一些可重疊(例如，韌體可認為重要的且亦可長期儲存)。因此，可基於可用分隔區之實體特性(大小、資料留存特性等等)及基於待儲存之資料之本質，來基於任何數量之因素選擇一方案。
在某些情況下，一主機可知道包含一DR分隔區之不同分隔區且可判定將特定資料儲存於何處。例如，一主機可指示一特定邏輯位址範圍指派至一DR分隔區。在其他實例中，一記憶體系統可在主機不知道DR分隔區的情況下操作一DR分隔區。在沒有告知主機資料被不同處理之情況下，此一記憶體系統可將主機資料映射至一DR分隔區或常規分隔區，作為邏輯至實體映射之部分。此一記憶體系統亦可儲存非自主機接收之某些其他資料於一DR分隔區中(例如，藉由一記憶體控制器產生之資料)。
如圖8中所展示，可在一工廠初始化程序(850)期間組態一DR分隔區。在運至使用者之前在所有記憶體系統上進行一記憶體測試及晶粒分類程序(852)。此時可將關鍵資訊寫入至一DR分隔區(854)。例如，操作記憶體控制器之韌體可儲存於DR分隔區中。在一些記憶體系統中，器件ID相關資訊在此程序期間寫入至記憶體器件。可在一預定位址或位址範圍處為此類資訊保留一或多個位元組。可在此等器件ID位元組中寫入關於一DR分隔區之資訊，諸如DR分隔區之大小及位置。因為器件ID資訊之重要性及其將長期儲存(貫穿器件使用期)，此資料本身可儲存於一DR分隔區中。完成此初始化程序後，記憶體可
運至一最終使用者。
圖8展示當一使用者開啟記憶體系統電源時發生之一程序(856)。
起始(858)一電源開啟常式及自DR分隔區(860)讀取在初始化期間儲存於DR分隔區中之關鍵資訊。例如，當記憶體系統最初接收高於一特定最小值之一電壓時，記憶體系統可執行一電源開啟讀取(POR)以讀取關鍵資訊。此時讀取器件ID位元組(包含關於一DR分隔區之任何資訊)，使得記憶體系統(及在某些情況下，主機)獲悉DR分隔區之位置及特性。一般而言，關鍵資訊不佔據整個DR分隔區且有一些額外空間係可用。識別(862)此可用實體空間使得記憶體控制器知道DR分隔區中可儲存多少資料且可使用一適當方案以判定將資料儲存於何處。若適合，關於DR分隔區中之可用空間之資訊亦可發送至一主機。
圖9展示一DR分隔區及一常規分隔區之一實體配置之一實例。在此實例中，一常規區塊970與一DR分隔區區塊972之間共用位元線。用具有一寬度F之字線及選擇線展示一常規區塊(即，於常規區塊中，選擇線具有與字線一樣之寬度)。用具有大於F之一寬度之字線及選擇線一起展示一DR分隔區區塊(即，於DR分隔區中，選擇線具有與字線一樣之寬度)。在此情況下，在DR分隔區區塊中之選擇線較寬，然而在其他實例中，所有區塊之選擇線可為相同的，此係因為選擇電晶體(其等不具有浮動閘極)不以與記憶體胞所為相同之方式得益於較大大小。與圖4A及圖4B相比，此處一個別區塊含有僅一大小之記憶體胞(常規或較大)。不存在具有常規尺寸記憶體胞及較大尺寸記憶體胞兩者之區塊。此避免在區塊中具有分隔區邊界，其中一區塊之一部分在一分隔區中及區塊之另一部分在一不同分隔區中。然而，兩種配置都係可行的。雖然圖9展示在DR分隔區區塊與常規區塊中之相對少數目個字線，及相對少數目個位元線，應理解，真正的記憶體系統可在一區塊中具有大量字線(例如，64或更多)及可具有大量位元線。在一些
情況下，DR分隔區區塊可具有比常規區塊更少之字線，使得DR分隔區區塊與常規區塊相同大小。在其他情況下，DR分隔區區塊與常規區塊兩者有相同數目之字線，使得DR分隔區區塊比常規區塊大。由於額外可用空間(即沿位元線方向之字線之增加節距為連接至字線之列控制電路提供增加面積)，所以對於DR分隔區字線個別列控制電路(例如，圖1之列控制電路3之部分)可能較大。在此解碼電路中，較大電晶體可具有較大電流容量，所以充電字線及放電字線比較小電晶體較快。
圖10展示一記憶體晶粒100中之區塊之實體配置之一實例。在此實例中，對兩平面102、104提供共同列解碼電路106。各平面包含許多區塊。區塊形成兩個分隔區，由區塊0至區塊3(總共四個區塊)之各平面組成之一DR分隔區108，及由晶粒100之其餘區塊組成之一常規分隔區110。此等兩個分隔區可根據上文所描述之一方案或其他方案操作，以根據資料之本質將資料指派至一分隔區。可見DR分隔區108形成整體記憶體陣列之一相對小部分，使得藉由一DR分隔區區塊佔據之額外空間(與一普通區塊相比)不會大大增加整體晶粒大小。例如，藉由在DR分隔區中使一字線之寬度增加25%(與一普通區塊相比)，及使用一記憶體晶粒之2024個區塊中之10個區塊以形成DR分隔區，晶粒大小增加約一額外的0.12%。相較於常規分隔區，在DR分隔區之記憶體胞之大小增加25%提供在DR分隔區中一增加約200%資料留存。因此，對於特定資料之此可靠儲存之可用性遠遠比小幅增加大小更重要。
雖然上文實例展示兩種類型之記憶體胞及兩個分隔區，本發明之態樣亦適用於三種或三種以上大小之記憶體胞或適用於三種或三種以上分隔區或兩者。例如，三種不同大小之記憶體胞可用於形成三種不同分隔區，其中各分隔區具有相同大小之記憶體胞。常規資料可儲
存於一分隔區中(例如，具有最小記憶體胞之分隔區)，較重要或較頻繁寫入之資料可儲存於一第二分隔區中(例如，具有中等大小記憶體胞之分隔區)，及最重要或最頻繁寫入之資料可儲存於一第三分隔區中(例如，具有最大記憶體胞之分隔區)。亦可在方便的情況下使用進一步分隔，使得可存在具有任何給定大小之記憶體胞之多個分隔區(例如，具有最小記憶體胞之多個分隔區)。雖然最小記憶體胞可為具有用於形成記憶體陣列之微影程序之最小特徵大小之記憶體胞，實際情況不可能總是這樣。根據需求可選擇記憶體胞之大小，且在某些情況下記憶體胞可都大於最小特徵大小。
在一些情況下，可使用一雙重圖案化程序或其他技術以形成比可藉由直接微影圖案化形成之最小元件較小之元件。美國專利第7,655,536號及第7,960,266號中描述此雙重圖案化之實例。本發明之態樣適用於以此一方式形成之記憶體陣列。因此，最小特徵大小不必要係藉由直接微影圖案化達成之最小特徵大小；其可為使用一些用以製作甚至較小特徵之額外技術達成之最小特徵大小。例如，在F係藉由直接微影圖案化達成之最小特徵大小的情況下，窄字線可具有F/2之一寬度，同時其他字線具有一較大寬度。在此實例中，位元線可藉由直接圖案化(即，位元線寬度=F)形成位元線，或以一些其他方法形成位元線。
雖然上文實例參考一「常規」分隔區，此參考相對大小之記憶體胞，且術語「常規」並不意欲將此一分隔區限於任何其他特性。術語DR分隔區通常指代使用比在一常規分隔區中使用較大記憶體胞之一分隔區。然而，一DR分隔區亦可使用額外技術以改良一DR區塊中之資料留存。例如，可使用SLC儲存來代替MLC儲存，對於ECC可使用一較大程度冗餘，可使用較頻繁資料拭除，及可使用一不同讀取驗證方案以最小化記憶體胞間耦合影響或其他影響。因此，與一常規分
隔區相比，一DR分隔區可經組態以採用額外技術以改良資料留取。
儘管本發明之各種態樣已關於其例示性實施例描述，應理解本發明有隨附申請專利範圍內之保護之權利。此外，儘管本發明教示用於關於特定先前技術結構之實施之方法，應理解當其在具有該等描述之架構之記憶體陣列中實施時，本發明有保護之權利。
Claims (18)
- 一種NAND(反及)快閃記憶體晶粒，其包括：第一複數個快閃記憶體胞，其等包含一第一實體大小之電荷儲存元件；及第二複數個快閃記憶體胞，其等包含大於該第一實體大小之一第二實體大小之電荷儲存元件。
- 如請求項1之NAND快閃記憶體晶粒，其中該第一複數個快閃記憶體胞個別地具有沿一位元線方向有一第一尺寸之一電荷儲存元件，且該第二複數個快閃記憶體胞個別地具有沿該位元線方向有大於該第一尺寸之一第二尺寸之一電荷儲存元件。
- 如請求項2之NAND快閃記憶體晶粒，其中該第一尺寸約等於用於形成該NAND快閃記憶體晶粒之一圖案化程序之最小特徵大小。
- 如請求項3之NAND快閃記憶體晶粒，其中該第一複數個快閃記憶體胞之電荷儲存元件及該第二複數個快閃記憶體胞之該等電荷儲存元件沿一字線方向具有第三尺寸。
- 如請求項4之NAND快閃記憶體晶粒，其中該第一複數個快閃記憶體胞與該第二複數個快閃記憶體胞共用位元線。
- 如請求項2之NAND快閃記憶體晶粒，其中該第一複數個快閃記憶體胞共用具有等於該第一尺寸之一寬度之一字線，且該第二複數個快閃記憶體胞共用具有等於該第二尺寸之一寬度之一字線。
- 一種操作一NAND快閃記憶體晶粒之方法，其包括：根據至少一資料性質識別待儲存於該NAND快閃記憶體陣列之資料； 將具有一第一資料性質之資料儲存在具有一第一大小之電荷儲存元件之NAND快閃記憶體胞中；及將具有一第二資料性質之資料儲存在具有大於該第一大小之一第二大小之電荷儲存元件之NAND快閃記憶體胞中。
- 如請求項7之方法，其中該第一資料性質係資料係非頻繁重寫，且該第二資料性質係資料係頻繁重寫。
- 如請求項8之方法，其中當資料包括包含檔案分配表(FAT)之資料管理資訊、目錄或邏輯至實體映射資訊時，資料識別為頻繁寫入。
- 如請求項7之方法，其中該第一資料性質係資料不預期長期儲存，且該第二資料性質係資料預期長期儲存。
- 如請求項10之方法，其中當資料包括開機頁面、檔案系統或韌體資料時，將資料識別為預期長期儲存之資料。
- 如請求項7之方法，其中具有一第一資料性質之該資料識別為不重要，且具有該第二資料性質之該資料識別為重要。
- 一種形成一NAND快閃記憶體晶粒之方法，其包括：形成第一複數個快閃記憶體胞，其包含一第一實體大小之電荷儲存元件；及形成第二複數個快閃記憶體胞，其包含大於該第一實體大小之一第二實體大小之電荷儲存元件。
- 如請求項13之方法，其中使用相同程序步驟及相同遮罩組形成該第一複數個快閃記憶體胞及該第二複數個快閃記憶體胞。
- 如請求項14之方法，其中該遮罩組之一遮罩定義具有一第一寬度之第一複數個字線，且定義具有大於該第一寬度之一第二寬度之第二複數個字線。
- 如請求項15之方法，其中在一自對準堆疊中電荷儲存元件形成 於字線下方，且該第二複數個字線之該較大寬度定義大於該第一實體大小之該等電荷儲存元件之一相應尺寸之該第二實體大小之該等電荷儲存元件之一尺寸。
- 如請求項15之方法，其中該第一複數個字線藉由等於該第一寬度之一第一間隔相隔開，且該第二複數個字線藉由等於該第二寬度之一第二間隔相隔開。
- 一種在一NAND快閃記憶體晶粒與一記憶體控制器之間組態一通信通道之方法，其包括：起始一電源開啟程序；將記憶體胞大小資訊自該NAND快閃記憶體晶粒發送至該記憶體控制器，該記憶體胞大小資訊將該NAND快閃記憶體晶粒中至少一實體位址識別為對應於大於該NAND快閃記憶體晶粒中之其他實體位址之較大NAND快閃記憶體胞；及作為回應，基於資料之至少一性質選擇發送至該至少一實體位址之該資料。
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