CN104769678B - 具有数据保留分区的闪速存储器 - Google Patents

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Abstract

一种NAND闪速存储器芯片包括在相同的存储器阵列中的：具有较小的存储器单元的第一分区，所述较小的存储器单元具有较小的电荷存储元件；以及具有较大的存储器单元的第二分区，所述较大的存储器单元具有较大的电荷存储元件。根据数据的特性、或者期望的特性选择数据以存储在第一或者第二分区中。

Description

具有数据保留分区的闪速存储器
技术领域
本发明一般地涉及闪速EEPROM(电可擦可编程只读存储器)类型的非易失性半导体存储器、它们的形成、结构以及用途，并且具体地涉及一种NAND闪速存储器单元阵列，所述NAND闪速存储器单元阵列包括相比于阵列的其它部分具有更高的数据保留(retention)的分区。
背景技术
有许多当今正使用的商业上成功的非易失性存储器产品，特别是以使用闪速EEPROM单元的阵列的小外形的卡的形式。图1中示出了闪速存储器系统的示例，其中存储器单元阵列1连同诸如列控制电路2、行控制电路3、数据输入/输出电路6等的各种外围电路一起被形成在存储器芯片12上。
一种流行的闪速EEPROM架构利用NAND阵列，其中大量串的存储器单元通过单独的位线和参考电位之间的一个或多个选择晶体管连接。这样的阵列的一部分在图2A的平面图中被示出。BL0-BL4表示与全局垂直金属位线(未示出)的扩散的(diffused)位线连接。尽管在每个串中示出了四个浮置栅极存储器单元，单独的串在一列中通常包括16、32或者更多存储器单元电荷存储元件、诸如浮置栅极。标记为WL0-WL3的控制栅极(字)线和串选择线DSL和SSL在浮置栅极的行之上延伸跨过多个串。控制栅极线和串选择线由多晶硅(多晶硅层2，或者“poly2，”在图2B中被标记为P2，所述图2B为沿图2A的线A–A的截面)形成。浮置栅极也由多晶硅(多晶硅层1，或者“poly1，”标记为P1)形成。控制栅极线通常在浮置栅极之上形成为自对齐堆叠，并且如图2B所示，通过中间的介电层19(也被称为“多晶硅间电介质”或者“IPD”)相互电容性地耦合。浮置栅极和控制栅极之间的该电容性的耦合允许通过增加耦合到浮置栅极的控制栅极上的电压而升高浮置栅极的电压。在一列中的单独的单元通过在编程期间使在串中的剩余单元的硬导通(hard turn on)而被读取和验证，通过在其各自的字线上置入相对较高的电压并且在一个选择的字线上置入相对较低的电压，使得流过每个串的电流主要地仅依赖于在选择的字线之下的编址的单元中存储的电荷的水平来进行该硬导通。通常并行地对大量串感测电流，从而沿浮置栅极的行并行地读取电荷水平状态。NAND存储器单元阵列架构及其操作的示例可以在美国专利No.5,570,315、5,774,397、6,046,935和7,951,669中找到。
非易失性存储器器件还从具有用于存储电荷的介电层的存储器单元中制造。代替之前描述的导电浮置栅极元件，使用了介电层。利用介电存储元件的这样的存储器器件已经由Eitan等人在IEEE电子器件报，第21卷、11号、2000年11月、pp.543-545的“NROM：ANovelLocalized Trapping,2-Bit Nonvolatile Momery Cell”中描述。ONO介电层延伸跨过源极和漏极扩散之间的沟道。用于一个数据位的电荷被局限在与漏极相邻的介电层中，并且用于其它数据位的电荷被局限在与源极相邻的介电层中。例如，美国专利No.5,768,192和6,011,725公开了具有夹在两个二氧化硅层之间的捕获电介质的非易失性存储器单元。通过分开读取在电介质中空间上分隔的电荷存储区域的二进制状态来实现多状态数据存储。
像所有的集成电路一样，存储器阵列倾向于从一代到下一代具有越来越小的尺寸。这导致了许多问题。在使用电荷存储元件的存储器单元中的一个问题是，较小的单元通常具有较短的数据保留时间。随着尺寸越来越小，所述问题通常变得越来越尖锐。因此，有对具有高数据保留和高存储器单元耐受力的NAND闪速存储器阵列的需求。
发明内容
NAND闪速存储器包括至少两种大小的存储器单元：用于选择的数据的较大的存储器单元，以及用于常规数据的较小的存储器单元。所述较大的存储器单元具有更长的数据保留时间并且在所述数据特别重要和/或所述数据将被长时间保持的情况下、数据可以被存储在较大的存储器单元中。较大的存储器单元对读取-写入循环还具有较好的耐受力并且可以被选择以用于频繁地写入的数据。较大的单元可以被操作为分离的分区。块可以由较大的单元构成或由较小的单元构成，或者可以包括两者。
一种NAND闪速存储器裸芯的示例包括：第一多个闪速存储器单元，其包括第一物理大小的电荷存储元件；以及第二多个闪速存储器单元，其包括第二物理大小的电荷存储元件，所述第二物理大小大于所述第一物理大小。
第一多个闪速存储器单元可以各个具有沿位线方向具有第一尺寸的电荷存储元件，并且第二多个闪速存储器单元可以各个具有沿位线方向具有第二尺寸的电荷存储元件，所述第二尺寸大于所述第一尺寸。所述第一尺寸可以是大约等于用于形成所述NAND闪速存储器裸芯的图案化工艺的最小特征大小。所述第一多个闪速存储器单元的电荷存储元件和所述第二多个闪速存储器单元的电荷存储元件可以具有沿字线方向的第三尺寸。所述第一多个闪速存储器单元可以与所述第二多个闪速存储器单元共享位线。所述第一多个闪速存储器单元可以共享具有等于所述第一尺寸的宽度的字线，并且所述第二多个闪速存储器单元可以共享具有等于所述第二尺寸的宽度的字线。
一种操作NAND闪速存储器裸芯的方法的示例包括：根据至少一个数据属性识别将被存储在所述NAND闪速存储器阵列中的数据；将具有第一数据属性的数据存储在具有第一大小的电荷存储元件的NAND闪速存储器单元中；以及将具有第二数据属性的数据存储在具有第二大小的电荷存储元件的NAND闪速存储器单元中，所述第二大小大于所述第一大小。
所述第一数据属性可以是数据不被频繁地重新写入并且所述第二数据属性可以是数据被频繁地重新写入。当数据包括如下数据管理信息时所述数据可以被识别为频繁地写入，所述数据管理信息包含FAT、目录或者逻辑到物理的映射信息。所述第一数据属性可以是不被希望长时期存储的数据并且所述第二数据属性可以是被期望长时期存储的数据。当数据包括引导页、文件系统或者固件数据时所述数据可以被识别为被期望长时期存储的数据。具有第一数据属性的所述数据可以被识别为不重要的，并且具有所述第二数据属性的所述数据可以被识别为重要的。
一种形成NAND闪速存储器裸芯的方法的示例包括：形成第一多个闪速存储器单元，其包括第一物理大小的电荷存储元件；以及形成第二多个闪速存储器单元，其包括第二物理大小的电荷存储元件，所述第二物理大小大于所述第一物理大小。
所述第一多个闪速存储器单元和所述第二多个闪速存储器单元可以利用相同的工艺步骤以及相同的掩模组形成。所述掩模组中的掩模可以定义具有第一宽度的第一多个字线，并可以定义具有第二宽度的第二多个字线，所述第二宽度大于所述第一宽度。电荷存储元件可以被形成在自对齐堆叠中的字线之下，并且所述第二多个字线的更大的宽度可以定义所述第二物理大小的电荷存储元件的尺寸，所述尺寸大于所述第一物理大小的电荷存储元件的相应的尺寸。
一种配置NAND闪速存储器裸芯和存储器控制器之间的通信信道的方法的示例包括：开始上电过程；从所述NAND闪速存储器裸芯向所述存储器控制器发送单元大小信息，所述单元大小信息将所述NAND闪速存储器裸芯中的至少一个物理地址识别为对应于比所述NAND闪速存储器裸芯中的其它物理地址更大的NAND闪速存储器单元；以及作为响应，基于所述数据的至少一个属性选择将被发送到所述至少一个物理地址的数据。
本发明的额外的方面、优点和特征被包括在其示例的下述说明中，所述说明应结合附图。这里所引用的所有的专利、专利申请、文章、技术文献和其它公开物的整体通过引用结合于此。
附图说明
图1是现有技术的存储器系统的框图。
图2A是现有技术的NAND阵列的平面图。
图2B是图2A的现有技术的NAND阵列的沿线A-A的截面图。
图3示出了作为单元大小的函数的闪速存储器数据保留时间。
图4A示出了根据一个实施例的NAND阵列的平面图。
图4B示出了图4A的NAND阵列的沿线B-B的截面图。
图5示出了根据期望数据将被存储的时间段选择存储在DR分区中的数据的方案。
图6示出了根据数据被写入的频率选择存储在DR分区中的数据的方案。
图7示出了根据数据的重要性选择存储在DR分区中的数据的方案。
图8示出了存储器系统的初始化过程以及接下来的上电过程。
图9示出了包含较大单元的DR分区块、以及包含较小单元的普通块。
图10示出了具有被分为DR分区和普通分区的块的双平面裸芯。
具体实施方式
存储器系统
通过图1的框图示出了可以被修改以包括本发明的各个方面的现有技术的存储器系统的示例。包括以矩阵布置的多个存储器单元M的存储器单元阵列1由列控制电路2、行控制电路3、c-源极控制电路4和c-p-阱控制电路5控制。存储器单元阵列1在该示例中是与在背景技术中以及在通过引用结合于此的参考文献中所描述的相类似的NAND类型。控制电路2被连接到存储器单元阵列1的位线(BL)，以用于读取存储在存储器单元(M)中的数据，用于在编程操作期间确定存储器单元(M)的状态，并且用于控制位线(BL)的电位水平以促进编程或者禁止编程。行控制电路3被连接到字线(WL)以选择字线(WL)之一，以施加读取电压，以施加与由列控制电路2控制的位线电位水平组合的编程电压，并且施加与p-型区的电压耦合的擦除电压，其中存储器单元(M)被形成在所述p-型区上。c-源极控制电路4控制连接到存储器单元(M)的公共的源极线(在图1中标记为"c-源极")。c-p-阱控制电路5控制c-p-阱电压。
存储在存储器单元(M)中的数据被列控制电路2读取并经由I/O线和数据输入/输出缓冲器6被输出到外部I/O线。将被存储在存储器单元中的编程数据经由外部I/O线被输入到数据输入/输出缓冲器6，并且被转移到列控制电路2。外部I/O线被连接到控制器9。控制器9包括各种类型的寄存器和包括易失性随机存取存储器(RAM)10的其它存储器。
图1的存储器系统可以被嵌入为主机系统的一部分，或者可以被包括在存储器卡、USB驱动或者可移动地插入到主机系统的配对插口的类似单元中。这样的卡可以包括整个存储器系统，或者可以在分离的卡中提供控制器和存储器阵列以及相关联的外围电路。在例如美国专利No.5,887,145中描述了一些卡的实现方式。图1的存储器系统也可以被用在固态硬盘(SSD)或者在平板电脑、膝上型计算机或类似器件中提供大量数据存储的类似单元中。
许多现有技术的存储器系统包含图2A和图2B所示的NAND闪速存储器阵列。但是，这样的存储器阵列存在诸多问题。这些问题中的一些问题随着器件大小比例的下降而变得更糟。
在NAND闪速存储器阵列中出现的一问题与保留写入闪速存储器单元中的数据有关。具体地，在闪速存储器单元被编程为特定存储器状态并被验证为在该存储器状态中之后，在读取-验证的步骤中，单元可能随某种时间段而改变，使得当在稍后的时间读取所述单元时，它们的表观状态不是其最初被编程的状态。例如，在编程中被增加到浮置栅极或者其它电荷存储元件的电荷可能随时间流逝而从电荷存储元件泄漏出。这样的电荷的泄漏可能最终导致单元的存储器状态被误读。
数据保留的问题随着存储器单元大小的缩减而变得更糟。图3示出了缩减存储器单元大小(单元大小从左到右缩减)的log(数据保留时间)。尽管需要较小的器件大小以产生有竞争力的产品，但这样减少的大小带来数据保留的问题。随着电荷存储元件变得越来越小，存储的电子的数量变得很小以至于即使很少的电子的丢失都可能是显著的。具体地，在MLC单元中，其中阈值电压可以被分为8个、16个或者更多的阈值电压范围，阈值电压的小的改变可能导致误读。当电荷存储元件小时，阈值电压的这样的改变可能由仅仅很少的电子泄漏导致。对于一些存储器设计，这样的数据保留问题对大约40纳米的最小特征大小来说并不严重，但是对大约20纳米的最小特征大小来说是严重的。尽管所期望的是利用较小的器件大小以减少成本，但数据保留是严重的问题，特别是对于某些重要数据，对所述重要数据的误读可能会有严重的后果。
图4A和4B示出了根据本发明的一个实施例的NAND闪速存储器的两个不同的视图。具体地，图4A示出了两个不同大小的字线WL0-WL3。两个字线WL2、WL3具有宽度F，所述F为所使用的工艺的最小特征大小。还示出了两个字线WL0、WL1，其具有宽度2F，即最小特征大小的两倍。宽度2F是一个示例，并且应理解的是，在不同的实施例中可以使用各种大小。
位线具有宽度F，使得位线间距为2F(即，在图4A的x-方向中图案从一个图案到下一个以2F的偏移量而重复)。电荷存储元件、诸如浮置栅极以与在覆盖的字线自对齐的方式形成，其中字线覆盖位线。这可以通过利用单个图案蚀刻穿过包括字线材料和浮置栅极材料的材料的堆叠而实现。因此，如图4A中可以看到，在较宽的字线之下的电荷存储元件比在较小的字线之下的电荷存储元件大。例如，在WL1之下的浮置栅极401比在字线WL2之下的浮置栅极403大，尽管两个浮置栅极都沿着位线BL0并且从而具有相同的x-尺寸(沿x-方向的尺寸)。这样的较大的电荷存储元件如图3所示具有更长的数据保留时间。因此，将沿较小的字线WL2、WL3的存储器单元与沿较宽的字线WL0、WL1的存储器单元比较，可以从图3中看到，沿较宽的字线的较大的存储器单元(具有较大的电荷存储元件)提供更长的数据保留时间。
图4B示出了沿图4A中由B-B'所表示的平面的截面图。可以看到的是，沿较宽的字线WL0、WL1的存储器单元相比于沿较窄的字线WL2、WL3的存储器单元在位线方向(Y-方向)上伸长。字线之间的间隔被示出为在较窄的字线之间、在窄的字线和较宽的字线之间、以及在较宽的字线之间都是统一的。在该示例中，所有字线之间的间隔是F，即最小特征大小。但是，在其它示例中，这样的间隔也可以被修改并且不一定是统一的。例如，较窄的字线(具有宽度F)之间的间隔可以是F，而较宽的字线(具有宽度2F)之间的间隔可以更大，例如2F。这可以提供更少的单元-到-单元的耦合和干扰，这通常是所期望的并且值得付出额外的空间。
可以看到的是，两种不同的类型的存储器单元被形成在相同的存储器阵列中，并且这两种不同类型的存储器单元具有不同的特性。较小的单元更便宜(即在给定面积中可以形成更多的单元并且每个单元的边际成本更低)。较大的单元具有更长的数据保留时间。较大的存储器单元也可能损耗得更缓慢。因此，当较小的存储器单元可能平均在N个写入-擦除循环之后被损坏时，较大的存储器单元可能在L*N个写入-擦除循环之后被损坏，其中L大于1(例如L＝10)。存储器可以通过基于将被存储的数据的性质选择存储数据的位置来利用两种类型的存储器单元。
在一个实施例中，存储器系统将较大的存储器单元操作为在存储器阵列中的分离的分区。这样的分区可以被称为数据保留(DR)分区，因为数据保留是特别感兴趣的特性。但是，该分区具有其它特性，并且本发明的多个方面涉及除了数据保留之外的特性。例如，这样的分区对写入-擦除循环具有较大耐受力并且可能具有其它特性。因此，术语“数据保留分区”或者“DR分区”不应被窄义理解，而是可以指具有除了仅数据保留特性以外的其它特性的分区。
在存储器包括由较大的存储器单元形成的DR分区的情况下，存储器系统可以利用这样的较大的单元的益处用于特定数据，而利用较小的单元的相对较低的成本用于其它数据。根据一个实施例，将被长时期存储的数据被识别并被存储在DR分区中。
图5示出了确定数据将被存储在包括DR分区的存储器阵列中何处510的过程的流程图。作出数据是否很可能将被长时期存储的确定512。所述确定可以由主机作出，或者由存储器控制器作出。该确定可以基于将被存储的数据的性质(nature)而作出。例如，固件更新是很可能被长期存储的数据的示例(固件更新相比于用户数据更新应该相对较不频繁)。因此，由于更新的固件数据很可能被长期存储，所以其被存储在DR分区中514。不倾向于被长期存储的其它数据被存储在常规的分区中516。
由于较大的存储器单元相比常规的存储器单元具有更大的耐受力，所以所述较大的存储器单元可以被用于更加频繁地写入的数据。因此，通过将损耗集中在对损耗有更高容忍力的存储器单元中，增加了器件的总体寿命预期。
图6示出了确定数据将被存储在包括DR分区的存储器阵列中何处620的过程的流程图。作出数据是否被频繁地写入的确定622。所述确定可以由主机或者由存储器控制器作出，并且基于将被存储的数据的性质作出。例如，目录、文件分配表(FAT)、逻辑到物理的映射以及其它数据管理结构在一些系统中经受频繁的更新。这样的数据管理结构可以被存储在DR分区中624使得由它们的频繁的更新产生的损耗被限制在DR分区中。不被频繁地写入的数据被分配到常规的分区626。以此方式，减少了在常规的存储器单元(其具有更低的耐受力)上的损耗。
数据也可以被识别为很可能基于历史而被频繁地写入(即在过去已经被频繁地写入的数据可能被假设为在未来将被频繁地写入)。例如，如果特定逻辑地址在特定的时期中被更新的次数超过预定的量，则该逻辑地址可能被认为是对应于频繁地更新的数据。然后，该逻辑地址可能会被分配到DR分区。如果被先前识别为频繁地写入并且被分配到DR分区的数据不再被频繁地写入(在预定的时间段中不再更新)，则该数据可能不再被认为是频繁地写入并且可能被重新分配到常规的分区。因此，DR分区存储一些“热门”数据，其中被认为是“热门”的数据可能随时间而不同。
由于存储在DR分区中的数据在给定的时间段中具有较小的被损坏的概率，数据可以基于数据的重要性而被选中以存储在DR分区中。例如，被认为是重要的数据(例如它的丢失可能导致整个存储器器件故障)可以被存储在DR分区中。不被认为是特别重要的数据可以被存储在常规的分区中。可能被认为是特别重要的数据的示例包括：引导页、固件以及文件存储数据。
图7示出了确定数据将被存储在包括DR分区的存储器阵列中何处730的过程的流程图。作出数据是否重要的确定732。所述确定可以由主机或者由存储器控制器作出，并且可以基于将被存储的数据的性质。例如，引导页、文件系统数据和固件可以被认为是重要的。这样的数据可以被存储在DR分区中734，其中这样的数据在给定的时间段中较不可能丢失。不重要的数据被分配到常规的分区736。
尽管用于选择存储数据的位置的上述三个因素(期望的存储时间、写入的频率和重要性)被单独地示出，但用于选择存储数据的位置的方案可以使用它们的组合，并且也可以是使用其它因素。因此，例如，DR分区可以被用于长期存储和用于频繁地写入的数据两者(在两种极端情况下存储数据)。某种内部损耗平衡可以被用于抵消在这样的DR分区中的损耗。在某种程度上，这些因素中的一些可能重叠(例如固件可以被认为是重要的并且也可能被长期存储)。因此，可以基于可用的分区的物理特性(大小、数据保留特性等)以及基于将被存储的数据的性质、基于任何数量的因素来选择方案。
在一些情况中，主机可以知道包括DR分区的不同的分区并且可以确定特定的数据将被存储的位置。例如，主机可以指定特定逻辑地址范围将被分配给DR分区。在其它示例中，存储器系统可以在主机不知道DR分区的情况下操作DR分区。这样的存储器系统可以将主机该数据映射到DR分区或者常规的分区，作为逻辑到物理的映射的一部分，而不需要通知主机数据被区别对待。这样的存储器系统也可以将不是从主机接收的某些其它数据存储在DR分区中(例如由存储器控制器产生的数据)。
DR分区可以在图8中所示的工厂初始化过程850中被配置。在发货给用户前，对所有的存储器系统进行存储器测试和裸芯分拣过程852。关键信息可以在该时间被写入到DR分区854。例如，操作存储器控制器的固件可以被存储在DR分区中。在一些存储器系统中，与器件ID有关的信息在该过程中被写入到存储器器件。在预定的地址或者地址范围处可以预留一个或多个字节以用于这样的信息。关于DR分区的信息、诸如DR分区的大小和位置可以被写入在这样的器件ID字节中。由于器件ID信息的重要性、以及它将被长时间存储(贯穿器件的寿命)，该数据自己可以被存储在DR分区中。在该初始化过程完成后，存储器可以被发货给最终用户。
图8示出了当用户给存储器系统上电时出现的过程856。开始上电例程858并且在初始化时存储在DR分区中的关键信息从DR分区中被读取860。例如，当存储器系统最初接收到高于某最小值的电压，存储器系统可以进行上电读取(POR)以读取关键信息。包括关于DR分区的任何信息的器件ID字节在该时间被读取，使得存储器系统(并且在一些情况中，主机)得知DR分区的位置和特性。一般来说，关键信息不会占据整个DR分区并且一些额外的空间是可用的。该可用的物理空间被识别862使得存储器控制器知道在DR分区中可以存储多少数据，并且可以用合适的方案以确定存储数据的位置。在合适的情况下，关于DR分区中的可用的空间的信息也可以被发送到主机。
图9示出了DR分区和普通分区的物理布置的示例。在该示例中，在普通块970和DR分区块972之间共享位线。普通块被示出为具有字线和选择线，所述字线和选择线具有宽度F(即在普通块中，选择线具有与字线相同的宽度)。DR分区块被示出为具有如下字线和选择线，所述字线和选择线具有大于F的宽度(即在DR分区块中，选择线具有与字线相同的宽度)。在该情况中，选择线在DR分区块中更宽，尽管在其它示例中，选择线对所有的块可以是相同的，因为选择晶体管(其没有浮置栅极)不以与存储器单元相同的方式受益于较大的大小。对比于图4A和4B，这里单独的块仅包含存储器单元的一种大小(常规的或者较大的)。没有具有常规大小的单元和较大的单元两者的块。这避免了在块中具有分区边界，其中一部分的块在一分区中而另一部分的块在不同的分区中。但是，两种布置都是可能的。尽管图9示出了在两个块中的相对较少数量的字线，以及相对较少数量的位线，但应理解的是，实际存储器系统在块中可以具有大量的字线(例如64或者更多)并且可以具有大量的位线。在一些情况中，DR分区块相比于常规的块可以具有更少的字线，使得DR分区块与普通块的大小相同。在其它的情况中，字线的数量对于DR分区块和普通块相同，使得DR分区块比普通块大。由于额外的可用空间(即沿位线方向的字线的增加的间距为连接到字线的行控制电路提供增加的面积)，单独的行控制电路(例如图1的行控制电路3的部分)对于DR分区字线可以较大。在这样的解码电路中的较大的晶体管相比于较小的晶体管可以具有较大的电容并且因此可以更快地充电字线并更快地放电字线。
图10示出了存储器裸芯100中的块的物理布置的示例。在该示例中，两个平面102、104被提供有公共的行解码电路106。每个平面包含许多块。所述块形成两个分区：由来自每个平面的两个块、块0-3(总共四个块)构成的DR分区108，以及由裸芯100的剩余的块构成的普通分区110。可以根据上述方案或其它方案来操作这两个分区，以根据数据的性质将数据分配到分区。可以看到的是，DR分区108形成整个存储器阵列的相对较小的部分，使得由DR分区块(与普通块相比)占据的额外的空间不会极大地增加整个裸芯的大小。例如，通过在DR分区中(与普通块相比)增加字线的宽度达25％，并在存储器裸芯中使用2024块中的10块形成DR分区，裸芯大小的增加为大约额外的0.12％。增加在DR分区中的存储器单元的大小达25％相比于普通分区在DR分区中提供数据保留的大约200％的增加。因此，用于某些数据的这样的可靠的存储的可用性远比大小上的少量增加有价值。
尽管上述示例示出了两种类型的存储器单元以及两个分区，但本发明的多个方面可以应用到三种或更多大小的存储器单元、或应用到三个或更多分区，或应用到两者。例如，三种不同大小的存储器单元可以被用于形成三个不同的分区，其中每个分区具有统一的大小的存储器单元。常规的数据可以被存储在一个分区中(例如具有最小单元的分区)，更加重要或者更加频繁地写入的数据可以被存储在第二分区中(例如具有中型大小的单元的分区)，以及最重要或者最频繁地写入的数据可以被存储在第三分区中(例如具有最大的存储器单元的分区)。在适当的地方也可以使用进一步的分区，使得任何给定大小的存储器单元可以有多个分区(例如具有最小单元的多个分区)。尽管最小的单元可以是具有使用光刻工艺以形成存储器阵列的最小特征大小的单元，但这不一定总是如此。单元大小可以根据需求选择，并且在一些情况中单元可以都大于最小特征大小。
在一些情况中，双图案化工艺或者其它技术可以被用于形成比最小的元件小的元件，所述最小的元件可以通过直接光刻图案化形成。这样的双图案化的示例在美国专利No.7,655,536和7,960,266中描述。本发明的多个方面可以应用到以这样的方式形成的存储器阵列。因此，最小特征大小并不一定是通过直接光刻图案化实现的最小特征大小；它可以使使用一些额外的技术实现的最小特征大小以制造甚至更小的特征。例如，当F是通过直接光刻图案化实现的最小特征大小时，窄的字线可以具有F/2的宽度，而其它字线具有更大的宽度。位线可以通过在这样的示例中的直接图案化形成(即位线宽度＝F)，或者可以以一些其它方式形成。
尽管上述示例称“普通”分区，但这指的是存储器单元的相对大小，并且术语“普通”不意欲将这样的分区限制为任何其它特性。术语DR分区通常指与在普通分区中所用的相比使用较大的存储器单元的分区。但是，DR分区也可以使用额外的技术以改善在DR块中的数据保留。例如，可以替代MLC存储而使用SLC存储，更大限度的冗余可以被用于ECC，可以使用更频繁的数据擦除，并且可以使用不同的读取-验证方案以最小化单元-到-单元耦合的效应或其它效应。因此，DR分区可以被配置为采用另外的技术以相比于普通分区改善数据保留。
结论
尽管参考其示例的实施例描述了本发明的各个方面，应理解的是，本发明有权享受在所附权利要求的完整范围中的保护。此外，尽管本发明教导用于关于特定的现有技术的结构的实现方式的方法，应理解的是，本发明有权享受当用除上述以外的架构实现存储器阵列时的保护。

Claims (18)

1.一种NAND闪速存储器裸芯，包括：
第一多个连续的字线，所述第一多个连续的字线的每一个包括第一多个闪速存储器单元，所述第一多个闪速存储器单元的每一个具有第一电荷存储元件，所述第一电荷存储元件包括第一物理大小的电荷存储元件；以及
第二多个连续的字线，所述第二多个连续的字线的每一个包括第二多个闪速存储器单元，所述第二多个闪速存储器单元的每一个具有第二电荷存储元件，所述第二电荷存储元件包括第二物理大小的电荷存储元件，所述第二物理大小大于所述第一物理大小。
2.如权利要求1所述的NAND闪速存储器裸芯，其中，所述第一电荷存储元件具有沿位线方向的第一尺寸，并且所述第二电荷存储元件具有沿所述位线方向的第二尺寸，所述第二尺寸大于所述第一尺寸。
3.如权利要求2所述的NAND闪速存储器裸芯，其中，所述第一尺寸等于用于形成所述NAND闪速存储器裸芯的图案化工艺的最小特征大小。
4.如权利要求3所述的NAND闪速存储器裸芯，其中，所述第一电荷存储元件和所述第二电荷存储元件具有沿字线方向的第三尺寸。
5.如权利要求4所述的NAND闪速存储器裸芯，其中，所述第一多个闪速存储器单元与所述第二多个闪速存储器单元共享多个位线。
6.如权利要求2所述的NAND闪速存储器裸芯，其中，所述第一多个连续的字线具有等于所述第一尺寸的第一宽度，且所述第二多个连续的字线具有等于所述第二尺寸的第二宽度。
7.一种操作NAND闪速存储器裸芯的方法，包括：
根据至少一个数据属性识别将被存储在NAND闪速存储器阵列中的数据；
将具有第一数据属性的第一数据存储在第一多个连续的字线中，所述第一多个连续的字线的每一个包括第一多个NAND闪速存储器单元，所述第一多个NAND闪速存储器单元的每一个具有第一大小的第一电荷存储元件；以及
将具有第二数据属性的第二数据存储在第二多个连续的字线中，所述第二多个连续的字线的每一个包括第二多个NAND闪速存储器单元，所述第二多个NAND闪速存储器单元的每一个具有第二大小的第二电荷存储元件，所述第二大小大于所述第一大小。
8.如权利要求7所述的方法，其中，所述第一数据属性是所述第一数据不被频繁地重新写入并且所述第二数据属性是所述第二数据被频繁地重新写入。
9.如权利要求8所述的方法，其中，当所述第二数据包括如下数据管理信息时所述第二数据被识别为频繁地写入，所述数据管理信息包含FAT、目录或者逻辑到物理的映射信息。
10.如权利要求7所述的方法，其中，所述第一数据属性是所述第一数据不被希望长时期存储并且所述第二数据属性是所述第二数据被期望长时期存储。
11.如权利要求10所述的方法，其中，当所述第二数据包括引导页、文件系统或者固件数据时所述第二数据被识别为被期望长时期存储。
12.如权利要求7所述的方法，其中，具有所述第一数据属性的所述第一数据被识别为不重要的，并且具有所述第二数据属性的所述第二数据被识别为重要的。
13.一种形成NAND闪速存储器裸芯的方法，包括：
形成第一多个连续的字线，所述第一多个连续的字线的每一个包括第一多个闪速存储器单元，所述第一多个闪速存储器单元的每一个具有第一物理大小的第一电荷存储元件；以及
形成第二多个连续的字线，所述第二多个连续的字线的每一个包括第二多个闪速存储器单元，所述第二多个闪速存储器单元的每一个具有第二物理大小的第二电荷存储元件，所述第二物理大小大于所述第一物理大小。
14.如权利要求13所述的方法，其中，所述第一多个连续的字线和所述第二多个连续的字线利用相同的工艺步骤以及相同的掩模组形成，所述第一多个连续的字线的每一个包括所述第一多个闪速存储器单元，所述第二多个连续的字线的每一个包括所述第二多个闪速存储器单元。
15.如权利要求14所述的方法，其中，所述掩模组中的掩模定义具有第一宽度的所述第一多个连续的字线，并定义具有第二宽度的所述第二多个连续的字线，所述第二宽度大于所述第一宽度。
16.如权利要求15所述的方法，其中，所述第一电荷存储元件和所述第二电荷存储元件形成在自对齐堆叠中的字线之下，并且所述第二多个连续的字线的更大的宽度定义所述第二物理大小的第二电荷存储元件的尺寸，所述尺寸大于所述第一物理大小的第一电荷存储元件的相应的尺寸。
17.如权利要求15所述的方法，其中，所述第一多个连续的字线通过等于所述第一宽度的第一间隔被间隔开，并且所述第二多个连续的字线通过等于所述第二宽度的第二间隔被间隔开。
18.一种配置NAND闪速存储器裸芯和存储器控制器之间的通信信道的方法，包括：
开始上电过程；
从所述NAND闪速存储器裸芯向所述存储器控制器发送单元大小信息，单元大小信息将所述NAND闪速存储器裸芯中的至少一个物理地址识别为对应于第一多个连续的字线，所述第一多个连续的字线具有比第二多个连续的字线更大的电荷存储元件，所述第一多个连续的字线的每一个包括第一多个NAND闪速存储器单元，所述第二多个连续的字线的每一个包括第二多个NAND闪速存储器单元，所述第二多个NAND闪速存储器单元与所述NAND闪速存储器裸芯中的其它物理地址相关联；以及
作为响应，基于数据的至少一个属性选择将被发送到所述至少一个物理地址的数据。
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