TW201426814A - 半導體刻蝕裝置及半導體結構的刻蝕方法 - Google Patents

Abstract

一種半導體刻蝕裝置及半導體結構的刻蝕方法，所述半導體結構的刻蝕方法包括：先利用具有第一偏置功率源的刻蝕工藝對所述待刻蝕材料層進行刻蝕，所述第一偏置功率源產生持續偏置功率，形成第一開口，所述第一開口未暴露出所述刻蝕阻擋層；然後利用具有第二偏置功率源的刻蝕工藝對所述第一開口進行刻蝕，所述第二偏置功率源產生脈衝偏置功率，直到暴露出所述刻蝕阻擋層，形成第二開口。由於先利用持續偏置功率形成偏置電壓進行刻蝕，側壁形貌較佳且對光刻膠層具有較大的刻蝕選擇比，然後在還未暴露出刻蝕阻擋層之前，換成脈衝偏置功率形成偏置電壓進行刻蝕，避免在靠近刻蝕阻擋層的待刻蝕材料層的側壁底部形成切口。

Description

半導體刻蝕裝置及半導體結構的刻蝕方法

本發明涉及半導體技術，特別涉及一種半導體刻蝕裝置及半導體結構的刻蝕方法。

在半導體製造工藝中，通常需要對半導體層進行刻蝕形成深通孔。為了能有效的控制深通孔的深度，需要在形成半導體層之前先形成一層刻蝕阻擋層，利用所述刻蝕阻擋層作為刻蝕終止層，有利於形成精確深度的通孔，其中所述刻蝕阻擋層一般為氧化矽、氮化矽等絕緣材料。由於目前刻蝕的通孔的深寬比已經達到10：1，甚至達到30：1以上，為了保證製造工藝具有經濟可行性，這些工藝必須以較高的刻蝕速率進行，以保證合理的產能，但同時也需要保證通孔側壁具有良好的形貌。

目前，傳統的單一步驟等離子體刻蝕工藝已不能滿足這些工藝要求，因此開發出了多步刻蝕(bosch etch)工藝，交替進行刻蝕/沉積聚合物側牆的步驟，例如在專利號為US4985114A的美國專利文獻公開了一種結合射頻偏置襯底電極使用高密度等離子體源進行多步刻蝕方法。利用六氟化硫(SF₆)作為刻蝕氣體，利用四氯化碳(CCl₄)作為沉積氣體，每隔若干秒兩種氣體交替通入，使得不停地進行刻蝕和在側壁暴露出的側壁上形成聚合物側牆，刻蝕速率較大且深寬比較高。

但發明人發現，請參考圖1，利用所述方法形成的通孔2在與刻蝕阻擋層3相接觸的位置會出現切口1(notching)，所述切口1位於半導體層4和刻蝕阻擋層3之間，會影響刻蝕後的 半導體層4與刻蝕阻擋層3之間的結合力，且後續在所述通孔2內填充其他材料時，可能不能完全將所述切口1填充，會在形成的半導體結構內形成空洞，會影響半導體結構的電學性能。

本發明解決的問題是提供一種半導體刻蝕裝置及半導體結構的刻蝕方法，能有效地消除通孔底部的切口，且形成的通孔的側壁形貌較佳，刻蝕選擇比較高。

為解決上述問題，本發明技術方案提供了一種半導體刻蝕裝置，包括：反應腔，所述反應腔內具有承片台，用於放置待刻蝕基片；供氣源，用於向所述反應腔內通入反應氣體；排氣口，用於將反應腔內多餘的反應氣體和反應殘留物排出反應腔；等離子體射頻功率源，用於將反應腔內的反應氣體等離子體化；與所述承片台相連接的第一偏置功率源和第二偏置功率源，與所述第一偏置功率源和第二偏置功率源相連接的控制單元，通過所述控制單元的控制，使得第一偏置功率源和第二偏置功率源其中一種在待刻蝕基片表面形成偏壓，且所述第一偏置功率源產生持續偏置功率，所述第二偏置功率源產生脈衝偏置功率。

可選的，所述第一偏置功率源的功率範圍為10瓦~150瓦，所述第一偏置功率源的固有頻率為400千赫茲、2兆赫茲、13.56兆赫茲或27兆赫茲。

可選的，所述第二偏置功率源的功率範圍為10瓦~150瓦，所述第二偏置功率源的固有頻率為400千赫茲，所述第二偏置功率源的脈衝頻率為10赫茲~100千赫茲。

可選的，所述第二偏置功率源的脈衝頻率為1000赫茲。

可選的，所述等離子體射頻功率源產生持續射頻功率或脈衝射頻功率，利用所述持續射頻功率或脈衝射頻功率將反應氣體等離子體化。

可選的，所述等離子體射頻功率源為電感耦合射頻功率源或電容耦合射頻功率源。

本發明技術方案還提供了一種半導體結構的刻蝕方法，包括：提供半導體襯底，所述半導體襯底表面具有刻蝕阻擋層，所述刻蝕阻擋層表面具有待刻蝕材料層；在所述待刻蝕材料層表面形成掩膜層；以所述掩膜層為掩膜，利用具有第一偏置功率源的刻蝕工藝對所述待刻蝕材料層進行刻蝕，所述第一偏置功率源產生持續偏置功率，形成第一開口，所述第一開口未暴露出所述刻蝕阻擋層；將第一偏置功率源切換成第二偏置功率源，利用具有第二偏置功率源的刻蝕工藝對所述第一開口進行刻蝕，所述第二偏置功率源產生脈衝偏置功率，直到暴露出所述刻蝕阻擋層，形成第二開口。

可選的，所述具有第一偏置功率源的刻蝕工藝包括刻蝕步驟和聚合物沉積步驟，其中，在刻蝕步驟，通入用於刻蝕的反應氣體，利用所述第一偏置功率源將用於刻蝕的反應氣體的等離子體加速後轟擊待刻蝕材料層，對掩膜層暴露出的待刻蝕材料層進行刻蝕；在聚合物沉積步驟，通入用於沉積聚合物的反應氣體，用於沉積聚合物的反應氣體的等離子體在掩膜層表面、刻蝕形成的開口側壁和底部表面沉積形成聚合物。

可選的，所述第一偏置功率源的功率範圍為10瓦~150瓦，所述第一偏置功率源的固有頻率為400千赫茲、2兆赫茲、13.56兆赫茲或27兆赫茲。

可選的，所述具有第二偏置功率源的刻蝕工藝包括刻蝕步驟和聚合物沉積步驟，其中，在刻蝕步驟，通入用於刻蝕的反應氣體，第二偏置功率源將用於刻蝕的反應氣體的等離子體加速後轟擊待刻蝕材料層，對掩膜層暴露出的待刻蝕材料層進行刻蝕；在聚合物沉積步驟，通入用於沉積聚合物的反應氣體，用於沉積聚合物的反應氣體的等離子體在掩膜層表面、刻蝕形成的 開口側壁和底部表面沉積形成聚合物。

可選的，所述第二偏置功率源的功率範圍為10瓦~150瓦，所述第二偏置功率源的固有頻率為400千赫茲，所述第二偏置功率源的脈衝頻率為10赫茲~100千赫茲。

可選的，所述第二偏置功率源的脈衝頻率為1000赫茲。

可選的，所述第一開口的深度占所述待刻蝕材料層的總厚度的10%~90%。

可選的，所述第二開口為通孔或溝槽。

可選的，所述刻蝕阻擋層的材料為氧化矽、氮化矽或氮氧化矽。

可選的，所述待刻蝕材料層的材料為單晶矽、多晶矽、鍺、碳化矽或鍺矽。

可選的，當所述待刻蝕材料層的材料為單晶矽時，用於刻蝕的反應氣體為SF₆、NF₃其中的一種或兩種，用於沉積聚合物的反應氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂其中的一種或幾種與習知技術相比，本發明具有以下優點：所述半導體刻蝕裝置可以先後輸出兩套不同的偏置功率，使得施加在待刻蝕基片上的偏置電壓可以為持續偏壓或脈衝偏壓。由於利用脈衝偏壓進行多步刻蝕工藝可以避免在待刻蝕材料層底部發生底刻，不會形成切口，而利用持續偏壓進行多步刻蝕工藝形成的側壁形貌較佳，通過合理安排兩種偏置功率的使用順序，可以形成較佳的刻蝕圖形。且所述第一偏置功率源、第二偏置功率源集成在一台半導體刻蝕裝置中，使得對待刻蝕基片進行刻蝕的整個過程中不需要更換機台，節省了工藝成本，避免了系統誤差和可能引發的待刻蝕基片被污染。

進一步的，所述半導體結構的刻蝕方法先利用具有第一偏置功率源的刻蝕工藝對所述待刻蝕材料層進行刻蝕，所述 第一偏置功率源產生持續偏置功率，形成第一開口，所述第一開口未暴露出所述刻蝕阻擋層；然後將所述第一偏置功率源切換成第二偏置功率源，利用具有第二偏置功率源的刻蝕工藝對所述第一開口進行刻蝕，所述第二偏置功率源產生脈衝偏置功率，直到暴露出所述刻蝕阻擋層，形成第二開口。由於先利用持續偏置功率形成偏置電壓進行刻蝕，側壁形貌較佳且對光刻膠層具有較大的刻蝕選擇比，從而只需要形成較薄的光刻膠，有利於提高光刻膠的光刻精度和側壁形貌，且所述第一開口的底部仍為具有導電能力的待刻蝕材料層，不會有正離子聚集，然後在還未暴露出刻蝕阻擋層之前，換成脈衝偏置功率形成偏置電壓進行刻蝕，避免在靠近刻蝕阻擋層的待刻蝕材料層的側壁底部形成切口。

1‧‧‧切口

2‧‧‧通孔

3‧‧‧刻蝕阻擋層

4‧‧‧半導體層

110‧‧‧反應腔

120‧‧‧承片台

125‧‧‧待刻蝕基片

130‧‧‧供氣源

140‧‧‧電感耦合射頻功率源

141‧‧‧第三射頻匹配器

142‧‧‧電感線圈

150‧‧‧第一偏置功率源

160‧‧‧第二偏置功率源

161‧‧‧第二射頻匹配器

170‧‧‧排氣口

175‧‧‧真空泵

180‧‧‧控制單元

200‧‧‧半導體襯底

210‧‧‧刻蝕阻擋層

220‧‧‧待刻蝕材料層

230‧‧‧掩膜層

231‧‧‧第一開口

232‧‧‧第二開口

235‧‧‧開口

圖1是習知刻蝕技術的形成的通孔的剖面結構示意圖；圖2是本發明實施例的半導體刻蝕裝置的結構示意圖；圖3是本發明實施例的半導體結構的刻蝕方法的流程示意圖；圖4至圖7是本發明實施例的半導體結構的刻蝕過程的剖面結構示意圖。

發明人發現，在習知的多步刻蝕工藝中，用於產生偏置電壓的偏置功率源通常產生持續的射頻信號，利用所述持續的射頻信號產生持續偏置功率，使得待刻蝕基片表面具有偏置電壓。當反應氣體的等離子體到達待刻蝕基片的表面時，請參考圖1，由於等離子體中的正離子和電子具有不同的角度分佈(angular distribution)，帶正電的正離子趨向於聚集到待刻蝕結構的底部，而帶負電的電子趨向於聚集到待刻蝕結構的頂部。且由於習知的刻蝕阻擋層多為絕緣材料，當刻蝕到刻蝕阻擋層表面時，所述聚集到暴露出的刻蝕阻擋層表面的正離子不能導走，使得帶正電的 正離子越聚越多，位於刻蝕阻擋層表面的正離子產生的電場會使得後續到達的正離子的軌跡發生偏轉，從而對靠近刻蝕阻擋層表面的半導體層的側壁底部進行刻蝕，形成切口。

為了避免所述靠近刻蝕阻擋層表面的半導體層的側壁底部具有切口，發明人將產生脈衝射頻信號的偏置功率源用於產生脈衝式的偏置電壓，使得當偏置電壓間歇式為零時，位於所述刻蝕阻擋層表面聚集的正離子能夠散開，使得所述刻蝕阻擋層表面聚集的正離子較少，所形成的電場不會使後續到達的正離子的軌跡發生偏轉，從而不會對靠近刻蝕阻擋層表面的半導體層的側壁底部進行刻蝕，不會形成切口。但是與產生持續射頻信號的偏置功率源相比，利用產生脈衝射頻信號的偏置功率源來形成偏置電壓時，刻蝕形成的通孔的側壁形貌較差，不夠光滑，會影響後續在通孔內填充的結構的電學性能。且由於產生脈衝射頻信號的偏置功率源的固有頻率通常為400KHz，而產生脈衝射頻信號的偏置功率源的固有頻率通常為13.56MHz，較小的固有頻率的脈衝信號產生的等離子體的能量較大，使得利用光刻膠層為掩膜時對光刻膠層的刻蝕選擇比較小。為了避免光刻膠層被刻蝕完，需要形成更厚的光刻膠，提高了工藝成本，且較厚的光刻膠層不利於光刻圖形的光刻精度和側壁形貌的控制。

因此，本發明實施例提供了一種半導體刻蝕裝置及半導體結構的刻蝕方法，先利用具有第一偏置功率源的刻蝕工藝對所述待刻蝕材料層進行刻蝕，所述第一偏置功率源產生持續偏置功率，形成第一開口，所述第一開口未暴露出所述刻蝕阻擋層；然後將所述第一偏置功率源切換成第二偏置功率源，利用具有第二偏置功率源的刻蝕工藝對所述第一開口進行刻蝕，所述第二偏置功率源產生脈衝偏置功率，直到暴露出所述刻蝕阻擋層，形成第二開口。由於先利用持續偏置功率形成偏置電壓進行刻蝕，側壁形貌較佳且對光刻膠層具有較大的刻蝕選擇比，從而只需要形 成較薄的光刻膠，有利於提高光刻膠的光刻精度和側壁形貌，且所述第一開口的底部仍為具有導電能力的待刻蝕材料層，不會有正離子聚集，然後在還未暴露出刻蝕阻擋層之前，換成脈衝偏置功率形成偏置電壓進行刻蝕，避免在靠近刻蝕阻擋層的待刻蝕材料層的側壁底部形成切口。

為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施方式做詳細的說明。

在以下描述中闡述了具體細節以便於充分理解本發明。但是本發明能夠以多種不同於在此描述的其它方式來實施，本發明所屬技術領域具有通常知識者可以在不違背本發明內涵的情況下做類似推廣。因此本發明不受下面公開的具體實施的限制。

本發明實施例首先提供了一種半導體刻蝕裝置，請參考圖2，為本發明實施例的半導體刻蝕裝置的結構示意圖，具體包括：反應腔110，所述反應腔110內具有承片台120，用於放置待刻蝕基片125；供氣源130，所述供氣源130與反應腔110的頂部相連接且向所述反應腔110內通入反應氣體，所述反應氣體包括用於刻蝕的反應氣體和用於沉積聚合物的反應氣體；排氣口170，與真空泵175相連接，利用真空泵175將反應腔110內刻蝕形成的反應殘留物和多餘的反應氣體排出反應腔；電感耦合射頻功率源140，通過第三射頻匹配器141與圍繞反應腔110側壁設置的電感線圈142相連接，所述電感耦合射頻功率源140產生的射頻信號通過電感線圈142將反應腔110內的氣體等離子體化；第一偏置功率源150，通過第一射頻匹配器151與承片台120相連接，所述第一偏置功率源150產生持續偏置功率，在所述待刻蝕基片125表面形成偏壓；第二偏置功率源160，通過第二射頻匹配器161與承片台120相連接，所述第二偏置功率源160產生脈衝偏置功率，在所述待刻蝕基片125表面形成偏壓；與所述第一偏置功率源150、第二偏置功率源160相連接的控制單元180，使得 同一時間內第一偏置功率源150和第二偏置功率源160最多只有一個處於開啟狀態。

在本實施例中，所述第一偏置功率源150產生的射頻信號為持續射頻信號，使得第一偏置功率源150打開時，在待刻蝕基片125表面形成持續偏壓。在本實施例中，所述半導體刻蝕裝置用於進行多步刻蝕(bosch etch)工藝。利用所述第一偏置功率源150進行多步刻蝕/聚合物沉積工藝時，通入用於刻蝕的反應氣體，所述半導體刻蝕裝置處於刻蝕步驟，通入用於沉積聚合物的反應氣體，所述半導體刻蝕裝置處於聚合物沉積步驟。其中，所述第一偏置功率源150的功率範圍為10瓦~150瓦。在本實施例中，所述第一偏置功率源150的固有頻率通常為13.56兆赫茲，在其他實施例中，所述第一偏置功率源的固有頻率還可以為400千赫茲、2兆赫茲或27兆赫茲。

在本實施例中，所述第二偏置功率源160的射頻信號為脈衝射頻信號，使得第二偏置功率源160打開時，在待刻蝕基片125表面形成脈衝偏壓。由於本發明實施例的所述半導體刻蝕裝置用於進行多步刻蝕/聚合物沉積工藝，利用所述第二偏置功率源160進行多步刻蝕/聚合物沉積工藝時，通入用於刻蝕的反應氣體，所述半導體刻蝕裝置處於刻蝕步驟，通入用於沉積聚合物的反應氣體，所述半導體刻蝕裝置處於聚合物沉積步驟。所述第二偏置功率源160的功率範圍為10瓦~150瓦，所述第二偏置功率源160的固有頻率為400千赫茲。所述第二偏置功率源160的脈衝頻率為10赫茲~100千赫茲，且可通過調節所述第二偏置功率源160的脈衝頻率和占空比來調節偏置電壓施加的時間，從而調節最終刻蝕阻擋層表面聚集的正離子的數量。

在本實施例中，一個控制單元180與所述第一偏置功率源150、第二偏置功率源160相連接，且所述控制單元180可以控制第一偏置功率源150、第二偏置功率源160的開啟和關 閉，使得同一時間內只有第一偏置功率源150或第二偏置功率源160處於開啟狀態，使得利用所述第一偏置功率源150和第二偏置功率源160其中一種在待刻蝕基片125表面形成偏壓。且通過交替的開啟和關閉第一偏置功率源150或第二偏置功率源160，可以交替地在待刻蝕基片125表面形成持續偏壓或脈衝偏壓。

在其他實施例中，所述半導體刻蝕裝置具有兩個控制單元，分別與第一偏置功率源、第二偏置功率源相連接，通過對刻蝕時間的控制，使得第一偏置功率源處於開啟的時候，第二偏置功率源處於關閉狀態；第二偏置功率源處於開啟的時候，第一偏置功率源處於關閉狀態，從而可以交替地在待刻蝕基片表面形成持續偏壓或脈衝偏壓。

等離子體射頻功率源產生的射頻信號可以為持續射頻信號或脈衝射頻信號，用於將反應腔內的反應氣體等離子體化。

在本實施例中，等離子體射頻功率源為電感耦合射頻功率源140，所述電感耦合射頻功率源140產生的射頻信號通過電感線圈142將反應腔110內的氣體等離子體化。

在其他實施例中，等離子體射頻功率源為電容耦合射頻功率源，所述電感耦合射頻功率源通過第三射頻匹配器與反應腔內的上電極或下電極相連接，所述電容耦合射頻功率源產生的射頻信號通過上下電極形成的電容將反應腔內的氣體等離子體化，其中，所述上電極為反應腔的頂部表面，下電極為承片台。

由於所述半導體刻蝕裝置可以先後輸出兩套不同的偏置功率，使得施加在待刻蝕基片上的偏置電壓可以為持續偏壓或脈衝偏壓。由於利用脈衝偏壓進行多步刻蝕工藝可以避免在待刻蝕材料層底部發生底刻，不會形成切口，而利用持續偏壓進行多步刻蝕工藝形成的側壁形貌較佳，通過合理安排兩種偏置功率的使用順序，可以形成較佳的刻蝕圖形。且所述第一偏置功率源、第二偏置功率源集成在一台半導體刻蝕裝置中，使得對待刻蝕基 片進行刻蝕的整個過程中不需要更換機台，節省了工藝成本，避免了系統誤差和可能引發的待刻蝕基片被污染。

本發明實施例還提供了一種利用所述半導體刻蝕裝置進行刻蝕的半導體結構的刻蝕方法，請參考圖3，為所述半導體結構的刻蝕方法的流程示意圖，具體包括：步驟S101，提供半導體襯底，所述半導體襯底表面具有刻蝕阻擋層，所述刻蝕阻擋層表面具有待刻蝕材料層；步驟S102，在所述待刻蝕材料層表面形成掩膜層；步驟S103，以所述掩膜層為掩膜，利用具有第一偏置功率源的刻蝕工藝對所述待刻蝕材料層進行刻蝕，所述第一偏置功率源產生持續偏置功率，形成第一開口，所述第一開口未暴露出所述刻蝕阻擋層；步驟S104，將所述第一偏置功率源切換成第二偏置功率源，利用具有第二偏置功率源的刻蝕工藝對所述第一開口進行刻蝕，所述第二偏置功率源產生脈衝偏置功率，直到暴露出所述刻蝕阻擋層，形成第二開口。

具體的，請參考圖4，提供半導體襯底200，所述半導體襯底200表面具有刻蝕阻擋層210，所述刻蝕阻擋層210表面具有待刻蝕材料層220。

所述半導體襯底200可以為矽襯底、鍺襯底、鍺矽襯底、砷化鎵襯底、氮化鎵襯底或絕緣體上矽襯底、玻璃襯底其中的一種。在本實施例中，所述半導體襯底200為矽襯底。

所述刻蝕阻擋層210的材料為氧化矽、氮化矽、氮氧化矽等絕緣材料，且所述刻蝕阻擋層210和待刻蝕材料層220之間具有較大的刻蝕選擇比，使得刻蝕待刻蝕材料層220的刻蝕氣體不容易刻蝕所述刻蝕阻擋層210，刻蝕形成的開口停止在所述刻蝕阻擋層210表面。所述刻蝕阻擋層210可以為單層結構或多層堆疊結構。

所述待刻蝕材料層220的材料為單晶矽、多晶矽、鍺、碳化矽、鍺矽等半導體材料，在本實施例中，所述待刻蝕材料層220的材料為單晶矽。

請參考圖5，在所述待刻蝕材料層220表面形成掩膜層230，所述掩膜層230具有開口235，所述開口235的位置對應于後續形成的溝槽。其中，所述半導體襯底200、刻蝕阻擋層210、待刻蝕材料層220和掩膜層230共同構成了圖2中的待刻蝕基片125。

所述掩膜層230可以為光刻膠層，也可以為硬掩膜層，例如氧化矽層、氮化矽層等，還可以包括位於待刻蝕材料層表面的硬掩膜層和位於硬掩膜層表面的光刻膠層。在本實施例中，所述掩膜層230為圖形化的光刻膠層。

請參考圖6和圖2，以所述掩膜層230為掩膜，利用具有第一偏置功率源的刻蝕工藝對所述待刻蝕材料層220進行刻蝕，所述第一偏置功率源產生持續偏置功率，形成第一開口231，所述第一開口231未暴露出所述刻蝕阻擋層210表面。

所述具有第一偏置功率源的刻蝕工藝包括刻蝕步驟和聚合物沉積步驟，其中，在刻蝕步驟中，通入用於刻蝕的反應氣體，所述反應氣體被等離子體化後，利用所述第一偏置功率源150形成的持續偏壓將反應氣體的等離子體加速後，對掩膜層230暴露出的待刻蝕材料層220進行刻蝕；在聚合物沉積步驟，通入用於沉積聚合物的反應氣體，所述反應氣體被等離子體化後，所述反應氣體的等離子體在掩膜層230表面、刻蝕形成的第一開口231側壁和底部表面沉積形成聚合物(未圖示)。所述刻蝕步驟和聚合物沉積步驟交替進行，從而刻蝕形成第一開口。

在本實施例中，所述第一偏置功率源150的功率範圍為10瓦~150瓦，所述第一偏置功率源150的固有頻率為13.56兆赫茲。所述用於刻蝕的反應氣體和用於聚合物沉積的反應氣體 不同，在本實施例中，由於待刻蝕的材料為單晶矽，用於刻蝕的反應氣體為SF₆、NF₃其中的一種或兩種，用於聚合物沉積的反應氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂其中的一種或幾種。

在本實施例中，形成所述第一開口時，所述第一偏置功率源150一直處於打開狀態，所述第一偏置功率源150使得待刻蝕材料層220表面產生持續偏壓。在其他實施例中，也可以在刻蝕步驟的第一偏置功率源的功率較大，在聚合物沉積步驟的第一偏置功率源的功率較小，或者也可以在刻蝕步驟的第一偏置功率源處於開啟狀態，在聚合物沉積步驟第一偏置功率源處於關閉狀態，避免過大的偏置電壓對聚合物沉積速率產生影響。

雖然所述第一偏置功率源150打開時會在待刻蝕基片(即為本實施例的半導體襯底)表面形成持續偏壓，帶正電的正離子趨向於聚集到第一開口的底部，而帶負電的電子趨向於聚集到第一開口的頂部，但由於所述第一開口的底部仍為半導體材料，使得所述正離子的電荷通過半導體材料流走，不會發生正離子聚集，所述第一開口的底部不會形成使得後續到達的正離子的運動軌跡發生偏轉的電場，不會對第一開口的側壁進行過刻蝕。且由於所述第一偏置功率源150輸出持續偏置功率，使得第一開口的側壁形貌較佳，不會對光刻膠層進行過度刻蝕，從而不需要形成厚度較大的光刻膠層，降低了工藝成本，有利於提高光刻圖形的光刻精度和側壁形貌的控制。

在本實施例中，所述第一開口231的深度為待刻蝕材料層220總厚度的10%~90%，例如50%、60%、70%、80%、90%等。在其他實施例中，所述第一開口的深度占待刻蝕材料層總厚度的比例也可以大於90%或小於10%。

請參考圖7和圖2，將第一偏置功率源150切換成第二偏置功率源160，利用具有第二偏置功率源的刻蝕工藝對所述第一開口231(請參考圖6)進行刻蝕，所述第二偏置功率源產生脈 衝偏置功率，直到暴露出所述刻蝕阻擋層210，形成第二開口232。所述第二開口232為通孔或溝槽。

通過對刻蝕時間的控制，當第一開口的深度到了特定深度時，在本實施例中，當所述第一開口231的深度為待刻蝕材料層220總厚度的90%時，控制單元180將第一偏置功率源150關閉，將第二偏置功率源160打開，利用第二偏置功率源160產生脈衝射頻信號，在待刻蝕基片(即本實施例的半導體襯底)表面形成脈衝偏壓。

所述具有第二偏置功率源160的刻蝕工藝包括刻蝕步驟和聚合物沉積步驟，其中，在刻蝕步驟中，通入用於刻蝕的反應氣體，所述反應氣體被等離子體化後，利用所述第二偏置功率源160形成的脈衝偏壓將反應氣體的等離子體加速後，對掩膜層230暴露出的待刻蝕材料層220進行刻蝕；在聚合物沉積步驟，通入用於沉積聚合物的反應氣體，所述反應氣體被等離子體化後，所述反應氣體的等離子體在掩膜層230表面、刻蝕形成的第一開口231側壁和底部表面沉積形成聚合物(未圖示)。所述刻蝕步驟和聚合物沉積步驟交替進行，直到暴露出刻蝕阻擋層，從而刻蝕形成第二開口232。

在本實施例中，所述第二偏置功率源160的功率範圍為10瓦~150瓦，所述第二偏置功率源160的固有頻率為400千赫茲，所述第二偏置功率源160的脈衝頻率為1000赫茲。在其他實施例中，所述第二偏置功率源的脈衝頻率也可以為其他頻率。所述刻蝕步驟的反應氣體和聚合物沉積步驟的反應氣體不同，在本實施例中，由於待刻蝕的材料為單晶矽，刻蝕步驟的的反應氣體為SF₆、NF₃其中的一種或兩種，聚合物沉積步驟的反應氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂其中的一種或幾種。

在本實施例中，形成第一開口後，形成第二開口之前，所述第二偏置功率源160一直處於打開狀態，所述第二偏置 功率源160使得待刻蝕材料層220表面產生脈衝偏壓。在其他實施例中，也可以在刻蝕步驟的第二偏置功率源的功率較大，在聚合物沉積步驟的第二偏置功率源的功率較小，或者也可以在刻蝕步驟的第二偏置功率源處於開啟狀態，在聚合物沉積步驟第二偏置功率源處於關閉狀態，避免過大的偏置電壓對聚合物沉積速率產生影響。

由於所述一次刻蝕步驟和一次聚合物沉積步驟的持續時間為0.5~5秒，而所述第二偏置功率源的脈衝頻率遠小於刻蝕步驟、聚合物沉積步驟轉換的頻率，一個刻蝕步驟中有許多個脈衝偏壓週期，當脈衝偏壓不為零時，帶正電的正離子趨向於聚集到第二開口的底部，當脈衝偏壓為零時，在第二開口的底部的帶正電的正離子會散開，使得所述第二開口的底部的正離子不會越聚越多，在刻蝕步驟中，到達第二開口的底部的正離子的軌跡不會發生偏轉，不會發生底刻，形成切口。且利用具有第二偏置功率源的刻蝕工藝只對下半部分的待刻蝕材料層進行刻蝕，有利於控制第二開口側壁的形貌，且避免對掩膜層進行過度刻蝕，不需要形成較厚的掩膜層。

本發明雖然已以較佳實施例公開如上，但其並不是用來限定本發明，任何本發明所屬技術領域具有通常知識者在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案的保護範圍。

Claims (17)

1. 一種半導體刻蝕裝置，包括：反應腔，所述反應腔內具有承片台，用於放置待刻蝕基片；供氣源，用於向所述反應腔內通入反應氣體；排氣口，用於將所述反應腔內多餘的反應氣體和反應殘留物排出所述反應腔；等離子體射頻功率源，用於將所述反應腔內的反應氣體等離子體化；與所述承片台相連接的第一偏置功率源和第二偏置功率源，與所述第一偏置功率源和第二偏置功率源相連接的控制單元，通過所述控制單元的控制，使得所述第一偏置功率源和第二偏置功率源其中一種在所述待刻蝕基片表面形成偏壓，且所述第一偏置功率源產生持續偏置功率，所述第二偏置功率源產生脈衝偏置功率。
2. 如請求項1所述的半導體刻蝕裝置，其中所述第一偏置功率源的功率範圍為10瓦~150瓦，所述第一偏置功率源的固有頻率為400千赫茲、2兆赫茲、13.56兆赫茲或27兆赫茲。
3. 如請求項1所述的半導體刻蝕裝置，其中所述第二偏置功率源的功率範圍為10瓦~150瓦，所述第二偏置功率源的固有頻率為400千赫茲，所述第二偏置功率源的脈衝頻率為10赫茲~100千赫茲。
4. 如請求項3所述的半導體刻蝕裝置，其中所述第二偏置功率源的脈衝頻率為1000赫茲。
5. 如請求項1所述的半導體刻蝕裝置，其中所述等離子體射頻功率源產生持續射頻功率或脈衝射頻功率，利用所述持續射頻功率或脈衝射頻功率將反應氣體等離子體化。
6. 如請求項1所述的半導體刻蝕裝置，其中所述等離子體射頻功率源為電感耦合射頻功率源或電容耦合射頻功率源。
7. 一種半導體結構的刻蝕方法，包括：提供半導體襯底，所述半導體襯底表面具有刻蝕阻擋層，所述刻蝕阻擋層表面具有待刻蝕材料層；在所述待刻蝕材料層表面形成掩膜層；以所述掩膜層為掩膜，利用具有第一偏置功率源的刻蝕工藝對所述待刻蝕材料層進行刻蝕，所述第一偏置功率源產生持續偏置功率，形成第一開口，所述第一開口未暴露出所述刻蝕阻擋層；將所述第一偏置功率源切換成第二偏置功率源，利用具有第二偏置功率源的刻蝕工藝對所述第一開口進行刻蝕，所述第二偏置功率源產生脈衝偏置功率，直到暴露出所述刻蝕阻擋層，形成第二開口。
8. 如請求項7所述的半導體結構的刻蝕方法，其中所述具有第一偏置功率源的刻蝕工藝包括刻蝕步驟和聚合物沉積步驟，其中，在刻蝕步驟，通入用於刻蝕的反應氣體，利用所述第一偏置功率源將用於刻蝕的反應氣體的等離子體加速後轟擊所述待刻蝕材料層，對所述掩膜層暴露出的待刻蝕材料層進行刻蝕；在聚合物沉積步驟，通入用於沉積聚合物的反應氣體，用於沉積聚合物的反應氣體的等離子體在所述掩膜層表面、刻蝕形成的開口側壁和底部表面沉積形成聚合物。
9. 如請求項7所述的半導體結構的刻蝕方法，其中所述第一偏置功率源的功率範圍為10瓦~150瓦，所述第一偏置功率源的固有頻率為400千赫茲、2兆赫茲、13.56兆赫茲或27兆赫茲。
10. 如請求項7所述的半導體結構的刻蝕方法，其中所述具有第二偏置功率源的刻蝕工藝包括刻蝕步驟和聚合物沉積步驟，其中，在刻蝕步驟，通入用於刻蝕的反應氣體，第二偏置功率源將用於刻蝕的反應氣體的等離子體加速後轟擊所述待刻蝕材料層，對所述掩膜層暴露出的待刻蝕材料層進行刻蝕；在聚合物沉積步驟，通入用於沉積聚合物的反應氣體，用於沉積聚合物的反 應氣體的等離子體在所述掩膜層表面、刻蝕形成的開口側壁和底部表面沉積形成聚合物。
11. 如請求項7所述的半導體結構的刻蝕方法，其中所述第二偏置功率源的功率範圍為10瓦~150瓦，所述第二偏置功率源的固有頻率為400千赫茲，所述第二偏置功率源的脈衝頻率為10赫茲~100千赫茲。
12. 如請求項11所述的半導體結構的刻蝕方法，其中所述第二偏置功率源的脈衝頻率為1000赫茲。
13. 如請求項7所述的半導體結構的刻蝕方法，其中所述第一開口的深度占所述待刻蝕材料層的總厚度的10%~90%。
14. 如請求項7所述的半導體結構的刻蝕方法，其中所述第二開口為通孔或溝槽。
15. 如請求項7所述的半導體結構的刻蝕方法，其中所述刻蝕阻擋層的材料為氧化矽、氮化矽或氮氧化矽。
16. 如請求項7所述的半導體結構的刻蝕方法，其中所述待刻蝕材料層的材料為單晶矽、多晶矽、鍺、碳化矽或鍺矽。
17. 如請求項8或10所述的半導體結構的刻蝕方法，其中當所述待刻蝕材料層的材料為單晶矽時，用於刻蝕的反應氣體為SF₆、NF₃其中的一種或兩種，用於沉積聚合物的反應氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂其中的一種或幾種。