TW201419800A - 等化器陣列 - Google Patents

Abstract

一種等化器陣列，包括一電路板、設置於該電路板上的至少一第一等化器及一第二等化器，其中每一等化器的兩接入端相互平行且第一等化器的接入端與第二等化器的接入端相垂直。

Description

等化器陣列

本發明涉及一種等化器陣列。

高頻訊號如數位訊號在傳輸過程中容易發生高頻衰減，導致數位訊號傳輸錯誤率上升，故，在傳輸數位訊號前常需通過等化器對數位訊號進行高頻補償，然，習知之等化器通常僅能對數位訊號進行一級高頻補償，並不能根據實際需要進行多級高頻補償，對於數位訊號的高頻補償效果較為有限。

鑒於以上內容，有必要提供一種補償效果較佳的等化器陣列。

一種等化器陣列，包括一電路板、設置於該電路板上的至少一第一等化器及至少一第二等化器，該電路板為一多層板，每一等化器包括第一及第二接入端、第一及第二訊號貫孔、第一及第二電阻、第一及第二輸出端以及一第一對微帶線，該第一及第二訊號貫孔均貫穿該多層電路板，且該第一訊號貫孔與頂層、中間層以及底層分別通過第一至第三焊盤電性連接，第二訊號貫孔與頂層、中間層及底層分別通過第四至第六焊盤電性連接，該第一接入端連接至第一焊盤，該第二接入端連接至第四焊盤，該第一輸出端連接至第二焊盤，該第二輸出端連接至第五焊盤；該第一電阻的兩端分別連接於第三及第六焊盤，一第七焊盤及一第八焊盤位於底層上且設置於第三及第六焊盤的同一側，第七焊盤與第三焊盤之間的連線平行於第八焊盤與第六焊盤之間的連線，該第二電阻的兩端分別連接於第七及第八焊盤；該兩微帶線的一端通過第一電阻相互連接，該兩微帶線的另一端通過第二電阻相互連接，該第一及第二電阻均設置於電路板的底層上；其中每一等化器的第一接入端與第二接入端相互平行且第一等化器的第一接入端與第二等化器的第一接入端相垂直；每一等化器的第一輸出端與第二輸出端相互平行且第一等化器的第一輸出端與第二等化器的第一輸出端相垂直。

該等化器陣列中每一等化器可對高頻訊號進行多級補償，補償效果較佳，可以有效地降低傳輸訊號的錯誤率，且上述等化器陣列中兩等化器垂直設置可有效的降低訊號干擾。另，如此的設置可使得等化器陣列任意沿平面方向擴張佈線數量，具有較大的可擴展性。

請參考圖1，本發明等化器陣列的第一較佳實施方式包括一多層電路板、設置於該多層電路板上的四個等化器30、40、50、60以及五個接地貫孔70、80、90、100、110。該多層電路板10接入待均衡的訊號，然後通過該等化器30、40、50、60對該接入的訊號進行均衡處理，實現對該訊號的多級高頻補償。

四個等化器30、40、50、60的結構相同，本實施方式中以等化器30為例進行說明。請參考圖2及圖3，該等化器30包括第一接入端31、第二接入端310、一第一訊號貫孔32、一第二訊號貫孔33、電阻R1、電阻R2、第一輸出端35、第二輸出端350以及兩根微帶線36。於本發明實施方式中，以一八層電路板10為例進行說明（圖2中僅示出三層）。

該第一訊號貫孔32及第二訊號貫孔33貫穿該八層電路板10設置，且該第一訊號貫孔32與頂層11、第三層13以及底層18分別通過焊盤21、23及25電性連接。第二訊號貫孔33與頂層11、第三層13以及底層18分別通過焊盤22、24及26電性連接。本實施方式中，該第一訊號貫孔32及第二訊號貫孔33均成圓柱體狀。

該第一接入端31及第二接入端310分別連接至焊盤21及22。於本實施方式中，該第一接入端31及第二接入端310為對應該第一訊號貫孔32及第二訊號貫孔33的兩個矩形片體狀，該兩個矩形片體狀均設置於頂層11。該第一接入端31及第二接入端310用於將電路板10的頂層11上接入的待等化的訊號接入至該等化器30進行均衡處理。

該第一輸出端35及第二輸出端350分別連接至焊盤23及24。於本實施方式中，該第一輸出端35及第二輸出端350為對應該第一訊號貫孔32及第二訊號貫孔33的兩個矩形片體，該兩個矩形片體均設置於第三層13的表面上。該第一輸出端35及第二輸出端350用以將由電路板10的頂層11上接入的且經過等化器30等化處理後的訊號輸出至後端電子元件。本實施方式中，該第一輸出端35與第一接入端31位於同一直線上，該第二輸出端350與第二接入端310位於同一直線上。

該焊盤25及26上還分別電性連接電阻R1的兩端，該焊盤27及28位於焊盤25及26的同一側，且焊盤25與27之間的連線平行於焊盤26與28之間的連線。該焊盤27及28上分別電性連接電阻R2的兩端。

該一對微帶線36中的兩根微帶線分別連接至第一訊號貫孔32與底層18電連接處的焊盤25及第二訊號貫孔33與底層18電連接處的焊盤26。該兩微帶線的一端通過電阻R1相連，該兩微帶線的另一端通過電阻R2相連。該電阻R1及R2均設置於底層18上。

由第一接入端31及第二接入端310接入的第一訊號經過第一訊號貫孔32及第二訊號貫孔33時，部分第一訊號直接從第一輸出端35及第二輸出端350輸出；部分第一訊號經第一訊號貫孔32及第二訊號貫孔33被傳送至電阻R1，然後電阻R1反射回的部分第一訊號將沿原路徑返回至第一輸出端35及第二輸出端350，與第一接入端31及第二接入端310接入的完整的第一訊號疊加形成一第二訊號，再由第一輸出端35及第二輸出端350輸出，實現對該第一訊號的一級補償。待接入的第一訊號經過第一訊號貫孔32、第二訊號貫孔33、電阻R1以及微帶線36傳送至電阻R2時，訊號將被電阻R2沿原路徑反射，其中部分訊號將多次反射於電阻R2與電阻R1之間，部分訊號則經過電阻R1與被電阻R1反射回去的訊號一起經過第一訊號貫孔32及第二訊號貫孔33傳送至第一輸出端35及第二輸出端350，並與接入的完整的第一訊號疊加形成一第三訊號，再由第一輸出端35及第二輸出端350輸出，實現對該第一訊號的二級補償。其中，通過搭配電阻R1及R2的不同電阻值和微帶線36的長度，可產生不同程度之等化效應。

請繼續參考圖4，該等化器30與40平行設置，且該兩等化器30及40的所有訊號貫孔位於一條直線上。等化器30中的訊號走向與等化器40中的訊號走向相反。具體而言，第一路訊號自印刷電路板的頂層11的左下方處，即該等化器30的第一接入端31及第二接入端310進入等化器30，經過等化器30處理之後，該第一路訊號自印刷電路板的第三層13的右下方處，即該等化器30的第一輸出端35及第二輸出端350輸出。第二路訊號自印刷電路板的頂層11的右上方處，即該等化器40的第一接入端及第二接入端進入等化器40，經過等化器40處理之後，該第二路訊號自印刷電路板的第三層13的左上方處，即該等化器40的第一輸出端及第二輸出端輸出。該等化器40的兩個電阻同樣被設置於底層18上，且通過微帶線相連。

請繼續參考圖5，該等化器50與60平行設置，且該等化器50及60的訊號貫孔位於同一直線上，兩者的訊號走向相反。該等化器30與50相垂直。具體而言，第三路訊號自印刷電路板的頂層11的左上方處，即該等化器50的第一及第二接入端進入等化器50，經過等化器50處理之後，該第三路訊號自印刷電路板的第三層13的右下方處，即該等化器50的第一及第二輸出端輸出。第四路訊號自印刷電路板的頂層11的右下方處，即該等化器60的第一及第二接入端進入等化器60，經過等化器60處理之後，該第四路訊號自印刷電路板的第三層13的左上方處，即該等化器60的第一及第二輸出端輸出。該等化器50及60所包括的四個電阻同樣被設置於底層18上，且每一等化器的兩電阻之間通過微帶線相連。

請返回參考圖1，該五個接地貫孔70、80、90、100、110分別臨近四個等化器30、40、50、60設置，且每一接地貫孔均電性連接電路板10的所有地平面，以為各訊號貫孔提供完整的電流回流路徑。具體而言，接地貫孔70、80及90與等化器30及40的訊號貫孔位於同一直線上，接地貫孔100、70及110與等化器50及60的訊號貫孔位於同一直線上。接地貫孔70設置於四個等化器30、40、50、60的中間位置處，接地貫孔90設置於等化器30的未與等化器40相鄰的一側處，接地貫孔80設置於等化器40未與等化器30相鄰的一側處，接地貫孔100設置於等化器50未與等化器60相鄰的一側處，接地貫孔110設置於等化器60未與等化器50相鄰的一側處。

本發明等化器陣列中的每一等化器可依次實現對高頻訊號的多級補償，補償效果較佳，可以有效降低傳輸訊號的錯誤率。且，上述等化器陣列中等化器30與40平行設置、等化器50與60平行設置，且等化器30與50垂直設置，可有效的降低訊號干擾。另外，如此的設置可使得等化器陣列任意沿平面方向擴張佈線數量，具有較大的可擴展性。

請參考圖6，本發明等化器陣列的第二較佳實施方式包括八個等化器，即該等化器陣列中的八個等化器呈四行四列垂直排列，且接地貫孔的數量相應的增加為九個，當然，其他實施方式中，該等化器陣列還可以包括更多的等化器或者較少的等化器，比如十六個或者兩個。當等化器陣列只包括兩個等化器時，該兩個等化器垂直佈置即可，即相當於第一較佳實施方式中的等化器30與50或者30與60。

綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施例，舉凡熟悉本案技藝之人士，在爰依本發明精神所作之等效修飾或變化，皆應涵蓋於以下之申請專利範圍內。

30、40、50、60．．．等化器

10．．．電路板

11．．．頂層

13．．．第三層

18．．．底層

31．．．接入端

32．．．第一訊號貫孔

33．．．第二訊號貫孔

R1、R2．．．電阻

35．．．輸出端

36．．．微帶線

21-28．．．焊盤

70、80、90、100、110．．．接地貫孔

圖1是本發明等化器陣列的第一較佳實施方式的結構圖。

圖2是圖1中一個等化器與電路板的結構圖。

圖3是圖2中等化器的立體圖。

圖4是圖1中等化器陣列中第一方向上兩等化器的結構圖。

圖5是圖1中等化器陣列中第二方向上兩等化器的結構圖。

圖6是本發明等化器陣列的第二較佳實施方式的結構圖。

30、40、50、60．．．等化器

70、80、90、100、110．．．接地貫孔

Claims (12)

1. 一種等化器陣列，包括一電路板、設置於該電路板上的至少一第一等化器及至少一第二等化器，該電路板為一多層板，每一等化器包括第一及第二接入端、第一及第二訊號貫孔、第一及第二電阻、第一及第二輸出端以及一第一對微帶線，該第一及第二訊號貫孔均貫穿該多層電路板，且該第一訊號貫孔與頂層、中間層以及底層分別通過第一至第三焊盤電性連接，第二訊號貫孔與頂層、中間層及底層分別通過第四至第六焊盤電性連接，該第一接入端連接至第一焊盤，該第二接入端連接至第四焊盤，該第一輸出端連接至第二焊盤，該第二輸出端連接至第五焊盤；該第一電阻的兩端分別連接於第三及第六焊盤，一第七焊盤及一第八焊盤位於底層上且設置於第三及第六焊盤的同一側，第七焊盤與第三焊盤之間的連線平行於第八焊盤與第六焊盤之間的連線，該第二電阻的兩端分別連接於第七及第八焊盤；該兩微帶線的一端通過第一電阻相互連接，該兩微帶線的另一端通過第二電阻相互連接，該第一及第二電阻均設置於電路板的底層上；其中每一等化器的第一接入端與第二接入端相互平行且第一等化器的第一接入端與第二等化器的第一接入端相垂直；每一等化器的第一輸出端與第二輸出端相互平行且第一等化器的第一輸出端與第二等化器的第一輸出端相垂直。
2. 如申請專利範圍第1項所述之等化器陣列，還包括至少一第一接地貫孔、一第二接地貫孔及一第三接地貫孔，該第一接地貫孔設置於第一等化器與第二等化器之間，第二接地貫孔設置於第一等化器未與第二等化器相鄰的一側，第三接地貫孔設置於第二等化器未與第一等化器相鄰的一側；該第一至第三接地貫孔均電性連接電路板的所有地平面。
3. 如申請專利範圍第2項所述之等化器陣列，其中該第一至第三接地貫孔以及該第一及第二等化器的第一及第二訊號貫孔位於同一直線上。
4. 如申請專利範圍第1項所述之等化器陣列，其中該第一等化器的第一接入端與第一輸出端位於同一直線上，第一等化器的第二接入端與第二輸出端位於同一直線上，該第二等化器的第一接入端與第一輸出端位於同一直線上，第二等化器的第二接入端與第二輸出端位於同一直線上。
5. 如申請專利範圍第1項所述之等化器陣列，其中該第一及第二等化器的第一及第二接入端均為矩形導電片。
6. 如申請專利範圍第1項所述之等化器陣列，其中該第一及第二等化器的第一及第二接入端均設置於該多層電路板的頂層。
7. 如申請專利範圍第1項所述之等化器陣列，其中該第一及第二等化器的第一及第二輸出端均為矩形導電片。
8. 如申請專利範圍第1項所述之等化器陣列，其中該第一及第二輸出端設置於該多層電路板的一中間層上。
9. 如申請專利範圍第1項所述之等化器陣列，還包括第三等化器及第四等化器，該第三及第四等化器的結構與第一等化器的結構相同，該第三等化器的第一及第二接入端與第一等化器的第一及第二接入端相互平行，該第四等化器的接入端與第二等化器的接入端相互平行；該第一等化器中訊號的走向與第三等化器中訊號的走向相反，該第二等化器中訊號的走向與第四等化器中訊號的走向相反。
10. 如申請專利範圍第9項所述之等化器陣列，其中該第三等化器的第一接入端與第一輸出端位於同一直線上，第三等化器的第二接入端與第二輸出端位於同一直線上，第四等化器的第一接入端與第一輸出端位於同一直線上，第四等化器的第二接入端與第二輸出端位於同一直線上。
11. 如申請專利範圍第9項所述之等化器陣列，還包括第一至第五接地貫孔，該第一接地貫孔設置於第一至第四等化器之間，第二接地貫孔設置於第一等化器未與第二等化器相鄰的一側，第三接地貫孔設置於第二等化器未與第一等化器相鄰的一側，第四接地貫孔設置於第三等化器未與第四等化器相鄰的一側，第五接地貫孔設置於第四等化器未與第三等化器相鄰的一側；該第一至第五接地貫孔均電性連接電路板的所有地平面。
12. 如申請專利範圍第11項所述之等化器陣列，其中該第一至第三接地貫孔與該第一及第二等化器的第一及第二訊號貫孔位於同一直線上，該第二、第四及第五接地貫孔與第三及第四等化器的第一及第二訊號貫孔位於同一直線上。