TW201416859A - 回應於資料之存取以執行記憶體裝置更新之技術 - Google Patents
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- 230000004044 response Effects 0.000 title claims abstract description 15
- 230000015654 memory Effects 0.000 claims description 105
- 238000000034 method Methods 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 11
- 238000005070 sampling Methods 0.000 claims description 9
- 210000004027 cell Anatomy 0.000 description 61
- 230000000737 periodic effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 210000001082 somatic cell Anatomy 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40618—Refresh operations over multiple banks or interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4065—Low level details of refresh operations
Landscapes
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Abstract
一記憶體裝置中的資料之存取被取樣。回應於該被取樣的資料之存取，該記憶體裝置中之一更新操作被執行。
Description
本發明係有關回應於資料之存取以執行記憶體裝置更新之技術。
一記憶體裝置包含用以儲存資料數值之記憶體胞元。記憶體裝置之一範例型式是一動態隨機存取記憶體(DRAM)裝置。由於記憶體製造技術已提升，記憶體胞元之特性尺度被減少以增加一記憶體裝置中之記憶體胞元的密度。增加記憶體胞元密度提供記憶體裝置中之增加儲存容量。
依據本發明之一實施例，係特地提出一種方法，其包括下列步驟：利用一處理電路，對於在一記憶體裝置中之記憶體位置的資料之存取進行取樣；以及利用該處理電路，產生一更新命令，以執行於該記憶體裝置中之一更新操作，其中產生該更新命令是回應於該被取樣的資料之存取的至少一者。
102‧‧‧記憶體裝置
104‧‧‧處理電路
106‧‧‧記憶體胞元
107‧‧‧資料存取邏輯
108‧‧‧存取命令
109‧‧‧資料存取
110‧‧‧要求裝置
112‧‧‧更新控制邏輯
114‧‧‧更新命令
202‧‧‧記憶庫
204‧‧‧資料存取控制器
206‧‧‧存取信號
208‧‧‧更新控制器
210‧‧‧更新控制信號
302,304‧‧‧更新控制處理步驟
404‧‧‧資料存取取樣器
405‧‧‧觸發指示
406‧‧‧計數器
408‧‧‧更新命令產生器
一些實施例係有關於下面圖形被說明：圖1是依據一些實作例之包含一記憶體裝置以及一處理電路的配置範例之方塊圖；圖2是依據一些實作例之記憶體裝置範例的方塊圖；圖3是依據一些實作例之更新控制處理程序的流程圖；以及圖4是依據一些實作例之更新控制邏輯的方塊圖。
當記憶體裝置之記憶體胞元由於減少特性尺度而成為較密集時，該等記憶體胞元可能對於可能毀損被儲存在該等記憶體胞元中之資料的各種雜訊來源變得更敏感。雜訊來源之一型式包含由於資料存取操作所導致之干擾，其中在一群記憶體胞元上被執行的資料存取操作可能導致至少另一群記憶體胞元之干擾。
於一些範例中，一記憶體裝置可以是一動態隨機存取記憶體(DRAM)裝置，其具有儲存電容器以及存取電晶體所形成的記憶體胞元，該等存取電晶體可被致動或不被引動以控制分別的儲存電容器之存取。一儲存電容器儲存對應至一分別的資料數值(例如“0”或“1”)之一電壓。雖然接著之討論中參考至DRAM裝置，但應注意到，依據一些實作例之技術或機構也可被應用至具有其他型式的儲存元件(不同於儲存電容器)之其他型式的記憶體裝置。
於一DRAM裝置中，一資料存取操作可致動一群
(例如，列或行)的記憶體胞元，自該群記憶體胞元抽取內容，並且將內容重新儲存回至該群記憶體胞元。該群記憶體胞元中之致動以及重新儲存內容的處理程序可能導致一鄰近群記憶體胞元之干擾。
例如，在一群記憶體胞元上被執行之資料存取操作可能干擾一鄰近群(或鄰近的多個群)之記憶體胞元。對於所給予的一群記憶體胞元，對鄰近群記憶體胞元之重複的資料存取操作可能導致該所給予的記憶體胞元群之重複的干擾。此等重複的干擾可能導致被儲存在該所給予的記憶體胞元群之至少一者中之一資料數值改變，而導致資料毀損。例如，如果該記憶體胞元儲存對應至一“0”或“1”資料數值的一電壓，則該等重複的干擾可能足以導致利用該電壓被表示之資料數值自一“0”改變至一“1”，或反之亦然。
於一些範例中，一“群”記憶體胞元可能指示任何記憶體胞元之集合。其一般概念是一群記憶體胞元可能由於在至少一個鄰近群記憶體胞元上執行的資料存取操作而被干擾。一“資料存取操作”或“一資料之存取”係指示於其中記憶體胞元之資料被存取的一操作，或者一讀取操作及/或一寫入操作之部份。
圖1是包含一記憶體裝置102以及一處理電路104之配置範例的方塊圖。圖1之配置可以是一系統之部件，例如，一電腦、一平板電腦、一智慧型手機、一遊戲構件、以及其它者。記憶體裝置102包含記憶體胞元106，其可儲存分別的資料數值。記憶體胞元106中之資料是回應於來自
一處理電路104之命令而可存取。於一些範例中，該處理電路104可以是一記憶體控制器之部件。
如於圖1中之展示，該處理電路104包含資料存取邏輯107，其可發出一存取命令108至該記憶體裝置102以存取該記憶體裝置102中之記憶體位置。該存取命令108可回應於來自一要求裝置110之一要求而藉由資料存取邏輯107被發出，該要求裝置110可以是一處理器、輸入/輸出裝置以及其它者。
處理電路104也包含更新控制邏輯112，其可發出一更新命令114至該記憶體裝置102以於記憶體裝置102中執行一更新操作。該更新命令114可回應於資料之存取而藉由該更新控制邏輯112被發出(經109而通訊)。如下面進一步的討論，該更新控制邏輯112可發出該更新命令114以進行一更新操作而針對可能地由於記憶體裝置102中之資料存取操作的干擾所導致之資料毀損之問題。
應注意，於一些實作例中，存取命令108以及更新命令114可在公用位址以及控制線上被通訊。同時，圖1中未展示資料線可被連接於記憶體裝置102以及處理電路104之間以攜帶包含讀取資料或寫入資料之資料。
於一記憶體裝置中，例如，一DRAM裝置，被儲存在一記憶體胞元106中之電壓可藉由進行週期更新而被保持在正確位準。更新一記憶體胞元係指示加強該記憶體胞元中之電壓以對抗自該記憶體胞元儲存電容器之電流漏損所產生的資料之可能毀損。如果被儲存在該記憶體胞元
中之電壓代表一個“1”資料數值，則更新該記憶體胞元導致該電壓被增加，因而該電壓提供“1”之一更可靠表示。另一方面，如果被儲存在該記憶體胞元中之電壓代表一個“0”資料數值，則更新該記憶體胞元導致該電壓將被減低以提供“0”之一更可靠表示。更新記憶體胞元改進利用該等記憶體胞元表示之資料數值的整體性。於其他範例中，一個“1”資料數值可利用一低電壓被表示，而一個“0”資料數值可利用一高電壓被表示。
週期更新可被提供以至於該記憶體裝置102中之任何所給予的記憶體胞元106在每個指定時間區間被更新至少一次。這週期更新被進行以避免因來自一記憶體胞元之電流漏損所導致的資料損失。週期更新可利用一特定的更新策略被管理。於其他範例中，該特定的更新策略可導致不是週期性的更新操作，但是卻依據一些其他樣型被進行而仍然確保各個記憶體胞元在一指定時間區間之內被更新至少一次。
依據一些實作例，除了依據該特定的更新策略進行更新操作之外，該更新控制邏輯112也可依據利用資料存取邏輯107被執行之取樣的資料之存取而進行隨選更新。該隨選更新提供另外的更新操作(除了固定的更新操作，例如，週期更新操作之外)，以針對有關於一特定群記憶體胞元，自該特定群記憶體胞元是最後被存取或被更新後可能已經發生重複干擾的問題。應注意，用以進行隨選更新而來自該更新控制邏輯107之更新命令114是不同於用以起始
週期更新操作之正常更新命令。如下面進一步的討論，一隨選更新命令114可目標於一特定群(或多個群)之記憶體胞元，而一週期更新命令則非目標於任何特定群(或多個群)之記憶體胞元(反之，該記憶體裝置102本身可控制哪一群或多個群之記憶體胞元接受週期更新)。
利用更新控制邏輯112之資料存取操作的取樣包含自每N個資料存取操作之中選擇一取樣資料存取操作，其中N可以是一靜態或動態地被組態而大於1之數目。自每N個資料存取操作之中選擇一取樣資料存取操作可在選擇一取樣資料存取操作之前藉由跳過N-1資料存取操作被達成。於一些範例中，該N數值可在一資料存取操作已被取樣之後，藉由隨機地變化N而動態地被組態(例如，藉由使用一假性隨機數字產生器)。變化N數值具有導致取樣率改變之效應。
依據資料存取操作之取樣之執行隨選更新的觀念是依據記憶體胞元之干擾發生於鄰近記憶體胞元相對大量的存取存在時之概念。於取樣資料存取操作中，關聯於頻繁地被存取之記憶體位置的資料存取操作，比關聯於較少頻繁地被存取之記憶體位置的資料存取操作更有可能地被遭遇(被取樣)。因此，更有可能是任何所給予的取樣資料存取操作是對於頻繁地被存取之一記憶體區域，其將指出由於至該頻繁存取記憶體區域之資料存取操作，鄰近的記憶體胞元可能遭受一相對高的干擾比率。
依據一些實作例，回應於一特定記憶體區域之資
料存取操作的一取樣，對於接近該特定記憶體區域的記憶體胞元之一隨選更新可被進行。例如，記憶體裝置102之記憶體胞元106可被配置成記憶庫。於一些實作例中，當檢測到對於一特定記憶庫中的一記憶體位置之一資料存取操作的一取樣時，更新控制邏輯112產生一更新命令以導致記憶體裝置102更新該特定記憶庫，或更新複數個記憶庫之部份。於一些範例中，該更新命令可導致特定記憶庫之所有記憶體位置被更新。於其他範例中，取代於更新整個記憶庫，該更新命令可導致該記憶庫之一些部份的一更新被進行，或接近被取樣資料存取操作之記憶體位置的記憶體位置之一些其他集合的更新被進行。
如上面所提及的，更新控制邏輯112可以是在一記憶體控制器(其是在該記憶體裝置102之外部)中之處理電路104的部件。於其他範例中，更新控制邏輯112可被提供於記憶體裝置102中，或另外地，該更新控制邏輯112可被提供於要求裝置110中，例如，一處理器或其他的裝置。
圖2展示記憶體裝置102之配置範例，其中記憶體裝置102之記憶體胞元被配置於記憶庫202。剛好有二個記憶庫被展示於圖2之範例中。應注意到，多於二個記憶庫也可呈現於記憶體裝置102中。
各個記憶庫202包含一陣列的記憶體胞元，其中該記憶體胞元陣列包含列以及行。於一DRAM裝置中，為了存取一記憶體位置，一記憶庫中之一列記憶體胞元被致動，並且一特定的行(或複數個特定的行)可被選擇以自對應
的記憶體胞元輸出資料。
記憶體裝置102包含一資料存取控制器204，其自處理電路104接收存取命令108(圖1)。回應於該存取命令108，該資料存取控制器204輸出存取信號206，其被使用以依據關聯於該存取命令108之一位址而選擇對應的記憶庫、列、以及行。
記憶體裝置102進一步包含一更新控制器208。該更新控制器208自圖1之處理電路104的更新控制邏輯112接收更新命令114。應注意，如上面所提及的，該更新命令114是不同於一週期更新命令的一隨選更新命令。回應於該更新命令114，該更新控制器208可發出更新控制信號210以更新記憶體裝置102之選擇的記憶體位置。於一些範例中，利用更新控制邏輯112被提供之更新命令114可辨識將被更新之記憶庫(或該記憶庫之一部份)。回應於該辨識的記憶庫或記憶庫部份，更新控制器208產生更新控制信號210以更新該辨識的記憶庫或記憶庫部份。於其他範例中，該更新命令114可辨識將被更新的列或一範圍的列(於一特定記憶庫中)，於該情況中，利用更新控制器208被產生的更新控制信號210將導致該等辨識列之更新。
圖3是依據一些實作例之更新控制處理程序的流程圖。圖3之處理程序，例如，可利用圖1之更新控制邏輯112被進行。該更新控制處理程序對記憶體裝置102中之記憶體位置的資料之存取進行取樣(在302)。取樣資料之存取包含自在一較大的資料之存取的集合之中選擇取樣，其中
該取樣可以一靜態或動態可變取樣率(例如依據上面討論之N數值)被進行。
回應於該等被取樣的資料之存取的至少一者，更新控制處理程序產生(在304)一更新命令以於記憶體裝置102中進行一更新操作。如上面之討論，這更新命令被使用以進行隨選更新，其被使用於針對可能地是由於資料存取操作之干擾所導致的資料毀損之問題。該隨選更新在記憶體位置(其被考慮是接近於被取樣的資料存取操作之目標的記憶體位置)上被進行。
圖4是更新控制邏輯112中之構件範例的方塊圖。更新控制邏輯112中之一資料存取取樣器404接收資料之存取(109)，例如，自圖1之資料存取邏輯107。該資料存取取樣器404是選擇所接收的資料之存取(109)的取樣。
利用資料存取取樣器404執行之取樣可以是依據於計數器406之輸出。該計數器406可被組態以計算資料之存取(109)的數目。回應於計算N個資料之存取(計數器406被認為已逾期)，該計數器406致動對資料存取取樣器404之一觸發指示405。應注意，該計數器406可以數值N被啟始化，而使計數器406隨著每個被檢測的資料存取被減少。當該計數器406達到一預定的低數值(例如，零)時，該計數器406逾期。於其他範例中，該計數器406可以一預定的低數值(例如，零)被啟始化，並且隨著每個被檢測的資料存取被增量。於這後面之範例中，當計數器406達到數值N時，該計數器406逾期。當該計數器406逾期時，該計數器406藉由
其之啟始數值被重新啟始化以朝向觸發指示405之下一個致動計數，以允許另一取樣被收集。
於其他實作例中，計數器406可以是在一些預定時間持續之後逾期的一定時器。
來自計數器406之觸發指示405導致資料存取取樣器404收集資料之存取(109)的一取樣。該選擇的資料存取取樣被提供至一更新命令產生器408，其回應於該資料存取取樣而產生更新命令114。應注意，該更新命令產生器408可當接收該資料存取取樣之時發出更新命令114。另外地，該更新命令產生器408可在一稍後時間發出更新命令114，並且稍後產生的更新命令114可以是依據該資料存取取樣以及其他資料存取取樣。複數個資料存取取樣可被更新控制邏輯112所考慮，以依據該等複數個資料存取取樣是否很有可能導致記憶體胞元干擾之一決定而決定該更新命令114是否被授權。例如，該更新控制邏輯112可依據檢測來自該等資料存取取樣之鄰近記憶體胞元的存取頻率，而決定一群記憶體胞元是很有可能被干擾。
於一些實作例中，假設剛好只有一個要求裝置110以及一個記憶體裝置102。於其他實作例中，其可以是多於一個的要求裝置110，及/或其可以是多於一個的記憶體裝置102。於其中有複數個要求裝置110及/或複數個記憶體裝置102之實作例中，更新控制邏輯112可被組態以包含一個或複數個資料存取取樣器404以及計數器406之實例，及/或一個或複數個更新命令產生器408之實例。
藉由使用可回應於資料存取操作而啟動隨選更新操作的更新控制邏輯，藉由該等資料存取操作所導致的干擾影響可被減輕。該隨選更新可在接近更頻繁地被存取之記憶體位置的記憶體裝置102區域上被進行。以此方式，記憶體裝置102之任何所給予的更新之取樣率可隨實際干擾樣型被調整。
於前面說明中，許多細節被提及以提供對此處揭示之主題的了解。但是，實作例可被實施而不需一些或所有的這些細節。其他實作例可包含來自上面討論之細節的修改以及變化。附加申請專利範圍是欲涵蓋此等修改以及變化。
102‧‧‧記憶體裝置
104‧‧‧處理電路
106‧‧‧記憶體胞元
107‧‧‧資料存取邏輯
108‧‧‧存取命令
109‧‧‧資料存取
110‧‧‧要求裝置
112‧‧‧更新控制邏輯
114‧‧‧更新命令
Claims (10)
- 一種方法，其包括下列步驟：利用一處理電路，對於在一記憶體裝置中之記憶體位置的資料之存取進行取樣；以及利用該處理電路，產生一更新命令，以執行於該記憶體裝置中之一更新操作，其中產生該更新命令是回應於該被取樣的資料之存取的至少一者。
- 如請求項1之方法，其中該等資料之存取的取樣包括在該記憶體裝置中之記憶體位置選擇一資料之存取的集合之一子集。
- 如請求項2之方法，其中該等資料之存取的取樣包括在該集合中每個指定數目的該等資料之存取選擇在該集合中的該等資料之存取的一者，並且其中該更新命令被產生以回應於該選擇的資料之存取。
- 如請求項3之方法，其中該更新命令被產生以回應於除了另一被取樣的資料之存取外的該選擇的資料之存取。
- 如請求項3之方法，進一步包括在不同的時間變化該指定數目。
- 如請求項5之方法，其中變化該指定數目包括隨機地變化該指定數目。
- 如請求項3之方法，進一步包括下列步驟：提供一計數器以計數該指定數目，其中當該計數器逾期時則觸發該等資料之一存取的選擇；以及 在該計數器逾期時重新啟始化該計數器以允許另一取樣之觸發。
- 如請求項1之方法，其中產生該更新命令包括產生指定該記憶體裝置中之記憶體胞元的一集合以供更新之更新命令。
- 如請求項8之方法，其中該指定的集合包含藉由至少一個被取樣資料之存取而被存取之一族群的鄰近群。
- 一種設備，其包括：一處理電路以進行下列步驟：自在一記憶體裝置中之記憶體位置的複數個資料之存取之中選擇至少一個資料之存取；以及回應於該選擇的至少一個資料之存取，產生一更新命令，以於該記憶體裝置中執行一更新操作。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2012/061257 WO2014065775A1 (en) | 2012-10-22 | 2012-10-22 | Performing refresh of a memory device in response to access of data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201416859A true TW201416859A (zh) | 2014-05-01 |
| TWI525436B TWI525436B (zh) | 2016-03-11 |
Family
ID=50544997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102124890A TWI525436B (zh) | 2012-10-22 | 2013-07-11 | 回應於資料之存取以執行記憶體裝置更新之技術 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20150294711A1 (zh) |
| CN (1) | CN104488031B (zh) |
| TW (1) | TWI525436B (zh) |
| WO (1) | WO2014065775A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI676102B (zh) * | 2014-05-08 | 2019-11-01 | 南韓商愛思開海力士有限公司 | 能防止刷新錯誤的半導體裝置及使用該半導體裝置的記憶體系統 |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9324398B2 (en) | 2013-02-04 | 2016-04-26 | Micron Technology, Inc. | Apparatuses and methods for targeted refreshing of memory |
| US9202547B2 (en) | 2013-03-15 | 2015-12-01 | Intel Corporation | Managing disturbance induced errors |
| EP3005128B1 (en) | 2013-05-30 | 2018-07-04 | Hewlett-Packard Enterprise Development LP | Separate memory controllers to access data in memory |
| US9047978B2 (en) * | 2013-08-26 | 2015-06-02 | Micron Technology, Inc. | Apparatuses and methods for selective row refreshes |
| JP2015219938A (ja) | 2014-05-21 | 2015-12-07 | マイクロン テクノロジー， インク． | 半導体装置 |
| JP2017182854A (ja) | 2016-03-31 | 2017-10-05 | マイクロン テクノロジー， インク． | 半導体装置 |
| KR102559530B1 (ko) | 2016-09-19 | 2023-07-27 | 에스케이하이닉스 주식회사 | 저항성 메모리 장치, 이를 위한 디스터번스 방지 회로 및 방법 |
| US10490251B2 (en) | 2017-01-30 | 2019-11-26 | Micron Technology, Inc. | Apparatuses and methods for distributing row hammer refresh events across a memory device |
| CN110520929B (zh) | 2017-04-14 | 2022-07-22 | 华为技术有限公司 | 内存刷新方法、装置及计算机系统 |
| US10672449B2 (en) | 2017-10-20 | 2020-06-02 | Micron Technology, Inc. | Apparatus and methods for refreshing memory |
| US10170174B1 (en) * | 2017-10-27 | 2019-01-01 | Micron Technology, Inc. | Apparatus and methods for refreshing memory |
| US10580475B2 (en) | 2018-01-22 | 2020-03-03 | Micron Technology, Inc. | Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device |
| US10388363B1 (en) | 2018-01-26 | 2019-08-20 | Micron Technology, Inc. | Apparatuses and methods for detecting a row hammer attack with a bandpass filter |
| WO2019222960A1 (en) | 2018-05-24 | 2019-11-28 | Micron Technology, Inc. | Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling |
| US11152050B2 (en) | 2018-06-19 | 2021-10-19 | Micron Technology, Inc. | Apparatuses and methods for multiple row hammer refresh address sequences |
| US10573370B2 (en) | 2018-07-02 | 2020-02-25 | Micron Technology, Inc. | Apparatus and methods for triggering row hammer address sampling |
| US10685696B2 (en) | 2018-10-31 | 2020-06-16 | Micron Technology, Inc. | Apparatuses and methods for access based refresh timing |
| CN113168861B (zh) | 2018-12-03 | 2024-05-14 | 美光科技公司 | 执行行锤刷新操作的半导体装置 |
| CN117198356A (zh) | 2018-12-21 | 2023-12-08 | 美光科技公司 | 用于目标刷新操作的时序交错的设备和方法 |
| US10957377B2 (en) | 2018-12-26 | 2021-03-23 | Micron Technology, Inc. | Apparatuses and methods for distributed targeted refresh operations |
| US10770127B2 (en) | 2019-02-06 | 2020-09-08 | Micron Technology, Inc. | Apparatuses and methods for managing row access counts |
| US11043254B2 (en) | 2019-03-19 | 2021-06-22 | Micron Technology, Inc. | Semiconductor device having cam that stores address signals |
| US11227649B2 (en) | 2019-04-04 | 2022-01-18 | Micron Technology, Inc. | Apparatuses and methods for staggered timing of targeted refresh operations |
| US11264096B2 (en) | 2019-05-14 | 2022-03-01 | Micron Technology, Inc. | Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits |
| US11158364B2 (en) | 2019-05-31 | 2021-10-26 | Micron Technology, Inc. | Apparatuses and methods for tracking victim rows |
| US11069393B2 (en) | 2019-06-04 | 2021-07-20 | Micron Technology, Inc. | Apparatuses and methods for controlling steal rates |
| US11158373B2 (en) | 2019-06-11 | 2021-10-26 | Micron Technology, Inc. | Apparatuses, systems, and methods for determining extremum numerical values |
| US10832792B1 (en) | 2019-07-01 | 2020-11-10 | Micron Technology, Inc. | Apparatuses and methods for adjusting victim data |
| US11139015B2 (en) | 2019-07-01 | 2021-10-05 | Micron Technology, Inc. | Apparatuses and methods for monitoring word line accesses |
| US11386946B2 (en) | 2019-07-16 | 2022-07-12 | Micron Technology, Inc. | Apparatuses and methods for tracking row accesses |
| US10943636B1 (en) | 2019-08-20 | 2021-03-09 | Micron Technology, Inc. | Apparatuses and methods for analog row access tracking |
| US10964378B2 (en) | 2019-08-22 | 2021-03-30 | Micron Technology, Inc. | Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation |
| US11302374B2 (en) | 2019-08-23 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic refresh allocation |
| US11200942B2 (en) | 2019-08-23 | 2021-12-14 | Micron Technology, Inc. | Apparatuses and methods for lossy row access counting |
| US11302377B2 (en) | 2019-10-16 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic targeted refresh steals |
| US11309010B2 (en) | 2020-08-14 | 2022-04-19 | Micron Technology, Inc. | Apparatuses, systems, and methods for memory directed access pause |
| US11348631B2 (en) | 2020-08-19 | 2022-05-31 | Micron Technology, Inc. | Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed |
| US11380382B2 (en) | 2020-08-19 | 2022-07-05 | Micron Technology, Inc. | Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit |
| US11222682B1 (en) | 2020-08-31 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for providing refresh addresses |
| US11557331B2 (en) | 2020-09-23 | 2023-01-17 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh operations |
| US11222686B1 (en) | 2020-11-12 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh timing |
| US11462291B2 (en) | 2020-11-23 | 2022-10-04 | Micron Technology, Inc. | Apparatuses and methods for tracking word line accesses |
| US11264079B1 (en) | 2020-12-18 | 2022-03-01 | Micron Technology, Inc. | Apparatuses and methods for row hammer based cache lockdown |
| US11482275B2 (en) | 2021-01-20 | 2022-10-25 | Micron Technology, Inc. | Apparatuses and methods for dynamically allocated aggressor detection |
| US11600314B2 (en) | 2021-03-15 | 2023-03-07 | Micron Technology, Inc. | Apparatuses and methods for sketch circuits for refresh binning |
| US11664063B2 (en) | 2021-08-12 | 2023-05-30 | Micron Technology, Inc. | Apparatuses and methods for countering memory attacks |
| US11688451B2 (en) | 2021-11-29 | 2023-06-27 | Micron Technology, Inc. | Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455938A (en) * | 1994-09-14 | 1995-10-03 | Ahmed; Sultan | Network based machine instruction generator for design verification |
| WO1999046775A2 (en) * | 1998-03-10 | 1999-09-16 | Rambus, Inc. | Performing concurrent refresh and current control operations in a memory subsystem |
| US6496437B2 (en) * | 1999-01-20 | 2002-12-17 | Monolithic Systems Technology, Inc. | Method and apparatus for forcing idle cycles to enable refresh operations in a semiconductor memory |
| KR100336838B1 (ko) * | 1999-06-17 | 2002-05-16 | 윤종용 | 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치 |
| US7043599B1 (en) * | 2002-06-20 | 2006-05-09 | Rambus Inc. | Dynamic memory supporting simultaneous refresh and data-access transactions |
| US6958944B1 (en) * | 2004-05-26 | 2005-10-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Enhanced refresh circuit and method for reduction of DRAM refresh cycles |
| US7930471B2 (en) * | 2004-11-24 | 2011-04-19 | Qualcomm Incorporated | Method and system for minimizing impact of refresh operations on volatile memory performance |
| TWM276303U (en) * | 2005-04-08 | 2005-09-21 | Hsiuping Inst Technology | DRAM of a 3-transistor cell with reduced read disturbance |
| US8566506B2 (en) * | 2009-08-07 | 2013-10-22 | Intel Corporation | Tracking a lifetime of write operations to a non-volatile memory storage |
| KR101772019B1 (ko) * | 2010-09-14 | 2017-08-28 | 삼성전자주식회사 | 저항성 메모리 장치 및 저항성 메모리 장치의 리프레시 제어 방법 |
-
2012
- 2012-10-22 WO PCT/US2012/061257 patent/WO2014065775A1/en active Application Filing
- 2012-10-22 US US14/410,629 patent/US20150294711A1/en not_active Abandoned
- 2012-10-22 CN CN201280074861.3A patent/CN104488031B/zh not_active Expired - Fee Related
-
2013
- 2013-07-11 TW TW102124890A patent/TWI525436B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI676102B (zh) * | 2014-05-08 | 2019-11-01 | 南韓商愛思開海力士有限公司 | 能防止刷新錯誤的半導體裝置及使用該半導體裝置的記憶體系統 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI525436B (zh) | 2016-03-11 |
| CN104488031B (zh) | 2018-05-25 |
| CN104488031A (zh) | 2015-04-01 |
| WO2014065775A1 (en) | 2014-05-01 |
| US20150294711A1 (en) | 2015-10-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
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