TW201409440A - 閘極驅動電路結構及其顯示裝置 - Google Patents

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Abstract

本發明揭示了一種閘極驅動電路結構，閘極驅動電路結構佈設在顯示面板上，包括：控制區塊電路，具有至少一時序輸入端、第一電壓輸入端、第二電壓輸入端及至少一輸出節點；及與一該輸出節點電性連接的第一輸出電路，而該第一輸出電路並具有第一電壓下拉薄膜電晶體，至少一時序輸入端的時序訊號提供給第一輸出電路；其中，提供第一輸出電路之該輸出節點的控制訊號週期大於時序訊號之週期，且小於一幀時間；藉此，利用控制該電壓下拉薄膜電晶體的控制訊號週期大於時序訊號週期而產生抑制漣波能力，同時減緩臨界電壓位移的速度，進而提升可靠度。

Description

閘極驅動電路結構及其顯示裝置
本發明與驅動電路有關，特別是關於一種閘極驅動電路結構及其顯示裝置。
在一般液晶顯示器(LCD)中，驅動電路(Driving Circuit)為液晶顯示之重要的驅動元件，在傳統面板技術上，係多以驅動集成電路(Driver IC)作為面板的驅動電路。
請參考圖1，係表示傳統顯示面板及GOA技術之顯示面板的示意圖。至今，在降低成本、提升品質及縮短生產週期的考量下，係發展出一非晶矽整合型閘級驅動電路(A-Si Integrated Gate Driver)，簡稱ASG，其中，ASG係應用在非晶矽(amorphous silicon)製程中，實現於將閘級驅動電路(Gate Driver)在Array製程(Array Process)中整合在面板，此技術係亦統稱為Gate Driver On Array(GOA)或Gate Driver On Panel(GOP)。
請再參考圖2及圖3，其中，圖2係表示習知GOA技術之顯示裝置的GOA電路結構示意圖，以及圖3係表示圖2之輸出波形圖。
GOA的電路結構係包括起始訊號輸入端(STV、CLK1、CLK3、CLK5)、控制區塊(control block)電路、控制區塊電路輸出端(P、Z)、薄膜電晶體(M1~M5)、電壓(VGL)、掃瞄訊號輸出節點Gate以及電容(Cb)；因GOA輸出電路結構中，薄膜電晶體M1係為主要輸出之元件，且 尺寸較大(因為電容Cgd及Cgs較大)，導致時序輸入端CLK1的時序訊號在上升與下降時間的時候與該薄膜電晶體M1之電容產生耦合(coupling)，使輸出至掃瞄訊號輸出節點的波形因而產生漣波(ripple)，其中，漣波(ripple)更進一步分為向正(上)與向負(下)兩種。
請再參考圖4，係表示習知GOA技術之顯示面板的閘極驅動電路結構其移位暫存器之向正漣波對畫素電壓之影響說明示意圖。
掃瞄訊號輸出節點Gate1係電性連接畫素單元之畫素薄膜電晶體(pixel TFT)的掃瞄訊號線(如圖4所示)，再利用控制該畫素薄膜電晶體的閘極(Gate electrode)以決定畫素薄膜電晶體之開啟與關閉。
其中，每一畫素單元於週期Tn時，會將該資料電壓Vdata寫入該畫素單元，於該畫素薄膜電晶體導通時，該畫素電壓Vpixel在週期Tn中會上升到電壓Vd再下降至電壓Vp，而畫素單元之畫素薄膜電晶體的閘極係受控於所電性電接之該移位暫存器其掃瞄訊號輸出節點之控制訊號，且因為當閘極驅動電路提供該掃瞄訊號線為低電壓時，該畫素單元之畫素薄膜電晶體(pixel TFT)理想狀態為關閉狀態，但因為GOA輸出電路該薄膜電晶體M1會因為其連接之時脈訊號所產生之漣波會被耦合到所電性連接之該列掃瞄訊號線，進而使該畫素單元之畫素薄膜電晶體其閘極會有該漣波電壓之偏壓影響，而產生一Ioff電流，該Ioff電流會由Vpixel朝Vdata方向產生，而造成有一漏電路徑，使該等畫素單元之畫素薄膜電晶體因此具有無法完全關 閉，且該閘極驅動電路於每一週期Tn均會對該列掃瞄訊號線產生此一漣波(ripple)。
在面板顯示區內向正之漣波(ripple)對畫面上會有影響，當向正之漣波(ripple)的最大值(peak值)越大且時間越長的話，則會使顯示區內的畫素薄膜電晶體(TFT)之畫素電壓Vpixel漏電，導致黑畫面之亮度不夠暗，而由於對比度(CR)係為白畫面之亮度與黑畫面之亮度的比值，進而造成對比度的下降。
請同時參考圖5到圖7，其中，圖5係表示習知GOA技術之3.5吋QVGA顯示器之模擬電路輸出波形圖，圖6係表示圖5之長時間測試之電流-電壓圖，以及圖7係表示圖5之實際量測電路輸出波形圖。
當下拉薄膜電晶體(pull-down TFT)(如薄膜電晶體M3)於高溫(以攝氏80度C為例說明，但不以此為限)受時脈訊號CLK偏壓影響後，臨界電壓Vth(threshold voltage)的位移(shift)(如圖6所示)，而嚴重導致其電壓下拉(pull down)能力減弱，使得輸出電壓(output voltgge)出現多脈衝(multi-pulse)(如圖5及圖7所示)，進而造成顯示畫面出現閃爍現象。
基於上述問題，發明人提出了一種驅動電路結構及其顯示裝置，以克服現有技術的缺陷。
本發明目的在於提供一種利用降低GOA輸出電路中下拉薄膜電晶體(pull-down TFT)的控制訊號頻率，使控制 該下拉薄膜電晶體之控制訊號週期變大而來降低漣波(ripple)與減緩臨界電壓(threshold voltage)位移之速度，進而提升顯示畫面品質及可靠度(reliability)的閘極驅動電路結構及其顯示裝置。
為達上述目的，本發明係提供一種閘極驅動電路結構，係佈設在一顯示面板上，每一移位暫存器用以接收至少一時脈信脈與一起始信號並輸出一掃瞄信號至該掃瞄訊號輸出節點以驅動一畫素列，每一移位暫存器係包括：一控制區塊電路，具有至少一時序輸入端、一第一電壓輸入端、一第二電壓輸入端以及至少一輸出節點；以及與一該輸出節點電性連接之該第一輸出電路，該第一輸出電路係具有一第一電壓下拉薄膜電晶體，該至少一時序輸入端的一時序訊號係提供給該第一輸出電路；其中，提供該第一輸出電路之該輸出節點的控制訊號週期大於時序訊號之週期，且小於一幀(Frame)的時間。
所述的驅動電路結構，更包括一第二輸出電路，且該控制區塊電路更包括一第二輸出節點，該第二輸出電路係與該第二輸出端電性連接，該第二輸出電路係具有一第二電壓下拉薄膜電晶體，該至少一時序輸入端的一時序訊號係提供給該第二輸出電路，該第二輸出電路之一輸出電壓週期係大於該時序訊號之週期，且小於一幀(Frame)的時間，其中，該第一電壓輸入端係接收一第一電壓訊號及該第二電壓輸入端係接收一第二電壓訊號，經該控制單元之邏輯運算後依序提供控制該第一輸出節點與該第二輸出節點之控制訊號，進而依序控制該第一輸出電路之該第一電 壓下拉薄膜電晶體及該第二輸出電路之該第二電壓下拉薄膜電晶體彼此間交互開啟與關閉之時間。
為達上述目的，本發明係提供一種顯示裝置，係包括：一顯示面板，具有一顯示區、一佈線區以及一貼合區，該貼合區係貼合有若干源極驅動集成電路以及一電路板結構；上述的閘極驅動電路結構；以及一背光模組，係設置在該顯示面板下方。
雖然本發明使用了幾個較佳實施例進行解釋，但是下列圖式及具體實施方式僅僅是本發明的較佳實施例；應說明的是，下面所揭示的具體實施方式僅僅是本發明的例子，並不表示本發明限於下列圖式及具體實施方式。
請參閱圖8至圖12，其中，圖8係表示本發明各級輸出電路的方塊示意圖，圖9係表示本發明閘極驅動電路結構的電路示意圖，圖10係表示本發明之電壓下拉薄膜電晶體控制訊號為High準位波形與習知的電壓下拉薄膜電晶體控制訊號為High準位波形比較圖，圖11A係表示本發明閘極驅動電路結構的方塊圖，圖B係表示本發明閘極驅動電路結構的詳細電路圖，以及圖12係表示圖11的輸出入波形圖。
本發明的閘極驅動電路結構1，係佈設在一顯示面板(圖未示)上，每一移位暫存器(SR1~SR1082)用以接收至少一時脈信脈(CLK1~CLK6)與一起始信號(STV)並經過各閘極(Gate1~Gate1082)以輸出一閘極信號(圖未示)，再驅動一 畫素列(圖未示)，每一移位暫存器(SR1~SR1082)係包括一控制單元2以及一第一輸出電路3。
控制單元2具有至少一起始訊號輸入端(STV、CK1~CK6)、一第一電壓輸入端V1、一第二電壓輸入端V2以及一第一輸出節點Z1。
第一輸出電路3係與第一輸出節點Z1電性連接，第一輸出電路3係具有一第一電壓下拉薄膜電晶體M3(如圖9及圖10所示)連接該第一輸出節點Z1，及一閘極驅動電壓輸出節點G輸出該閘極信號，時序輸入端(CK1~CK6)的一時序訊號係提供給第一輸出電路3；其中，如圖9所示，第一輸出電路3係另可包括有薄膜電晶體(M1、M2、M4、M5)、電壓VGL、節點(P1080~P1082、N1080~1082、Z1080~1082)以及電容Cb等，另，Gate1080~Gate1082係為閘極驅動電壓輸出節點G輸出所連接之閘極。
其中，第一輸出電路3之第一輸出節點Z1的一控制訊號週期(如圖10之下圖的5ms)係大於時序輸入端(CLK1~CLK6)的時序訊號之週期(如圖10之上圖的50μs)，且必須小於一幀(Frame)的時間，其中，時序輸入端(CLK1~CLK6)的時序訊號之週期(如圖10之上圖的50μs)係為習知的第一輸出端Z1的控制訊號週期。
藉由上述控制第一輸出端Z1的控制訊號週期大於習知的控制訊號週期，且小於一幀(Frame)的時間，其中，時序輸入端(CLK1~CLK6)的時序訊號之週期(如圖10之上圖的50μs)係為習知的第一輸出端Z1的控制訊號週期，使得電壓下拉薄膜電晶體M3控制訊號電壓為高位準的時間增 長，以降低掃瞄訊號輸出節點Gate 1其漣波的產生，減少顯示面板其對於掃瞄訊號輸出節點Gate 1所產生一漏電路徑。
再者，本發明的驅動電路結構1係更包括一第二輸出電路4，且控制區塊電路2更包括一第二輸出節點Z1-2，該第二輸出電路4係與第二輸出節點Z1-2電性連接，該第二輸出電路4係具有一第二電壓下拉薄膜電晶體M4(如圖11所示)，時序輸入端(CLK1~CLK6)的時序訊號係提供給該第二輸出電路4，該第二輸出電路4所電性電接之第二輸出節點Z1-2的一控制訊號週期(如圖10之下圖的5ms)係大於時序輸入端(CLK1~CLK6)的時序訊號之週期(如圖10之上圖的50μs)，且小於一幀(Frame)的時間，其中，時序輸入端(CLK1~CLK6)的時序訊號之週期(如圖10之上圖的50μs)係為習知的第一輸出端Z1的控制訊號週期。
其中，如圖11A及圖11B所示，控制區塊電路2提供該第一輸出節點Z1訊號的電路中係可包括薄膜電晶體(M12~M17)、電壓(Vgh、VGL)、閘極(Gate1、Gate4)及電容C2等，控制區塊電路2提供第二輸出節點Z1-2的電路中係可包括薄膜電晶體(M12-1~M16-1)、電壓(Vgh、VGL)、閘級(Gate2)及電容C2-1等，而第一輸出電路3係可包括薄膜電晶體(M1、M3、M5、M7、M8、M11)、電容C1及電壓VGL等，而該第二輸出電路4係可包括薄膜電晶體(M4、M6、M10)及電壓VGL等，另電性連接有薄膜電晶體(M2、M9)以及起始訊號輸入端(STV)。
再者，第一電壓輸入端V1的一第一電壓訊號及第二 電壓輸入端V2的一第二電壓訊號係控制第一輸出電路3之第一電壓下拉薄膜電晶體M3及第二輸出電路4之第二電壓下拉薄膜電晶體M4交互之間的一開啟時間，其詳細波形與作用請參考圖11所示，藉此，使該第一輸出電路之第一電壓下拉電晶體M3與第二輸出電路之第二電壓下拉電晶體M4可以交錯提供該掃瞄訊號輸出節點之控制訊號，進而使該第一電壓下拉電晶體M3與該第二電壓下拉電晶體M4受偏壓電壓的週期較僅單一第一電下拉電晶體M3的週期大，進而減緩臨界電壓位移與影響呈現之影像。
請再同時參考圖13至圖15，其中，圖13係表示本發明閘極驅動電路結構與習知驅動電路結構之輸出波形比較圖，圖14係表示本發明驅動電路結構與習知驅動電路結構之控制訊號波形比較圖，以及圖15係表示本發明驅動電路結構與習知驅動電路結構之臨界電壓位移的比較圖。
從圖14中可看出本發明閘級驅動電路結構1的控制訊號週期係大於習知驅動電路結構之控制訊號週期，再從圖13中可明顯看出，本發明閘極驅動電路結構1的輸出波形相對應習知驅動電路結構之輸出波形，明顯地本發明之輸出波形中已降低漣波的產生，再者，如圖15所示，臨界電壓Vth的曲線在本發明閘級驅動電路結構的條件下(例如週期為5ms)，其曲線的斜率較小，意味臨界電壓Vth的位移狀況係可減緩；亦即電壓下拉薄膜電晶體(M3及/或M4)的控制訊號持續為High的時間拉長成為低頻的AC訊號，則抑制漣波的能力較佳，同時可減緩臨界電壓Vth位移的速度，進而提升可靠度(reliability)。
另，本發明的閘極驅動電路結構1係可應用在顯示裝置(圖未示)中，包括顯示面板、閘極驅動電路結構以及背光模組。
顯示面板具有一顯示區、一佈線區以及一貼合區，貼合區係貼合有若干源極驅動集成電路以及一電路板結構，其中，電路板結構係可包括至少一可撓性電路板，或者是包括若干可撓性電路板及至少一硬質電路板。
閘極驅動電路結構1係為本發明上述的結構，可佈設在顯示面板的佈線區。
因此，藉由本發明的閘極驅動電路結構，利用電壓下拉薄膜電晶體的控制訊號持續為High的時間拉長成為低頻的AC訊號，則抑制漣波的能力較佳，同時可減緩臨界電壓位移的速度，進而提升可靠度(reliability)。
雖然本發明以相關的較佳實施例進行解釋，但是這並不構成對本發明的限制。應說明的是，本領域的技術人員根據本發明的思想能夠構造出很多其他類似實施例，這些均在本發明的保護範圍之中。
1‧‧‧閘極驅動電路結構
2‧‧‧控制區塊電路
3‧‧‧第一輸出電路
4‧‧‧第二輸出電路
C1‧‧‧電容
C2‧‧‧電容
C2-1‧‧‧電容
Cb‧‧‧電容
CK1~CK6‧‧‧時序輸入端
Gate1~1082‧‧‧掃瞄訊號輸出節點
Ioff‧‧‧電流
M1~M17‧‧‧薄膜電晶體
M12-1~M16-1‧‧‧薄膜電晶體
N‧‧‧連接點
N1~N3‧‧‧連接點
N1080~1082‧‧‧連接點
P‧‧‧控制區塊電路輸出端
P1~P3‧‧‧輸出節點
STV‧‧‧起始訊號輸入端
SR1~SR1082‧‧‧移位暫存器
V1‧‧‧第一電壓輸入端
V2‧‧‧第二電壓輸入端
Vd‧‧‧電壓
Vdata‧‧‧資料電壓
Vgh‧‧‧電壓
VGL‧‧‧電壓
Vpixel‧‧‧畫素電壓
Vth‧‧‧臨界電壓
Z‧‧‧控制區塊電路輸出端
Z1~Z3‧‧‧輸出節點
Z1-1‧‧‧第一輸出節點
Z1-2‧‧‧第二輸出節點
圖1 係表示傳統顯示面板及GOA技術之顯示面板的示意圖。
圖2 係表示習知GOA技術之顯示裝置的GOA電路結構示意圖。
圖3 係表示圖2之輸出波形圖
圖4 係表示習知GOA技術之顯示面板的的閘極驅動電 路結構其移位暫存器之向正漣波對畫素電壓之影響說明示意圖。
圖5 係表示習知GOA技術之3.5吋QVGA顯示器之模擬電路輸出波形圖。
圖6 係表示圖5之長時間測試之電流-電壓圖。
圖7 係表示圖5之實際量測電路輸出波形圖。
圖8 係表示本發明各級輸出電路的方塊示意圖。
圖9 係表示本發明閘極驅動電路結構的電路示意圖。
圖10 係表示本發明之電壓下拉薄膜電晶體控制訊號為High準位波形與習知的電壓下拉薄膜電晶體控制訊號為High準位波形比較圖。
圖11A係表示本發明閘極驅動電路結構的方塊圖；圖11B係表示本發明閘極驅動電路結構的詳細電路圖；圖12 係表示圖11的輸出入波形圖。
圖13 係表示本發明閘極驅動電路結構與習知驅動電路結構之輸出波形比較圖。
圖14 係表示本發明驅動電路結構與習知驅動電路結構之控制訊號波形比較圖。
圖15 係表示本發明驅動電路結構與習知驅動電路結構之臨界電壓位移的比較圖。
1‧‧‧閘極驅動電路結構
2‧‧‧控制區塊電路
3‧‧‧第一輸出電路
CLK1~6‧‧‧時序輸入端
Gate1~5‧‧‧掃瞄訊號輸出節點
M1~M5‧‧‧薄膜電晶體
STV‧‧‧起始訊號輸入端
V1‧‧‧第一電壓輸入端
V2‧‧‧第二電壓輸入端
VGL‧‧‧電壓
Z1~Z3‧‧‧輸出節點
N1~N3‧‧‧連接點
P1~P3‧‧‧輸出節點
Cb‧‧‧電容

Claims (8)

  1. 一種閘極驅動電路結構，包括複數移位暫存器串聯佈設在一顯示面板上，每一移位暫存器用以接收至少一時脈信脈與一起始信號並輸出一閘極信號以驅動一畫素列，每一移位暫存器係包括：一控制單元，具有至少一時序輸入端、一第一電壓輸入端、一第二電壓輸入端、一第一輸出節點；以及一第一輸出電路，係與該第一輸出節點電性連接，其中，該第一輸出電路係具有一第一電壓下拉薄膜電晶體連接該第一輸出節點，及一閘極驅動電壓輸出節點輸出該閘極信號，且至少一該時序輸入端的一時序訊號係提供給該第一輸出電路；其中，該第一輸出節點的一控制訊號週期係大於該時序訊號之週期，且小於一幀(Frame)的時間。
  2. 如申請專利範圍第1項所述之閘極驅動電路結構，其中，該控制單元更包括一第二輸出節點，以及與該第二輸出節點電性連接之一第二輸出電路，而該第二輸出電路係具有一第二電壓下拉薄膜電晶體，且該第二輸出電路與該第一輸出電路係連接相同之該閘極驅動電壓輸出節點，並至少一該時序輸入端的一時序訊號係提供給該第二輸出電路，而該第二輸出節點的一控制訊號週期係大於該時序訊號之週期，且小於一幀(Frame)的時間。
  3. 如申請專利範圍第2項所述的閘極驅動電路結構，其中，該第一電壓輸入端係接收一第一電壓訊號及該第二電壓輸入端係接收一第二電壓訊號，經該控制單元之邏 輯運算後依序提供控制該第一輸出節點與該第二輸出節點之控制訊號，進而依序控制該第一輸出電路之該第一電壓下拉薄膜電晶體及該第二輸出電路之該第二電壓下拉薄膜電晶體彼此間交互開啟與關閉之時間。
  4. 如申請專利範圍第2項所述的閘極驅動電路結構，其中，該第一輸出節點之該控制訊號週期係與該第二輸出節點之該控制訊號週期為相同。
  5. 一種顯示裝置，係具有一顯示面板，該顯示面板並設有一閘極驅動電路結構，該閘極電路驅動電路結構包括複數移位暫存器串聯佈設在該顯示面板上，每一移位暫存器用以接收至少一時脈信脈與一起始信號並輸出一閘極信號以驅動一畫素列，每一移位暫存器並包括：一控制單元，具有至少一時序輸入端、一第一電壓輸入端、一第二電壓輸入端以及一第一輸出節點；以及一第一輸出電路，係與該第一輸出節點電性連接，其中，該第一輸出電路係具有一第一電壓下拉薄膜電晶體連接該第一輸出節點，及一閘極驅動電壓輸出節點輸出該閘極信號，且該至少一該時序輸入端的一時序訊號係提供給該第一輸出電路；其中，該第一輸出節點的一控制訊號週期係大於該時序訊號之週期，且小於一幀(Frame)的時間。
  6. 如申請專利範圍第5項所述的顯示裝置，更包括一第二輸出電路，且該控制單元更包括一第二輸出節點，該第二輸出電路係與該第二輸出節點電性連接，該第二輸出電路係具有一第二電壓下拉薄膜電晶體，至少一該時序 輸入端的一時序訊號係提供給該第二輸出電路，該第二輸出節點的控制訊號週期係大於該時序訊號之週期，且小於一幀(Frame)的時間。
  7. 如申請專利範圍第6項所述的顯示裝置，其中，該第一電壓輸入端係接收一第一電壓訊號及該第二電壓輸入端係接收一第二電壓訊號，經該控制單元之邏輯運算後依序提供控制該第一輸出節點與該第二輸出節點之控制訊號，進而依序控制該第一輸出電路之該第一電壓下拉薄膜電晶體及該第二輸出電路之該第二電壓下拉薄膜電晶體彼此間交互開啟與關閉之時間。
  8. 如申請專利範圍第6項所述的顯示裝置，其中，該第一輸出節點之該控制訊號週期係與該第二輸出節點之該控制訊號週期為相同。
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