TW201407784A - 於高電阻率基板上之雙極電晶體 - Google Patents

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Abstract

本發明揭示用於使用安置於一基板之一高電阻率區域上或上方的一或多個雙極電晶體處理射頻(RF)信號的系統及方法。該基板可包括例如大塊矽，其至少一部分具有高電阻率特性。舉例而言，該大塊基板可具有大於500 Ohm*cm、諸如約1 kOhm*cm之一電阻率。在某些實施例中，該等雙極性器件中之一或多者係由一低電阻率植入物環繞，該低電阻率植入物經組態以減小諧波及其他干擾之效應。

Description

於高電阻率基板上之雙極電晶體
本發明大體係關於電子裝置之領域，且更特定言之，係關於射頻前端模組。
射頻(RF)為針對通常用以產生及偵測無線電波之電磁輻射的一定範圍之頻率的常見術語。此範圍可為自約30 kHz至300 GHz。無線通信器件常常包括用於在傳入或傳出頻率或信號埠處處理或調節RF信號之前端電路。RF前端模組可為與無線器件相關聯之接收器、傳輸器或收發器系統的組件。
RF前端設計可包括數個考慮因素，包括複雜性、基板相容性、效能及整合性。
本文所揭示之某些實施例提供一種半導體晶粒，其包括：一矽基板，其具有一高電阻率部分；及一雙極電晶體，其在該高電阻率部分上方安置於該矽基板上。
本文所揭示之某些實施例提供一種製造一半導體晶粒之方法，其包括：提供一高電阻率大塊矽基板之至少一部分；及在該高電阻率大塊矽基板上形成一或多個雙極電晶體。
本文所揭示之某些實施例提供一種射頻(RF)模組，其包括：一封裝基板，其經組態以接收複數個組件；及一晶粒，其安裝於該封裝基 板上，該晶粒具有一高電阻率基板部分、包括安置於該高電阻率基板部分上方之一SiGe雙極電晶體的一功率放大器，及一或多個被動器件。該RF模組可進一步包括複數個連接器，該複數個連接器經組態以在該晶粒與該封裝基板之間提供電連接。
本文所揭示之某些實施例提供一種半導體晶粒，其包括：一矽基板，其具有一高電阻率部分；及一FET電晶體，其在該高電阻率部分上方安置於該矽基板上。
本文所揭示之某些實施例提供一種製造一整合式前端模組之方法，其包括：提供一高電阻率大塊矽基板之至少一部分；及在該高電阻率基板上或上方形成一或多個FET電晶體。
本文所揭示之某些實施例提供一種射頻(RF)模組，其包括：一封裝基板，其經組態以接收複數個組件；及一晶粒，其安裝於該封裝基板上，該晶粒具有一高電阻率基板部分、包括安置於該高電阻率基板部分上方之一FET電晶體的一開關，及一或多個被動器件。該RF模組可進一步包括複數個連接器，該複數個連接器經組態以在該晶粒與該封裝基板之間提供電連接。
本文所揭示之某些實施例提供一種半導體晶粒，其包括：一矽基板，其具有一高電阻率部分；一主動RF器件，其在該高電阻率部分上方安置於該基板上；及一低電阻率井，其至少部分地環繞該RF器件，該低電阻率井經安置為距該RF器件一第一距離。
某些實施例提供一種製造一半導體晶粒之方法，其包括：提供一高電阻率大塊矽基板之至少一部分；在該高電阻率基板上方形成一或多個主動RF器件；及在該大塊基板之一頂部表面上植入一低電阻率井，該低電阻率井距該RF器件一第一距離。
本文所揭示之某些實施例提供一種半導體晶圓，其包括：具有一第一雜質類型之一高電阻率大塊矽基板，其具有處於一頂部平面中 之一頂部表面；具有一第二雜質類型之一電晶體子集極區域，其至少部分地安置於該頂部平面下方；具有該第二雜質類型之一低電阻率磊晶層，其安置為鄰近於該頂部表面且處於平行於該頂部平面之一平面中；及具有該第一雜質類型之一低電阻率井，其安置為鄰近於該頂部表面且在該頂部平面下方延伸，該低電阻率井定位為距該子集極區域一距離。
本文所揭示之某些實施例提供一種半導體晶圓，其包括：具有一第一雜質類型之一高電阻率大塊矽基板，其具有處於一頂部平面中之一頂部表面；一經摻雜汲極區域及一經摻雜源極區域，其各自具有一第二雜質類型且在該頂部平面下方延伸；具有該第二雜質類型之一低電阻率磊晶層，其安置為鄰近於該頂部表面且處於平行於該頂部平面之一平面中；及具有該第一雜質類型之一低電阻率井，其安置為鄰近於該頂部表面且在該頂部平面下方延伸，該低電阻率井定位為距該汲極區域及該源極區域兩者至少一距離。
某些實施例提供前端電路之所有必要及合乎需要之建置區塊至以高電阻率基板為特徵的單一BiCMOS技術平台上的功能整合。舉例而言，FEM可使用具有高電阻率層之SiGe BiCMOS技術加以完全整合。
本文所揭示之某些實施例提供具有一高電阻率部分之一矽基板，及在該高電阻率部分上方安置於該基板上的一SiGe雙極電晶體。
本文所揭示之某些實施例提供一種製造一整合式前端模組之方法。該方法可包括：提供一高電阻率大塊矽基板之至少一部分；及在該高電阻率基板上形成一或多個雙極電晶體。
本文所揭示之某些實施例提供一種半導體晶粒，其包括一矽基板，該矽基板包括一高電阻率部分且經組態以接收複數個組件。該晶粒可進一步包括安置於該基板上之RF前端電路，該RF前端電路包括 安置於該高電阻率部分上方之一SiGe雙極電晶體。
本文所揭示之某些實施例提供一種射頻(RF)模組，其包括：一封裝基板，其經組態以接收複數個組件；一晶粒，其安裝於該封裝基板上，該晶粒具有一高電阻率基板部分、一開關、包括安置於該高電阻率基板部分上方之一SiGe雙極電晶體的一功率放大器，及一或多個被動器件；及複數個連接器，其經組態以在該晶粒與該封裝基板之間提供電連接。
本文所揭示之某些實施例提供一種RF器件，其包括：一處理器，其經組態以處理RF信號；RF前端電路，其安置於具有一高電阻率部分之一基板上，該RF前端電路包括一開關、一或多個被動器件，及包括安置於該高電阻率部分上方之一SiGe雙極電晶體的一功率放大器；及一天線，其與該RF前端電路之至少一部分通信以促進該等RF信號之傳輸及接收。
10‧‧‧功率放大器
20‧‧‧雙極性接面電晶體(BJT)
95‧‧‧天線
100‧‧‧無線器件
120‧‧‧RF模組
130‧‧‧連接性電路
140‧‧‧記憶體模組
150‧‧‧基頻電路
160‧‧‧電力管理模組
170‧‧‧音訊組件/音訊組件模組
180‧‧‧額外組件
195‧‧‧天線
202‧‧‧開關
204‧‧‧帶通濾波器
206‧‧‧低雜訊放大器(LNA)
208‧‧‧混頻器
209‧‧‧帶通濾波器(BPF)
210‧‧‧類比轉數位轉換器(ADC)
212‧‧‧低通濾波器(LPF)
214‧‧‧功率放大器模組
216‧‧‧混頻器模組
218‧‧‧數位轉類比轉換器(DAC)
220‧‧‧RF模組
222‧‧‧控制模組
224‧‧‧偵測器
226‧‧‧鎖相迴路(PLL)模組
228‧‧‧數位控制介面
295‧‧‧天線
314‧‧‧功率放大器(PA)模組
322‧‧‧PA控制器
323‧‧‧偏壓
324‧‧‧偵測器
331A‧‧‧輸入阻抗匹配網路
331B‧‧‧輸入阻抗匹配網路
332‧‧‧功率放大器控制器
332A‧‧‧級間匹配網路
332B‧‧‧級間匹配網路
333A‧‧‧輸出匹配網路/輸出阻抗匹配電路
333B‧‧‧輸出匹配網路/輸出阻抗匹配電路
335‧‧‧高頻帶PA
337‧‧‧低頻帶PA
338‧‧‧高頻帶PA
339‧‧‧低頻帶PA
400‧‧‧前端模組(FEM)
402‧‧‧開關
404‧‧‧濾波器
406‧‧‧放大器
422‧‧‧控制電路
424‧‧‧偵測器或感測器
431‧‧‧阻抗匹配電路
500A‧‧‧基板
501B‧‧‧高電阻率基板
502C‧‧‧FET電晶體
502F‧‧‧電晶體
502G‧‧‧FET電晶體/電晶體器件
520‧‧‧電晶體
520A‧‧‧雙極電晶體
520B‧‧‧雙極電晶體
551‧‧‧低電阻率植入物
551A‧‧‧低電阻率p型植入物
551B‧‧‧低電阻率植入物/低電阻率層/低電阻率區域
555‧‧‧器件/數位IC
556‧‧‧RF器件
557‧‧‧RF器件
593‧‧‧傳輸線路
700A‧‧‧前端模組
700B‧‧‧前端模組
702A‧‧‧開關
702B‧‧‧兩位置開關(SP2)
706A‧‧‧低雜訊放大器
706B‧‧‧低雜訊放大器
707A‧‧‧開關
714A‧‧‧功率放大器
795A‧‧‧天線埠
795B‧‧‧天線埠
800‧‧‧前端模組
814A‧‧‧功率放大器
814B‧‧‧功率放大器
895‧‧‧天線
896‧‧‧天線
900‧‧‧整合式前端模組
902‧‧‧開關
914A‧‧‧兩級功率放大器
914B‧‧‧三級放大器
922‧‧‧控制邏輯模組
924‧‧‧偵測器模組
925A‧‧‧耦合器
925B‧‧‧耦合器
931‧‧‧匹配濾波器
932‧‧‧匹配濾波器
995‧‧‧天線埠
C1‧‧‧電容器
d 1‧‧‧距離
d 2‧‧‧寬度
dLR‧‧‧距離
各種實施例為說明性目的而在隨附圖式中加以描繪，且絕不應解釋為限制本發明之範疇。另外，不同的所揭示實施例之各種特徵可組合以形成額外實施例，其為本發明之部分。遍及圖式，參考數字可被重複使用以指示在參考元件之間的對應性。
圖1為展示根據本發明之一或多個特徵的無線器件之實施例的方塊圖。
圖2說明根據本發明之一或多個特徵的RF模組之實施例。
圖3A說明根據本發明之一或多個特徵的功率放大器模組之實施例的方塊圖。
圖3B說明根據本發明之一或多個特徵的功率放大器之實施例的示意圖。
圖4說明根據本發明之一或多個特徵的前端模組之方塊圖。
圖5A說明根據本發明之一或多個特徵的形成於低電阻率大塊矽基板上之雙極電晶體之實施例的橫截面圖。
圖5B說明根據本發明之一或多個特徵的形成於高電阻率大塊矽基板上之雙極電晶體的橫截面圖。
圖5C說明根據本發明之一或多個特徵的上面安置有複數個電子器件之基板的實施例。
圖5D說明根據本發明之一或多個特徵的上面安置有電子器件之基板的實施例。
圖5E說明根據本發明之一或多個特徵的安置於高電阻率基板上方之傳輸線路的橫截面圖。
圖5F說明根據本發明之一或多個特徵的形成於低電阻率大塊矽基板上之FET電晶體的橫截面圖。
圖5G說明根據本發明之一或多個特徵的形成於高電阻率大塊矽基板上之FET電晶體的橫截面圖。
圖6說明根據本發明之一或多個特徵的用於在整合式FEM器件中實施高電阻率基板之處理程序的流程圖。
圖7A至圖7B說明根據本發明之一或多個特徵的前端模組之實施例的實例佈局。
圖8說明根據本發明之一或多個特徵的雙頻帶前端模組之實施例。
圖9說明根據本發明之一或多個特徵的整合式前端模組之示意圖。
圖10A及圖10B說明根據本發明之一或多個特徵的用於前端模組之共存濾波器的實施例。
圖11為說明與802.11ac無線通信標準相關聯之增益及斥拒規範的曲線圖。
圖12A至圖12D說明根據本發明之一或多個特徵的用於前端模組之封裝組態的實施例。
本文揭示與整合式RF前端模組(FEM)(諸如，完全整合式FEM)相關之實例組態及實施例。舉例而言，揭示整合式SiGe BiCMOS FEM之實施例，其可致能新興的高輸送量802.11ac WLAN應用。
如上文所論述，RF FEM併入至各種類型之無線器件中，包括電腦網路無線電、蜂巢式電話、PDA、電子遊戲器件、安全及監視系統、多媒體系統，及包括無線LAN(WLAN)無線電的其他電子器件。在過去十年中，已存在WLAN無線電演進之數個主要趨勢。舉例而言，在對較高資料速率通信具有增大需求的情況下，多輸入多輸出(MIMO)技術已被廣泛採用以將資料速率自單輸入單輸出(SISO)操作之54 Mbps增大至108 Mbps或108 Mbps以上(雙串流MIMO操作)。在另一實例中，為了避免與2.4-2.5 GHz頻帶(亦即，2 GHz頻帶、2.4 GHz頻帶、g頻帶)(其針對54 Mbps操作僅具有3個頻道)相關聯之頻寬壅塞，已被愈來愈多地採用雙頻帶(g頻帶及a頻帶)WLAN組態。a頻帶(亦即，5 GHz頻帶、5.9 GHz頻帶)WLAN通常用自4.9 GHz至5.9 GHz之信號來操作，其提供可用頻道之數目的增加。在又一實例中，前端模組(FEM)或前端IC(FEIC)通常為用於無線電前端設計之較佳設計實施。FEM或FEIC不僅簡化無線電前端電路之RF設計，而且大大地降低緊密無線電中的佈局複雜性。針對攜帶型電子器件中之嵌入式WLAN無線電及MIMO無線電，FEM及FEIC證明用於複雜RF電路設計之整合的強度。
新興的IEEE 802.11ac標準為無線電腦網路連接標準，其提供在6 GHz以下之高輸送量WLAN(其通常被稱為5 GHz頻帶)。此規範可實現每秒至少10億位元之多站WLAN輸送量，及每秒至少5億位元(500 Mbit/s)的最大單一鏈路輸送量。在WiFi路由器及消費型電子裝置中，以及在用於智慧電話應用程式處理器之低功率802.11ac技術中，802.11ac晶片組為適用的。802.11ac技術可提供優於先前標準之以下技術進步中的一或多者：較寬之頻道頻寬(例如，80 MHz及160 MHz頻道頻寬對802.11n中之40 MHz最大值)；更多的MIMO空間串流(例如，支援高達8個空間串流對802.11n中之4個)；多使用者MIMO，及高密度調變(高達256 QAM)。基於單鏈路及多站增強，此等進步可允許HD視訊至遍及家庭之多個用戶端的同時串流傳輸、大的資料檔案之迅速同步及備份、無線顯示、大校園/禮堂部署，及製造車間自動化。
用於具有無線通信功能性之器件中的FEM可包括兩個或兩個以上積體電路，每一電路具有整合於其中之一或多個功能建置區塊且安置於基板或晶粒上。作為實例，在雙頻帶WiFi系統之情形下，5 GHz功率放大器、2.4 GHz功率放大器、離散開關及其他組件可裝配至半導體晶粒上以實施FEM系統。或者，兩個或兩個以上半導體晶粒可裝配至一FEM系統中，其中兩個晶粒最可能包含不同的半導體技術(例如，GaAs HBT及CMOS)，其中不同的技術可各自提供優於其他者之某些效能優點。儘管某些實施例在本文中係在2.4 GHz及5 GHz頻帶之情形下揭示，但應理解，本發明之態樣可適用於任何合適或可行的頻帶。舉例而言，某些實施例提供在60 GHz無線電頻帶下或接近60 GHz無線電頻帶操作之整合式FEM。在較高頻率下之操作可提供增大之傳輸頻寬。
關於在單一FEM內部併有多個晶粒之系統，裝配複雜性、組件面積、成本、封裝高度(例如，歸因於FEM內之晶粒至晶粒接合，此取決於所實施之接合的類型)，及總良率可為重要的考慮因素。因此，以下可為合乎需要的：以解決製造成本、複雜性、良率、組件大小及 可靠性問題之方式將FEM之功能建置區塊中的一些或全部整合至單一半導體晶粒中。
將FEM之多個功能建置區塊整合至一半導體晶粒中可引入某些錯雜，此係由於所使用之特定半導體技術的某態樣針對一或多個特定區塊可為次佳的。舉例而言，利用基於砷化鎵(GaAs)之平台(例如，GaAs HBT)的FEM(其可良好地適於RF功率放大)對於低損耗、高隔離開關之整合可能並不具有令人滿意的功能特性。對比而言，用於控制(例如)開關之功能位置或一群組之放大器器件當中的哪些經啟用的控制器可在矽CMOS技術平台中較佳地或最佳地進行。一般而言，每一技術平台可針對給定模組中之每一建置區塊引入某些優點及/或缺點。此外，甚至識別半導體技術平台之使整合(多個)特定建置區塊為次佳的彼等態樣亦可為挑戰性的。
SiGe BiCMOS技術為可用以提供用於FEM組件之完整功能整合之平台的半導體技術平台。舉例而言，在某些實施例中，SiGe雙極電晶體及CMOS FET技術可連同可能之其他類型的電路元件(諸如，電容器、電阻器、互連金屬化等)合併在一起。
可在設計基於SiGe之器件或組件時相關的一個考慮因素為一般與此等基板相關聯之相對低的電阻率，其在某些情況下可能不會提供建構FEM系統之一或多個元件的理想基板。舉例而言，低電阻率基板可與安置於上方之技術元件相互作用，以使彼等元件之個別效能降級。此外，在一些情況下，低電阻率基板可能吸收某些技術元件內之RF信號能量，且將其變換為熱量或其他諧波RF信號。舉例而言，在低電阻率基板上方之傳輸線路元件在輸送RF信號時可為效率較低的，此係由於去往底層基板之信號的損耗及/或分散效應(例如，頻率相依損耗及相移)。此外，在集極與在SiGe雙極電晶體下方且環繞SiGe雙極電晶體之基板之間的接面之寄生電容值可對結合所要之經放 大RF輸入信號產生不合需要的諧波信號具有巨大影響。同樣，在三井NMOS開關中所使用之寄生n井至基板接面可產生不合需要的諧波信號。因此，此等寄生基板接面對諧波信號之產生的影響之識別及相關性，以及其使用基板工程設計之減輕，可大大地影響使用SiGe技術所建構之FEM的總體效能。因此，使整合式FEM設計解決以下目標中之一或多者可為合乎需要的：達成低損耗被動匹配組件；達成低的NPN基板接面電容(Cjs)以經由有效的諧波終止阻抗來增強NPN效率及線性效能；達成低的NFET Cjs以藉由隔離及/或防止下層基板接面之矯正而消除基板損耗影響且增強線性；及經由基板隔離而消除或減少器件基板回饋。如本文所述，經由安置於一或多個SiGe BiCMOS技術元件之下、鄰近於其，及/或支撐其之高電阻率層的使用，某些實施例提供基於SiGe之FEM的改良之效能。
如本文所論述，根據本發明之某些態樣，較高電阻率基板可產生大大地抑制諧波信號之振幅的器件-基板接面。舉例而言，較高電阻率基板可產生具有較寬的空乏區域及因此具有每單位面積之較低電容的接面。在強加信號衝擊器件-基板接面之情況下的此等電容之調變可顯著小於習知「較低電阻率」基板之情況。相應地，接面電容之較小調變可產生如下系統：其中附接至各種電路器件之寄生元件具有增加之靜態行為及對信號失真的較小總體影響。
本文所揭示之某些實施例提供日益低廉及較小組件大小的WiFi FEM，同時緩和設計挑戰且提供功能整合之益處。FEM之所有必要的及/或合乎需要的建置區塊至單一SiGe BiCMOS技術平台上的功能整合可以高電阻率基板為特徵，且可提供對上文所概述之相關問題中之一或多者的解決方案。如下文所述，實施可以如下方式進行：最小化與(例如)電路內之2.4 GHz及5 GHz信號兩者相關聯的RF信號之損耗、信號分散，及/或主動技術元件的寄生接面電容。在主動半導體技術 元件之下、鄰近於其，及/或支撐其之高電阻率層或基板在其他技術(諸如，CMOS或雙極性技術)中的實施可提供類似於一般與SiGe BiCMOS技術相關聯之益處的益處。
如下文更詳細地論述，結合高電阻率大塊基板使用SiGe BiCMOS技術之整合式FEM的某些實施例可簡化某些802.11 a/b/g/n/ac WLAN器件的前端電路設計，且可提供優於某些其他解決方案的以下改良中之一或多者，其中一些在下文更詳細地描述：將功能FEM建置區塊併入於單一晶粒中可允許降低之成本、基板面積、封裝大小及高度，及裝配複雜性；使用單一半導體技術平台可以減少設計挑戰之方式提供針對各種功能區塊之輸入及輸出阻抗及相應匹配網路的改良之調整；在雙極電晶體及MOSFET電晶體之周長及面積寄生接面電容方面的減小可減小藉由此等接面所產生之諧波信號的量值；在與基板相關聯之損耗方面的減小可改良針對三井CMOS FET開關之插入損耗；在基板中之RF信號損耗之量值及頻率相依性兩者方面的減小可允許一次性成功地設計更可預測之RF電路；在RF信號相移之量值及頻率相依性兩者方面的減小可允許更可預測之諧波阻抗終止實施於RF放大器內；在下伏於主動電晶體之寄生接面之量值方面的減小可改良在各種偏壓點處之AC增益；使用高電阻率(HR)植入物(下文關於圖5A至圖5G更詳細地論述)以引入高電阻率基板可允許用於SiGe技術上之移相器、振盪器、低雜訊放大器、驅動器放大器、功率放大器(多模式、多路徑，及其他)及/或濾波器的較高Q被動組件；及改良之晶片內連接可准許功能區塊之更佳置放以滿足特定封裝腳位(pin-out)設計。
圖1說明根據本發明之一或多個態樣的無線器件100之實施例。本發明之應用不限於無線器件，且可應用於包括RF前端電路之任何類型的電子器件。高電阻率基板在SiGe BiCMOS處理程序之情形內的應用可使得各種類型之電路能夠被實現，該等電路將得益於器件-基 板電容(例如，電纜線驅動器、雷射驅動器等)之減小及減小的二階調變效應(諸如，諧波)。無線器件100可包括RF模組120。在某些實施例中，RF模組120包括多個信號處理組件。舉例而言，RF模組120可包括用於順應一或多個無線資料傳輸標準(諸如，GSM、WCDMA、LTE、EDGE、WiFi等)對信號進行放大及/或濾波的離散組件。
RF模組120可包括收發器電路。在某些實施例中，RF模組120包含複數個收發器電路，以便適應關於符合一或多個不同的無線資料通信標準之信號的操作。收發器電路可充當信號源，其判定或設定RF模組120之一或多個組件的操作模式。或者或另外，基頻電路150或能夠將一或多個信號提供至RF模組120之一或多個其他組件可充當提供至RF模組120的信號源。在某些實施例中，RF模組120可包括數位轉類比轉換器(DAC)、使用者介面處理器，及/或類比轉數位轉換器(ADC)(及可能之其他者)。
RF模組120電耦合至基頻電路150，基頻電路150處理與藉由一或多個天線(例如，95、195)所接收及/或傳輸之信號相關聯的無線電功能。此等功能可包括(例如)信號調變、編碼、射頻移位，或其他功能。基頻電路150可結合即時作業系統而操作，以便適應時序相依功能性。在某些實施例中，基頻電路150包括或連接至中央處理器。舉例而言，基頻電路150及中央處理器可組合(例如，單一積體電路之部分)，或可為單獨模組或器件。
基頻電路150直接地抑或間接地連接至記憶體模組140，記憶體模組140含有一或多個揮發性及/或非揮發性記憶體/資料儲存器件或媒體。可包括於記憶體模組140中之儲存器件之類型的實例包括快閃記憶體(諸如，NAND快閃記憶體、DDR SDRAM、行動DDR SRAM)，或任何其他合適類型之記憶體，包括磁性媒體(諸如，硬碟機)。此外，包括於記憶體模組140中之儲存器的量可基於一或多個條件、因 素或設計偏好而變化。舉例而言，記憶體模組140可含有大約256 MB，或任何其他合適的量(諸如，1 GB或1 GB以上)。包括於無線器件100中之記憶體的量可取決於諸如成本、實體空間分配、處理速度等之因素。
無線器件100包括電力管理模組160。電力管理模組160尤其包括電池或其他電源。舉例而言，電力管理模組可包括一或多個鋰離子電池。另外，電力管理模組160可包括用於管理自電源至無線器件100之一或多個區域之電力流動的控制器模組。儘管電力管理模組160在本文中可描述為除電力管理控制器之外亦包括電源，但如本文所使用之術語「電源」及「電力管理」可指代電力提供、電力管理，或兩者，抑或任何其他電力相關的器件或功能性。
無線器件100可包括一或多個音訊組件170。實例組件可包括一或多個揚聲器、聽筒、頭戴式耳機插孔，及/或其他音訊組件。此外，音訊組件模組170可包括音訊壓縮及/或解壓縮電路(亦即，「編解碼器」)。音訊編解碼器可被包括以用於編碼信號以供傳輸、儲存或加密，或用於解碼以供播放或編輯(在可能之其他事物當中)。
無線器件100包括連接性電路130，連接性電路130包含一或多個器件以供在來自一或多個外部源之資料的接收及/或處理時使用。為此目的，連接性電路130可連接至一或多個天線195。舉例而言，連接性電路130可包括一或多個功率放大器器件，其中每一者連接至一天線。舉例而言，天線195可用於順應一或多個通信協定之資料通信，諸如WiFi(亦即，順應IEEE 802.11標準族中之一或多者)或藍芽。多個天線及/或功率放大器可為合乎需要的，以適應順應不同的無線通信協定之信號的傳輸/接收。尤其，連接性電路130可包括全球定位系統(GPS)接收器。
連接性電路130可包括一或多個其他通信入口網站(portal)或器 件。舉例而言，無線器件100可包括實體槽或埠，以用於經由資料通信頻道與通用串列匯流排(USB)、小型USB、微型USB、安全數位(SD)、miniSD、microSD、用戶識別模組(SIM)，或其他類型之器件嚙合。
無線器件100包括一或多個額外組件180。此等組件之實例可包括顯示器，諸如LCD顯示器。該顯示器可為觸控式螢幕顯示器。此外，無線器件100可包括顯示控制器，該顯示控制器可與基頻電路150及/或單獨的中央處理器分離或整合。可包括於無線器件100中之其他實例組件可包括一或多個相機(例如，具有2 MP、3.2 MP、5 MP，或其他解析度之相機)、羅盤、加速度計，或其他功能器件。
上文結合圖4所述之組件及無線器件100係提供作為實例，且為非限制性的。此外，各種所說明組件可組合為較少的組件，或分為額外組件。舉例而言，基頻電路150可至少部分地與RF模組120組合。作為另一實例，RF模組120可分成單獨的接收器及傳輸器部分。
圖2提供諸如上文關於圖1所說明之RF模組的RF模組之實施例。RF模組220包括開關202，開關202連接至天線295。天線295可在RF模組220與外部源之間接收及/或傳輸無線信號。在某些實施例中，開關202經組態以選擇用於無線信號通過開關202之傳播的路徑。在某些實施例中，開關202之第一組態在天線與RF模組220之接收器部分之間連接路徑。RF模組之接收器部分可包括(例如)帶通濾波器(BPF)209，帶通濾波器(BPF)209為如下器件：使某一範圍或頻帶內之頻率通過，且斥拒或衰減在彼範圍外的頻率。BPF 209可經組態以濾除對應於操作之所要頻道的RF信號之不合需要的頻譜。在某些實施例中，RF模組之接收器部分包括雙頻帶功能性，其中接收器信號劃分為對應於操作之不同頻道的多個接收器路徑(未圖示)。
所接收信號自帶通濾波器提供至低雜訊放大器(LNA)206，低雜 訊放大器(LNA)206用以放大所接收信號。為用以放大可能極弱之信號之電子放大器的LNA 206可為合乎需要的，以便放大藉由天線295所俘獲的可能相對弱之信號。儘管LNA描繪為在BPF 204之後安置於接收器路徑中之一點處，但LNA 206可安置於接收器路徑中之任何合適的位置。LNA 206可在BPF 204之後被安置，以便避免頻帶外信號之放大。在某些實施例中，LNA 206安置為相對靠近天線295，以便減少饋飼線中原本可能降低接收器敏感性的損耗。
信號可自LNA 206提供至混頻器208，且進一步提供至類比轉數位轉換器(ADC)210。混頻器208為非線性電路，其將所接收RF信號轉換為中間頻率以供藉由基頻模組處理。混頻器208可經組態以自施加至其之兩個信號產生新的頻率，該兩個信號諸如所接收RF信號，及來自鎖相迴路(PLL)模組226之信號，諸如藉由結合PLL 226操作之本地振盪器所產生的信號。ADC 210可為合乎需要的，以用於將所接收RF信號轉換為數位信號以供基頻處理。數位信號可藉由ADC經由數位控制介面228提供至無線器件之一或多個組件。
當開關202被置於傳輸操作模式下時，路徑在天線與RF模組220之收發器部分之間啟用。信號可(諸如)自基頻處理器或其他模組經由數位控制介面228提供至RF模組。舉例而言，信號可提供至數位轉類比轉換器(DAC)218，數位轉類比轉換器(DAC)218用以將所接收信號轉換為類比信號以供藉由RF模組傳輸。經轉換類比信號可傳遞至混頻器模組216且進一步傳遞至功率放大器模組214，功率放大器模組214放大待傳輸之信號。下文關於圖3A及圖3B進一步詳細描述功率放大器(PA)模組214。功率放大器可耦合至偵測器，該偵測器偵測存在於功率放大器模組中之信號功率。待傳輸之信號可傳遞至低通濾波器(LPF)212，低通濾波器(LPF)212自所傳輸信號濾除雜訊及其他非所要頻率。在某些實施例中，LPF 212在傳輸器路徑中安置於PA 214之 前，以便避免非所要信號之放大。信號係藉由RF模組220使用天線295而傳輸。
RF模組220可進一步包含用於控制RF模組之各種元件之操作的一或多個控制模組222。控制模組222可包含控制功能性，諸如頻帶選擇邏輯、開關控制邏輯，及/或放大器啟用邏輯。
圖3為可併入於圖2中所示之RF模組220中、圖1中之RF模組120中的功率放大器(PA)模組314之實施例的方塊圖。PA模組314經說明為多級PA模組。儘管模組314包含兩個級，但根據本文所揭示之一或多個實施例的功率放大器模組可包含任何合適數目個增益級。此外，PA模組314之不同頻帶可包含不同數目個增益級。
為了說明實例PA拓撲，2級低頻帶及高頻帶PA展示於圖3中。歸因於在高頻帶與低頻帶(諸如，802.11a頻帶及802.11bg頻帶)PA之間的共通性，本文之描述可集中於高抑或低頻帶PA設計；然而，將理解，本發明之一或多個特徵可應用於任何頻帶或其他PA設計。在某些實施例中，頻帶外斥拒可在輸入阻抗匹配網路(331A或331B)，及/或級間匹配網路(332A或332B)中達成。在一些實施中，輸出匹配網路(333A或333B)不僅針對頻帶內操作提供最佳匹配阻抗，而且提供可為所要以產生最佳信號線性的諧波阻抗終止。
功率放大器模組314可(諸如)針對兩個單獨頻道包含複數個信號頻帶路徑。功率放大器模組314可包含任何合適數目個放大器級。舉例而言，功率放大器模組或功率放大器模組之一或多個部分可含有一或多個單級及/或多級功率放大器。功率放大器模組314可包括一或多個阻抗匹配網路，該一或多個阻抗匹配網路經組態以匹配在各種電路組件之間的阻抗。舉例而言，在包含多級功率放大器之實施例中，阻抗匹配電路可經組態以匹配在功率放大器之一或多個電晶體級之間的阻抗。在某些實施例中，功率放大器模組在功率放大器模組之輸入部 分處包含阻抗匹配網路331A、331B以便匹配在功率放大器模組314與功率放大器模組所耦合至之一或多個電路元件之間的阻抗，以及輸出阻抗匹配電路333A、333B。在某些實施例中，輸出阻抗匹配網路333A、333B經組態以匹配功率放大器模組314之阻抗與藉由耦合至功率放大器模組314之天線所展示的阻抗。
在某些實施例中，功率放大器模組314包含形成於高電阻率大塊矽基板上方之一或多個NPN雙極電晶體放大器。下文關於圖5A至圖5B及圖6論述此電晶體結構及形成。在一些實施例中，功率放大器模組可以高階整合為特徵，其中所有匹配網路、頻帶外斥拒濾波器、電壓調節器、偏壓電路、邏輯電路、溫度補償、功率偵測器、CMOS相容開關，及/或雙工濾波器被整合。在某些實施例中，雙頻帶PA設計亦可以滿足新興之雙頻帶802.11ac標準之要求的極佳線性為特徵。
圖3B提供可用於諸如圖3A中所示之功率放大器模組的功率放大器模組中之個別功率放大器10的示意圖。功率放大器可接收RF信號，且將RF信號提供至一或多個電晶體級。在某些實施例中，功率放大器包括雙極性接面電晶體(BJT)20，其中電晶體之基極接收待放大之RF信號。電晶體20可在其發射極處接地，且在電晶體之基極處所提供的電壓位準可控制在集極部分與發射極部分之間通過的電流。集極可提供輸出信號，該輸出信號對應於提供至功率放大器之輸入RF信號的放大版本。功率放大器之各種其他組態可根據本文所揭示之實施例使用，且可包括包含任何合適類型或組態之(多個)電晶體的功率放大器。如上文所述，PA 10可為多級功率放大器模組之一放大器。
在一些實施中，圖3A中所示之PA模組314可針對bg頻帶PA具有2個級且針對a頻帶PA具有3個級，且可將匹配電路、頻帶外斥拒濾波器、功率偵測器及偏壓控制整合於緊密大小(例如，1.5 mm×1.6 mm) 晶片中。在某些實施例中，bg頻帶PA可在18 dBm下藉由大約2% EVM且在19.5 dBm輸出功率下藉由大約3%而達成大約28 dB增益。a頻帶PA可經組態以在18 dBm下藉由大約2% EVM且在19 dBm輸出功率下藉由大約3% EVM而達成大約32 dB增益。此實施例將不僅滿足常規的頻帶外發射要求，而且滿足新興的256 QAM 802.11ac標準之線性要求。802.11ac器件之誤差向量量值(EVM)在最高資料速率下為-32 dB，其低於針對802.11g器件之EVM 7 dB。因此，與針對習知802.11應用之線性要求相比，針對802.11ac功率放大器之線性要求顯著增加。
PA模組314可包括用於控制一或多個功率放大器之功率放大器控制器332。儘管並未如此限制，但控制功率放大器一般指代設定、修改或調整藉由功率放大器所提供之功率放大的量。PA模組314可為包括功率放大器控制器及一或多個功率放大器之功能性的單一整合式組件。在其他實施中，無線器件100可包括單獨的功率放大器控制電路及(多個)功率放大器。
通常，歸因於GaAs基板之不良熱特性，基於GaAs之PA線性在動態模式操作中可受損害。GaAs PA設計可能需要外部電路來改良動態模式線性。在某些實施例中，更高階之偏壓電路可經實施以解決PA級之間的熱差，該等熱差可在動態模式操作下導致線性及增益兩者之減少或不降級，同時如針對802.11ac操作所要求而降低總的電流要求來以低的EVM底限操作。此外，各種其他技術可經實施以解決與GaAs設計相關聯之問題。
PA設計可基於矽鍺(SiGe)BiCMOS技術，該技術可使用或充分利用低阻抗路徑來以矽穿孔接地。在某些實施例中，此設計可適配於大約1.6×1.5 mm2之面積。SiGe BiCMOS為針對bg頻帶PA設計之被證實技術。然而，可存在與以下內容相關聯之某些設計挑戰：在SiGe技術 中在6 GHz下實現具有高增益及線性的放大器。藉由可接受的線性在高頻下產生高功率的挑戰在於：歸因於增加之基板損耗及來自低電阻率矽基板之寄生負載，效率傾向於與頻率成反比。
如上文所論述，某些習知FEM經組態以使用外部開關及/或雙工濾波器、LNA及PA來操作，其中一或多個組件為單獨的/獨立的。在某些實施例中，FEM包含將整合有此等功能中之全部或一些的單一模組或單一晶片。圖4說明根據本文所揭示之一或多個實施例的前端模組(FEM)400之方塊圖。FEM 400可包括圖2中所示及上文所述之功能元件的至少一部分。在某些實施例中，FEM 400提供定位於無線器件之天線與第一中間頻率級之間的電路中之一些或全部。舉例而言，FEM 400可包含接收器中之組件中的一些或全部，該等組件在信號轉換為較低中間頻率之前在原始傳入射頻下處理該信號。根據本文所揭示之實施例的前端模組可包含任何合適數目或組態之功能元件。為便利或其他，本文之前端模組的描述可包括在某些組態中為不必要或因其他原因不合需要的一或多個元件或模組。此外，本文之各種描述可省略在特定組態中可為合乎需要的一或多個功能器件或模組。因此，應理解，如本文關於所展示及/或所描述之元件的數目及/或組態所述之FEM之描述並非限制性的。
圖4包括開關402、一或多個濾波器404、一或多個放大器406、控制電路422、阻抗匹配電路431，及/或一或多個偵測器或感測器424。開關可為任何合適的開關，諸如SP2T、SP3T、SP4T或其他類型之開關。FEM 400可經組態以充當收發器，亦即，提供用於無線器件之一或多個接收器及/或傳輸器組件之處理電路的模組。濾波器404(例如)可為頻率選擇性濾波器，諸如低通濾波器、高通濾波器，或帶通濾波器、雙工濾波器，且可用以隔離用於傳輸或處理之一或多個頻率。FEM 400可進一步包括一或多個放大器406，諸如低雜訊放 大器及/或功率放大器。在某些實施例中，FEM 400之接收器分支與LNA相關聯，而FEM 400之傳輸器分支與PA相關聯。在某些實施例中，圖4中所說明之FEM 400為整合式的，使得所揭示組件組合於單一晶粒上。舉例而言，FEM 400之組件或功能元件中的全部或實質上全部可安置於單一基板(諸如，基於矽之基板)上。FEM 400之各種組件的整合可提供某些益處，諸如增加之設計簡單性、降低之製造成本、減小之大小或輪廓，及/或其他益處。
在某些實施例中，FEM 400之各種組件含於多個單獨晶片或晶粒中，如與完全整合相對。舉例而言，針對某些高功率應用，可能需要將FEM 400之被動組件中的一些或全部整合至單獨晶片或整合式被動器件(IPD)中。IPD之使用針對成本、複雜性、效能，及/或其他原因可為合乎需要的。此等實施例可包括三個單獨的晶粒，併有一或多個功率放大器之第一者、併有IPD之第二者，及併有開關及/或LNA的第三者。
某些實施例包含使用絕緣體上矽(SOI)技術所製造之IC。絕緣體上矽(SOI)技術指代在半導體製造中使用分層之矽-絕緣體-矽基板替代習知矽基板，以提供器件隔離且減小寄生器件電容，藉此可能改良電路效能。基於SOI之器件不同於習知大塊矽建置器件之處在於：矽接面形成於電絕緣體(諸如，二氧化矽)上方且藉由電絕緣體環繞。在SOI應用之某些實施例中，基礎基板為高電阻率(例如，大約1 kOhm*cm)基板。基礎基板可具有安置於其上方之相對薄的氧化物層，在該氧化物層上方安置有另一層矽。建置於上部矽層上之器件與大塊基板且彼此間可為本質上電及熱隔離的。絕緣層及最頂部矽層可隨應用廣泛地變化。基於SOI之技術可提供與大塊CMOS處理相關的以下益處中之一或多者：與建置於大塊Si基板上之CMOS相比，建置於二氧化矽上的SOI CMOS可能需要較不複雜之井結構；在大塊 CMOS電路中固有之封鎖效應可歸因於n井及p井結構之較大隔離而減小或消除；與源極區域及汲極區域相關聯之接面電容可歸因於相對薄的經摻雜Si主體或井而顯著減小；在源極區域及汲極區域之下的寄生接面電容可藉由絕緣氧化物層而顯著減小或消除，此改良在匹配效能下之功率消耗；在輻射損壞耐性方面改良CMOS可歸因於可用於藉由輻射之電子-電洞對產生之Si的相對小的體積而達成。
在某些實施例中，FEM可在絕緣體上矽(SOI)型晶粒上包括LNA及開關。SOI技術可為合乎需要的，原因在於：SOI晶粒提供相對高電阻率基板，且因此，被動器件可促進高Q及低損耗特性。良好地適於基於SOI之製造的雙極性器件基於雙極性器件之電流/雜訊效能常常用於LNA構造。然而，SOI實施可包含與大塊矽技術相比增加的基板成本。此外，關於使用SOI技術所形成之功率放大器，此等設計可能不允許足夠熱耗散特性。
在某些實施例中，圖4中所示之FEM 400的組件使用矽-鍺(SiGe)技術整合於單一晶粒上。SiGe可用於異質接面雙極電晶體，且可在混頻信號電路及類比電路IC應用中提供特定益處。SiGe係使用習知矽處理工具組製造於矽晶圓上。SiGe程序可達成類似於矽CMOS製造之成本的成本，且可低於某些其他異質接面技術(諸如，砷化鎵(GaAs))之成本。
圖5A說明形成於低電阻率大塊矽基板上之雙極電晶體520A之實施例的橫截面圖。電晶體520A可使用SiGe/Si技術形成，且可為NPN、PNP，或其他類型之電晶體。如上文所論述，矽基板之低電阻率本質可使此器件針對某些RF應用為不合適的或不合需要的。
如上文所述，儘管SiGe技術已大體使用低電阻率大塊基板建置，但此低電阻率可導致某些缺點，該等缺點可使完全FEM整合較不可行或較不合乎需要。舉例而言，藉由低電阻率，歸因於在整合於矽 表面上之器件之間的不良隔離，常常存在回饋。來自一器件之不合需要的信號可行進通過低電阻率基板，以不利地影響處理其他信號之其他器件的效能。在某些實施例中，低電阻率基板之效應係藉由替代地在高電阻率基板上或鄰近於高電阻率基板建置SiGe器件而衰減或避免。此等技術可允許類似於在基於GaAs之技術中所實施之設計方法的設計方法。由於矽晶圓常常比GaAs晶圓低廉(在其他優點當中)，因此使用SiGe技術可提供成本益處。
圖5B說明形成於高電阻率大塊矽基板上之雙極電晶體520B之實施例的橫截面圖。電晶體520B可使用SiGe/Si技術形成，且可為NPN、PNP，或其他類型之電晶體。SiGe/Si技術之使用可允許具有快於傳統Si電晶體之操作的電晶體之形成。在某些實施例中，圖5B之器件包括一層高電阻率大塊基板，諸如具有大於50 Ohm*cm之電阻率特性的矽。在某些實施例中，大塊基板為高電阻率p型矽。舉例而言，高電阻率層可具有約1000 Ohm*cm之電阻率。如圖5B中所示，電晶體520B包括n+型子集極區域，該區域可包含(例如)重砷植入物。然而，取決於所利用之技術，子集極，及/或電晶體520B之其他部分可包含各種類型/材料。
在某些器件製造程序中，低電阻率基板之磊晶層(例如，n型磊晶層(「n-epi」))可在大塊矽基板之頂部表面附近形成。舉例而言，在處理期間，砷或來自經植入子集極區域之其他材料可向外擴散且再沈積於矽基板之表面上，從而形成低電阻率層。在某些實施例中，n-epi層可具有約1-100 Ohm*cm之電阻率，且厚度可為大約1 μm。另外，如可在SiGe/Si器件製造程序中使用，二氧化矽在高電阻率矽基板之表面上的施加可引入吸引自由載流子之固定電荷且進一步降低表面附近的大塊電阻率。此層在表面處之形成可為不合需要的，此係由於其低電阻率本質可導致不合需要的寄生電流傳導，該寄生電流傳導 導致誘發非線性及諧波失真的洩漏、串音、高頻損耗，及易受外部電場影響。
為了至少部分地減輕藉由低電阻率層所引入之可能相關問題，晶圓可藉由至少部分地損壞或更改低電阻率層之結構的物質來處理。舉例而言，在某些實施例中，氬氣可植入於晶圓中，以至少部分地破壞彼區域中之矽晶格。為稀有氣體之氬係惰性的，且因此不與矽或其他材料化學反應。以下可能並非合乎需要的：植入晶格破壞劑且緊密接近主動器件，或依賴於單晶體基板之任何器件。因此，在某些實施例中，在距主動器件(諸如，雙極電晶體)至少預定距離之區域中選擇性地進行藉由晶格破壞劑(亦即，高電阻率植入物)對晶圓的處理。舉例而言，高電阻率植入物可在距將受植入物不利地影響之器件至少一微米距離處經植入。在某些實施例中，高電阻率植入物在距主動器件至少10 μm處經植入。在某些實施例中，高電阻率植入物在距主動器件5 μm至10 μm處經植入。
替代於上文所論述之高電阻率植入物或除上文所論述之高電阻率植入物之外，可使用解決與低電阻率相關聯之寄生傳導問題的各種其他方法。舉例而言，在某些實施例中，晶圓可在氧化物施加之前藉由一層多晶矽或非晶矽(亦即，「陷阱豐富(trap-rich)」層)來處理，其經組態以鎖住自由載流子，藉此斥拒在操作頻率下的行動性。此方法可適於SOI應用，且可能能夠承受針對CMOS處理所需之高溫條件。另外，用於恢復晶圓之高電阻率特性的任何其他合適的或合乎需要的機構可結合本文所揭示之實施例有利地利用。此外，如所示之一或多個溝槽可蝕刻至晶圓中，藉此阻止基板中之載流子跨越該(等)溝槽的移動。
針對某些實施例，半導體晶圓(例如，上面形成有圖5B之雙極電晶體520B的半導體晶圓)可包括具有第一雜質類型的高電阻率大塊矽 基板(例如，圖5B之高電阻率大塊矽基板)，該高電阻率大塊矽基板具有處於頂部平面中的頂部表面。此外，如(例如)圖5B中所示，半導體晶圓可包括：具有第二雜質類型之電晶體子集極區域，其至少部分地安置於頂部平面以下；及具有第二雜質類型之低電阻率磊晶層，其安置為鄰近於頂部表面且處於平行於頂部平面的平面中。低電阻率磊晶層可至少部分地藉由雜質自子集極區域之向外擴散而形成。另外，半導體晶圓可包括具有第一雜質類型之低電阻率井，該低電阻率井安置為鄰近於頂部表面且在頂部平面下方延伸，該低電阻率井定位為距電晶體子集極區域一距離。此距離可介於5 μm與10 μm之間。
在一些狀況下，低電阻率井實質上環繞電晶體子集極區域。此外，第一雜質類型可為p型，且第二雜質類型可為n型。或者，第一雜質類型可為n型，且第二雜質類型可為p型。在一些狀況下，定位於低電阻率井與電晶體子集極區域之間的區域具有高於低電阻率井及子集極區域兩者之電阻率特性。
在一些實施中，半導體晶圓可包括溝槽，該溝槽安置於子集極區域與低電阻率井之間且在頂部平面下方延伸。此溝槽可藉由蝕刻掉高電阻率大塊矽基板之一部分而形成。
在某些實施中，子集極區域可為安置於高電阻率大塊矽基板上方之SiGe雙極電晶體的組件。此外，低電阻率井可包括砷植入物或硼植入物。此外，半導體晶圓可包括安置為鄰近於高電阻率大塊矽基板之頂部表面的高電阻率處理區(high-resistivity treatment)。高電阻率處理區可定位為距電晶體子集極區域一距離，該距離大於低電阻率井定位為距電晶體子集極區域的距離。在一些實施中，高電阻率處理區可包括晶格破壞植入物、氬植入物、一層非晶矽，及/或多晶矽層。
半導體晶圓之某些實施例可包括具有第一雜質類型之高電阻率大塊矽基板，該高電阻率大塊矽基板具有處於頂部平面中的頂部表 面。此外，半導體晶圓可包括經摻雜汲極區域及經摻雜源極區域。經摻雜汲極區域及經摻雜源極區域中之每一者可具有第二雜質類型，且可在頂部平面下方延伸。在一些狀況下，經摻雜汲極區域及經摻雜源極區域為安置於高電阻率大塊基板上方之FET電晶體的組件。此外，半導體可包括具有第二雜質類型之低電阻率磊晶層，該低電阻率磊晶層安置為鄰近於頂部表面且處於平行於頂部平面的平面中。另外，半導體可包括具有第一雜質類型之低電阻率井，該低電阻率井安置為鄰近於頂部表面且在頂部平面下方延伸。低電阻率井可定位為距經摻雜汲極區域及經摻雜源極區域兩者至少一距離。此外，低電阻率井可包括砷植入物或硼植入物。
就先前所述之實例中的一些而言，在一些狀況下，第一雜質類型為p型且第二雜質類型為n型，且在其他狀況下，第一雜質類型為n型且第二雜質類型為p型。此外，半導體晶圓可包括溝槽，該溝槽安置於經摻雜汲極區域或經摻雜源極區域與低電阻率井之間。此溝槽可藉由蝕刻掉高電阻率大塊矽基板之一部分而形成。
藉由一些實施，半導體晶圓可包括安置為鄰近於高電阻率大塊矽基板之頂部表面的高電阻率處理區。此高電阻率處理區可定位為距經摻雜汲極區域及經摻雜源極區域一距離，該距離大於低電阻率井定位為距經摻雜汲極區域及經摻雜源極區域的距離。此外，高電阻率處理區可包括晶格破壞植入物、氬植入物、一層非晶矽，及/或多晶矽層。
儘管高電阻率基板可為有助於合乎需要之雙極電晶體構造的，但使諸如CMOS之某些器件與低電阻率基板相關聯可為合乎需要的。因此，在某些實施例中，一或多個器件(諸如，CMOS FET器件及/或SiGe雙極性HBT器件)生長於大塊矽基板上。歸因於某些器件上之高電阻率基板的不合需要之效應，低電阻率基板(例如，p型植入物(「p 井」))可在此等器件之下或鄰近於其而植入。因此，電晶體520可得益於對基板之低電阻率p井擴散及接觸，以及周圍的高電阻率區域(下文更詳細地論述)。P井可包含至少部分地環繞電晶體520B之集極的頻帶，或可為靠近集極之局部擴散區域。儘管電晶體及基板之某些實施例在本文中係在NPN、NFET或其他雜質類型器件之情形下描述，但應理解，本文所揭示之實施例中的任一者可包含n型或p型集極、井，及大塊基板。作為p井頻帶，可存在距n井之一或多個某些臨界距離，該一或多個距離最小化或實質上減小NPN集極-接面電容及諧波產生。在某些實施例中，在無p井之頻帶的情況下，集極n井將不會與生長於高電阻率基板之頂部的n-epi層充分地隔離，除非該隔離係藉由用某植入物或反摻雜或深溝槽使n-epi層呈現高電阻率而達成。
在某些實施例中，電荷包可收集於圖5B中所示之溝槽與p井之間的區域中。因此，以下可為合乎需要的：使溝槽安置為緊鄰於p井，以便避免此電荷收集。在某些實施例中，諸如圖5B中所示之高電阻率器件的高電阻率器件在子集極區域與p井之間不包含溝槽。P井可用以設立或限制空乏區域之寬度，藉此增加在n井/p井接面處的電容。圖5B中所描繪之實施例包括安置為鄰近於p井之高電阻率植入物區域。
在某些實施例中，p井可安置於電晶體520B與安置於基板上之一或多個被動或主動器件之間。因此，p井可在電晶體520B與此等器件之間提供至少部分電隔離。
在一些實施例中，半導體晶粒(例如，上面形成有雙極電晶體520B之半導體晶粒)可包括具有高電阻率部分的矽基板。此外，半導體晶粒可包括在高電阻率部分上方安置於矽基板上的雙極電晶體(例如，雙極電晶體520B)。雙極電晶體可以矽或矽-鍺合金基極為特徵，且可為功率放大器之組件。或者或另外，雙極電晶體可為用於調節或 產生電子信號之電路的組件。
如圖5B中所說明，在一些狀況下，矽基板包括低電阻率磊晶層(例如，n-EPI)。此低電阻率磊晶層可至少部分地在高電阻率部分上方鄰近於基板之頂部表面的第一部分而形成。在一些狀況下，低電阻率磊晶層包括來自電晶體之在雙極電晶體之處理期間已向外擴散的經植入子集極區域的材料。此外，在一些狀況下，矽基板之頂部表面的至少一第二部分包括高電阻率晶格破壞植入物。矽基板之頂部表面的此第二部分可距雙極電晶體大於1 μm。
在某些實施例中，半導體晶粒可包括安置於高電阻率晶格破壞植入物上方之被動器件。此外，如圖5B中所示，半導體晶粒之矽基板可包括至少部分地環繞雙極電晶體的低電阻率井。另外，半導體晶粒可包括在高電阻率部分上方安置於矽基板上之主動器件。在一些狀況下，低電阻率井之至少一部分可安置於雙極電晶體與主動器件之間，藉此至少部分地電隔離主動器件與雙極電晶體。在一些實施例中，半導體晶粒可包括安置於矽基板上之主動器件及被動器件。在一些此等狀況下，低電阻率井至少部分地安置於雙極電晶體器件與主動器件及被動器件兩者之間。
在一些狀況下，半導體晶粒包括被動器件，該被動器件安置於反摻雜高電阻率區域上方。矽基板之高電阻率部分可具有大於500 Ohm*cm之電阻率值。舉例而言，在一些狀況下，矽基板之高電阻率部分具有大約1 kOhm*cm的電阻率。
圖5C說明上面安置有複數個電子器件之基板的俯視圖。如圖5C中所示，低電阻率p型植入物551A可安置於數位IC或器件555之集合之下，以減小干擾。然而，在某些實施例中，諸如SiGe雙極性器件之一些器件不具有圍繞其安置的低電阻率植入物。舉例而言，用於RF開關之一或多個三井隔離NMOS器件及/或用於功率放大器的一或多個 雙極性SiGe電晶體不在下方接收低電阻率植入物，但可接收圍繞器件之周長安置的低電阻率植入物551B。因此，單一晶圓或晶粒可併有高電阻率基板區域及低電阻率基板區域兩者。FEM組件之整合可允許線接合之消除，此可有助於器件的改良之效能及/或減小之大小。
如圖5C中所示，基板500A之第一部分包括數位IC 555。舉例而言，IC 555可與任何非RF器件(諸如，控制器、數位I/O、ADC、DAC等)相關聯。器件555安置於低電阻率植入物551A上方。而低電阻率植入物551A安置為鄰近於器件555，環繞低電阻率植入物551或在低電阻率植入物551之下的基板可具有高電阻率特性，如上文所述。以下可為合乎需要的：在此低電阻率區域上形成器件555，以便達成低電阻率基板可關於各種類型之器件提供的某些有益的特性。舉例而言，低電阻率植入物可在器件與基板之間提供有效接觸，且幫助抽出可由於器件之操作而注入至基板中的自由載流子。低電阻率植入物551A可延伸超過器件555之佔據面積距離d1。
低電阻率植入物安置為過於靠近主動器件可導致各種問題，諸如在器件與低電阻率區域之間的不合需要之電容性耦合。舉例而言，當低電阻率基板過於靠近主動器件時，接面電容可形成於器件之n型層與p型低電阻率植入物之間。此等問題可至少部分地廢除利用高電阻率基板來開始之目的。因此，在某些實施例中，RF器件556安置於高電阻率基板501B上方且緊鄰於高電阻率基板501B。
為了達成與低電阻率相關聯之益處中的一些，低電阻率植入物551B可在器件556附近(儘管並非過於靠近器件556)被植入。在某些實施例中，為了避免不合需要之耦合或其他結果，低電阻率植入物551並不侵入器件之預定距離內，或器件之內埋層的預定距離內。關於器件556之各種區域，在器件與低電阻率層551B之間的距離可大於大約1微米。本文所揭示之某些實施例可提供低電阻率植入物之至少部分 地最佳化置放。舉例而言，在某些實施例中，低電阻率植入物551B安置於一距離處，該距離足夠距器件556以避免大的耦合(例如，1 μm之外)，但足夠靠近以有效利用空間(例如，在器件之10 μm至15 μm內)。
圖5C以環繞器件556之至少一部分之橢圓區域的形式展示低電阻率層551B。儘管展示為橢圓，區域551B可具有任何合適的或合乎需要的形狀或大小，諸如關於矩形器件之矩形區域，如在圖5D中所示的實施例中。低電阻率區域551B可關於器件556之徑向軸線具有特定寬度d 2。
圖5D說明安置於基板上之RF器件的俯視圖。RF器件557可為(例如)諸如圖5B中所示之NPN電晶體的NPN電晶體。在某些實施例中，RF器件557藉由低電阻率區域或井(諸如，p型低電阻率基板(「p井」))環繞。低電阻率區域(「HR」)可包含深井。低電阻率區域可被利用，以便將空乏限制為鄰近之高電阻率植入物區域對正電壓電位在RF器件557之子集極與底層之大塊基板之間的存在所作出的限制。
如上文所述，以下可為合乎需要的：在實施例中利用諸如圖5D中所示之低電阻率區域的低電阻率區域(例如，p井)以組態低電阻率區域，使得其不會過於靠近RF器件557。因此，在某些實施例中，低電阻率區域經安置為距RF器件557至少距離d LR。舉例而言，使低電阻率區域安置為距RF器件557之外周長至少1 μm、3 μm、5 μm或10 μm可為合乎需要的。距離d LR可經最佳化以減小各種PN接面之接面電容。由於PN接面之電容係電壓相依的，因此距離d LR經組態以使得寄生電容減小或最小化可為重要的。
在RF器件與低電阻率區域之間的空間可藉由低電阻率磊晶層在基板之上部表面處填滿，如上文結合圖5B所述。在某些實施例中，一或多個溝槽形成於RF器件與低電阻率植入物之間。舉例而言，如 圖5D中所示，兩個溝槽可環繞RF器件557。此等溝槽可以某方式形成，且在減小接面電容及限制來自器件557之空乏區域之寬度時可為有用的。根據本文所揭示之實施例的溝槽可具有任何合適的或合乎需要的深度。舉例而言，溝槽可為深溝槽，從而延伸至器件557之子集極或在子集極的深度下方延伸。在低電阻率基板區域之外部，如上文所述，以下可為合乎需要的：引入晶格破壞植入物或其他結構更改程序，以便破壞諸如形成於基板表面處或附近之n磊晶或自由載流子區域的上部低電阻率層，藉此將高電阻率特性恢復至該區域(在圖5D中識別為「HR」)。HR區域可選擇性地植入於各種區域中，以便改良RF及非RF器件之操作。
諸如電阻器、電容器、電感器及傳輸線路之被動元件可安置於高電阻率區域的正上方。儘管此等高電阻率區域(如上文所述)包含晶格之上部層已被破壞之基板，但此等被動組件不需要此上部晶格，且可在存在高電阻率區域之情況下經歷改良的高頻效能。
在一些實施例中，RF模組或器件(例如，RF器件557)可包括經組態以接收複數個組件之封裝基板。此外，RF模組可包括安裝於封裝基板上之晶粒。晶粒可具有高電阻率基板部分、包括安置於高電阻率基板部分上方之SiGe雙極電晶體的功率放大器，及一或多個被動器件。或者，晶粒可具有高電阻率基板部分、包括安置於高電阻率基板部分上方之FET電晶體的開關，及一或多個被動器件。另外，RF模組可包括複數個連接器，該複數個連接器經組態以在晶粒與封裝基板之間提供電連接。
圖5E說明安置於基板之高電阻率區域上方的傳輸線路之橫截面。高電阻率區域可(例如)藉由用晶格破壞劑(諸如，氬或另一稀有氣體)處理矽基板之頂部層而形成。高電阻率區域可幫助隔離傳輸線路593與周圍的器件，減少高頻損耗，且斥拒自另外之底層自由載流子 所產生之諧波信號的振幅，該等載流子係自存在於二氧化矽介電層中之固定電荷吸引至表面。諸如傳輸線路593之被動器件可存在於具有主動RF器件(諸如，功率放大器雙極電晶體)之單一大塊矽高電阻率基板上，其中高電阻率區域或植入物安置為接近於電晶體，但並不侵入電晶體或阻礙電晶體之效能，如圖5C中所示。
圖5F說明形成於低電阻率大塊矽基板上之FET電晶體502F之實施例的橫截面圖。電晶體502F可使用SiGe/Si技術形成，且可為三井NFET，或其他類型之電晶體。如上文所論述，矽基板之低電阻率本質可使此器件針對某些RF應用為不合適的或不合需要的。
圖5G說明形成於高電阻率大塊矽基板上之FET電晶體502G之實施例的橫截面圖。電晶體502G可使用SiGe/Si技術形成，且可為三井NFET，或其他類型之電晶體。類似於上文關於圖5B所述之雙極性器件，電晶體502G可安置為鄰近於低電阻率區域或井(諸如，p型井(「p井」))或藉由低電阻率區域或井環繞。p井可為深井，且可輔助限制與電晶體502G之n型接面相關聯的空乏區域。在p井外部，可存在高電阻率區域，諸如藉由氬在基板之頂部表面上的離子植入所形成以至少部分地破壞低電阻率磊晶區域或在高電阻率大塊基板之頂部表面處或附近所形成之自由電荷之累積的區域。
在低電阻率基板p井擴散及接觸提供為距器件502G之某一距離，及已藉由某植入物或反摻雜或深溝槽呈現高電阻率的周圍的高電阻率區域的情況下，電晶體502G可達成與相鄰器件之大的電隔離。舉例而言，基板上可安置有一或多個其他被動或主動器件，其中p井至少部分地安置於電晶體502G與此等器件之間。關於其他被動器件(例如，在FET器件之形成之後在金屬層中塑造的電感器)，此等器件可由於安置於高電阻率區域之正上方而具有較高效能，其中高電阻率區域已藉由高電阻率植入物或反摻雜或一或多個深溝槽之利用而呈現高電 阻率。電晶體器件502G可為RF開關電路之部分，或可形成混頻器電路或低雜訊放大器電路，或其他電路模組之部分。
在一些實施例中，半導體晶粒(例如，上面形成有圖5G之電晶體502G的半導體晶粒)可包括具有高電阻率部分之矽基板及在高電阻率部分上方安置於基板上的FET電晶體(例如，電晶體502G)。此FET電晶體可為三井NMOS器件。此外，FET電晶體可為RF開關或混頻器電路之組件。
在一些狀況下，矽基板具有低電阻率磊晶層，該低電阻率磊晶層在高電阻率部分之至少一部分上方鄰近於基板之頂部表面的第一部分而形成。低電阻率磊晶層可包括來自FET電晶體之在FET電晶體之處理期間已向外擴散的經植入子集極區域的摻雜物。此外，在一些狀況下，矽基板之頂部表面的至少一第二部分包括高電阻率晶格破壞植入物。基板之頂部表面的第二部分可距FET電晶體5 μm至15 μm。
半導體器件亦可包括安置於高電阻率晶格破壞植入物上方之被動器件。此外，矽基板之頂部表面的至少一第二部分可包括反摻雜高電阻率區域。另外，矽基板可包括至少部分地環繞FET電晶體之低電阻率井。針對某些實施例，半導體晶粒可包括在高電阻率部分上方安置於矽基板上之主動器件。低電阻率井之至少一部分可安置於FET電晶體與主動器件之間，藉此至少部分地電隔離主動器件與FET電晶體。或者，半導體晶粒可包括安置於矽基板上之主動器件及被動器件。低電阻率井可至少部分地安置於FET電晶體器件與主動器件及被動器件兩者之間。在一些狀況下，低電阻率井實質上環繞FET電晶體器件。
在一些實施例中，半導體器件包括被動器件，該被動器件安置於反摻雜高電阻率區域上方。矽基板之高電阻率部分可具有大於500 Ohm*cm之電阻率值。舉例而言，在一些狀況下，矽基板之高電阻率 部分具有大約1 kOhm*cm或1 kOhm*cm以上的電阻率。
針對一些實施例，半導體晶粒可包括具有高電阻率部分之矽基板，及在高電阻率部分上方安置於基板上的主動RF器件。另外，半導體晶粒可包括至少部分地環繞主動RF器件之低電阻率井。低電阻率井可安置為距主動RF器件第一距離。此距離可取決於特定應用及設計。
舉例而言，該距離可介於5 μm與10 μm之間、介於10 μm與15 μm之間，或大於15 μm。在一些狀況下，第一距離為足夠大的，以實質上消除在主動RF器件與低電阻率井之間的寄生耦合。此外，低電阻率井可包括對矽基板之低電阻率擴散及接觸。或者或另外，低電阻率井可包括p型擴散。此外，低電阻率井可包括砷植入物或硼植入物。
在一些狀況下，主動RF器件可包括數個不同的器件。舉例而言，主動RF器件可為SiGe雙極電晶體、三井NMOS器件，或pFET器件。此外，半導體器件可包括數個額外層。舉例而言，半導體器件可包括低電阻率磊晶層、具有相對高的電阻及不良之自由載流子傳導性質的一層高電阻率非晶矽，及/或一層高電阻率多晶矽。
在一些狀況下，半導體器件可包括安置為距器件第二距離之晶格破壞植入物。此晶格破壞植入物可包括氬。此外，第二距離可大於第一距離。在一些狀況下，第二距離可介於1 μm與5 μm之間、介於5 μm與10 μm之間，或大於10 μm。針對一些實施例，晶格破壞植入物經安置為緊鄰於低電阻率井之至少一部分。
類似於圖5G中所說明之實例，在一些狀況下，半導體晶粒可包括安置於主動RF器件與低電阻率區域之間的一或多個溝槽。在一些狀況下，半導體晶粒可包括兩個溝槽(諸如，具有電晶體502G)。
如本文所揭示，形成於高電阻率大塊基板上之RF器件可使用傳統矽技術形成，或可使用SiGe/Si BiCMOS技術形成。SiGe BiCMOS技 術之一優點為RF核心與類比電路之相對容易的整合。在某些實施例中，RF核心組件可基於SiGe電晶體及類比組件，諸如偏壓電路、功率放大器、低雜訊放大器、RF開關，及功率偵測器。藉由允許CMOS邏輯與異質接面雙極電晶體之整合，SiGe可尤其適於混頻信號電路。與傳統同質接面雙極電晶體相比，異質接面雙極電晶體具有較高的前向增益及較低的反向增益。此轉譯為更好的低電流及高頻效能。作為具有可調整頻帶間隙之異質接面技術，SiGe與僅矽技術相比可提供更靈活的頻帶間隙調諧。
當與基於SOI之應用相比時，功率放大器在基於SiGe之應用中可具有改良的熱特性。舉例而言，在基於SOI之應用中，存在於矽與主動器件之間的絕緣體可具有低的熱傳導性，從而至少部分地防止藉由PA器件所產生之熱量的耗散。基於SiGe之電晶體可建置於半絕緣基板上，從而允許熱量經由基板移除，如在其他基於矽之應用中。此外，藉由提供整合CMOS技術與雙極性技術之能力，SiGe應用可提供改良之線性。
SiGe應用可建置於具有n型擴散之高電阻率大塊矽基板上。較高的電阻率可改良電晶體層級效能，且允許(例如)高Q被動組件、濾波器、開關及放大器在單一晶片上的整合。與建置於高電阻率基板上之FEM相關聯的被動組件之效能可大大地取決於結合基板所使用之後端金屬的類型。
如上文所論述，傳統SiGe技術併有具有相對低的電阻率(諸如，約10 Ohm*cm至50 Ohm*cm)之大塊矽。本文所述之某些較佳實施例相反地涉及提供高電阻率基板，電晶體及/或其他器件使用經修改或相同的處理程序流程建置於該高電阻率基板上。FEM使用高電阻率BiCMOS SiGe技術之整合可提供優於其他技術之某些優點，諸如將開關及PA電晶體兩者整合至大塊基板中的能力。舉例而言，在高電阻 率應用中，電晶體接面電容(Cjs)可實質上減小(諸如)10或10以上之因子。另外，與藉由低電阻率基板所獲得之Cjs串聯電阻率組件相比，與大塊基板相關聯之Cjs串聯電阻率組件可增大高達10至100倍或以上。結果，功率損耗可實質上減小。來自大塊基板之低寄生影響可在相鄰電路及/或相鄰器件之間提供改良之RF隔離，且歸因於底層低損耗矽區域而提供較低的損耗。來自大塊之低寄生影響將進一步減輕以其他方式受約束之阻抗調諧，該調諧對於針對線性或飽和功率放大器應用最佳地匹配功率放大器級諧波頻率為必要的。
當將底層基板自低電阻率轉換為高電阻率時，各種挑戰可出現。舉例而言，當大塊基板電阻率改變時，與安置於n型擴散上之主動組件相關聯的空乏寬度與在低電阻率基板中相比傾向於較大。空乏寬度之此增大可為大量的，諸如一或多個數量級。大的空乏寬度可引起某些問題，諸如允許RF或DC信號干擾相鄰器件或可能晶圓之背部。
圖6為用於處理程序600之流程圖，處理程序600用於實施鄰近於SiGe BiCMOS技術元件之高電阻率層或基板，且將FEM組件整合至單一晶粒中。在某些較佳實施例中，處理程序係以如下方式進行：最小化與電路內之雙頻帶信號相關聯之RF信號的損耗、信號分散，及主動技術元件之寄生接面電容。處理程序涉及在區塊610處提供高電阻率大塊矽基板之至少一部分，其可(例如)使用矽晶種生長。當生長高電阻率基板時，以維持具有相對緊密控制之電阻率的方式進行此可為合乎需要的，此可大大地取決於存在於基板中之氧沈澱(Oi)的量。亦即，生長如下基板可為合乎需要的：其電阻率及固有載流子類型(p對n)不傾於在後續處理期間大量更改。在某些實施例中，在大塊基板中之過量氧沈澱可引起基板在SiGe及CMOS製程之製造期間的類型轉換，諸如自p型至n型。類型轉換可導致空乏寬度之大增加，從而引起 器件之間的干擾串音或衝穿。
如上文結合圖5B、圖5D所說明，處理程序600可進一步包括，在區塊620處，在晶圓之某些區域中植入低電阻率植入物。舉例而言，此低電阻率植入物可經組態，使得各種RF器件可藉由植入物至少部分地環繞，及/或各種非RF器件可形成於植入物上。低電阻率植入物可藉由限制空乏寬度而允許在一或多個器件與底層基板之間的有效接觸。
在區塊630處，在基板上形成一或多個主動器件。此等器件之實例可包括各種類型之電晶體。在區塊650處，可在基板上形成一或多個被動器件(電阻器、電感器等)。被動器件可有利地形成於基板之區域上方，該等區域之表面已經處理以在其表面處或附近使基板返回至高電阻率。在某些實施例中，處理程序600允許諸如功率放大器之RF器件在高電阻率矽基板上的整合。
如上文所述，在高電阻率矽晶圓之製造程序期間，相對低電阻率矽之磊晶層可在晶圓之上部表面上形成。因此，處理程序600可包括步驟640，步驟640涉及在所選擇區域中破壞低電阻率磊晶層之至少一部分以在彼等區域中恢復基板的高電阻率特性。此步驟係在區塊640處說明，且可藉由用氬氣處理基板之表面而執行，藉此至少部分地破壞彼區域中的晶格。
在某些實施例中，半導體晶粒可藉由一方法製造，該方法提供高電阻率大塊矽基板之至少一部分(例如，與圖6之區塊610相關聯的處理程序)且在高電阻率大塊矽基板上形成一或多個雙極電晶體(例如，與圖6之區塊630相關聯的處理程序)。此外，該方法可包括在高電阻率大塊矽基板之頂部表面上植入低電阻率基板，及在低電阻率基板上安置一或多個數位電路器件。
在一些例子中，半導體晶粒可藉由一方法製造，該方法提供高 電阻率大塊矽基板之至少一部分且在高電阻率大塊矽基板上形成一或多個FET電晶體。此外，該方法可包括在高電阻率大塊矽基板之頂部表面上植入低電阻率基板，及在低電阻率基板上安置一或多個數位電路器件。
製造半導體晶粒之另一方法可包括提供高電阻率大塊矽基板之至少一部分，及在高電阻率大塊矽基板上方形成一或多個主動RF器件。另外，該方法可包括在高電阻率大塊矽基板之頂部表面上植入低電阻率井，該低電阻率井距該一或多個主動RF器件第一距離。此外，該方法可包括植入高電阻率植入物，該高電阻率植入物距該一或多個主動RF器件第二距離。此第二距離可大於10 μm。此外，第二距離可介於5 μm與15 μm之間。在一些狀況下，第二距離大於第一距離。
圖7A至圖7B說明可併有本文所揭示之特徵中之一或多者的前端模組之實施例的實例佈局。FEM可基於(例如)應用規範或要求根據任何合適的組態設計。所描繪之FEM可包含在圖式中未展示的一或多個元件或器件。此外，圖7A至圖7B中所示之FEM可為整合式的，如上文所述。
圖7A說明諸如經組態以用於WLAN操作之FEM的FEM 700A之實施例的示意圖。圖7A中所示之FEM 700A為單頻帶前端模組。舉例而言，FEM 700A可經組態以在2.4 GHz(g頻帶)下或附近操作。如所示，FEM 704經由開關702A連接至天線埠795A。將開關702A連接至天線埠之線路可包括一或多個被動器件，諸如電容器C1。FEM 700A包括傳輸器路徑及接收器路徑。傳輸器路徑包括功率放大器714A，功率放大器714A可連接至偵測器輸入端，如所示。當開關702A處於第一位置時，路徑形成於傳輸器部分與天線之間。FEM 700A進一步包括低雜訊放大器706A作為FEM之接收器部分的部分。另外，接收器部 分包括具有開關707A之旁路分支，其係藉由控制輸入控制。當開關嚙合時，自天線所提供之信號可繞過低雜訊放大器706A。某些實施例中係使用SiGe BiCMOS技術整合FEM 700A，開關707A可有利地與包括於FEM 700A中之被動器件及/或其他器件整合。
圖7B中所示之前端模組700B亦為單頻帶前端FEM。舉例而言，前端模組可經組態以用於在約5 GHz頻率範圍(a頻帶)下之操作。圖7A及圖7B之不同之處可在於：圖7A展示三位置開關(SP3)，而圖7B之前端模組包括兩位置開關(SP2)702B。圖7A及圖7B可分別對應於g頻帶及a頻帶操作。
如圖7A及圖7B中所示，根據本發明之某些態樣的FEM可包括一或多個開關(702A、702B)，該一或多個開關用於在傳輸模式與接收模式、操作之不同頻帶之間切換，或其他用途。然而，在某些實施例中，除一或多個開關之外或替代於一或多個開關，一或多個雙工器濾波器包括於FEM中。如本文所述之FEM的整合可有利地允許此等雙工器與其他前端IC組件的整合。舉例而言，某些實施例使用雙工器濾波器與開關之組合提供雙頻帶收發器功能性，以在低頻帶/高頻帶，及接收器/傳輸器模式之間交替。
在某些實施例中，FEM可包含雙頻帶架構。圖8說明包含g頻帶及a頻帶操作電路之雙頻帶FEM的實施例。FEM 800包括兩個單獨的開關，針對兩個頻帶中之每一者有一個。在某些實施例中，FEM 800針對兩個頻帶包括單一開關，諸如四或五位置開關。所示之FEM 800進一步包括兩個天線(895、896)，每一天線與單獨操作頻帶相關聯。在某些實施例中，前端模組經組態以在2.4 GHz g頻帶以及至5 GHz a頻帶下操作。每一頻帶包括接收器部分及傳輸器部分兩者。接收器及/或傳輸器部分可包括一或多個放大器，如上文所論述。此等放大器可為單級或多級放大器。舉例而言，所示之功率放大器(814A及814B)為 三級放大器。此外，FEM 800可包括一或多個濾波器(未圖示)。在某些實施例中，FEM 800之組件中的一些或全部使用SiGe BiCMOS技術整合於單一晶粒中，如本文所述。
圖9提供根據本文所揭示之一或多個實施例的整合式前端模組900之示意圖。FEM 900為經組態以用於在2.4 GHz頻帶(g頻帶)及5 GHz頻帶(a頻帶)兩者中之操作的雙頻帶模組。儘管所示之FEM 900係在雙頻帶2.4 GHz及5 GHz FEM之情形下描述，但應理解，本文所述之特徵在經組態以用於一或多個其他頻帶中之操作的前端模組中可具有適用性。
FEM 900包括天線埠995，天線埠995耦合至具有四個位置之開關。天線之位置中的兩者對應於前端模組之接收器路徑，一者用於2.4 GHz頻帶，且另一者用於5 GHz頻帶。開關之剩餘的兩個位置對應於FEM 900之傳輸器路徑，一者用於相關頻帶中之每一者，類似於接收器部分。FEM 900包含結合g頻帶操作模式之兩級功率放大器914A及結合a頻帶操作模式的三級放大器914B。傳輸器部分之每一頻帶可包括一或多個匹配濾波器，該一或多個匹配濾波器用於匹配在功率放大器與(例如)天線，或無線器件之其他組件之間的阻抗。FEM 900進一步包括控制邏輯模組922，控制邏輯模組922用於控制前端模組之一或多個元件，諸如開關902。
FEM 900包括偵測器模組924，偵測器模組924用於偵測傳輸器部分之一或多個線路上的信號以提供用於輸出功率調節的資料。結合偵測器模組924，FEM 900可包括一或多個耦合器(925A、925B)，諸如方向性耦合器或其他類型之耦合器。耦合器925A、925B啟用在傳輸器部分與偵測器模組924之間的功率耦合。在一些實施中，功率偵測可在驅動器與輸出級之間的級間匹配電路處實現。在中間級處之功率偵測可與實際輸出功率大體成比例。此外，藉由在除放大器之輸出端 以外的位置處耦合至傳輸器部分可有利地提供與天線失配的至少部分隔離，使得功率讀數穩定性得以改良。
在某些實施例中，整合式前端模組(例如，FEM 900)可包括具有高電阻率部分之矽基板及在高電阻率部分上方安置於矽基板上的雙極電晶體，該雙極電晶體以矽或矽-鍺合金基極為特徵。高電阻率部分可具有大於500 Ohm*cm之電阻率值。在一些狀況下，電阻率可為大約1 kOhm*cm。此外，整合式前端模組可包括開關，該開關可為SP4T或SP5T開關。
雙極電晶體可為功率放大器模組之部分。在此等狀況下，功率放大器模組可包括經組態以在第一頻帶中放大RF信號之第一功率放大器器件，及經組態以在與第一頻帶分開之第二頻帶中放大RF信號的第二功率放大器器件。第一頻帶可包括2.4 GHz，且第二頻帶可包括5 GHz。此外，第一功率放大器器件可經組態以根據IEEE 802.11b/g規範放大RF信號，且該第二功率放大器器件可經組態以根據IEEE 802.11a/ac規範放大RF信號。在一些狀況下，功率放大器模組包括多級功率放大器。關於一些實施，第一功率放大器器件為兩級功率放大器，且第二功率放大器器件為三級功率放大器。在一些組態中，前端模組包括至少部分地耦合至功率放大器模組之功率偵測器模組。
在一些設計中，前端模組可包括安置於矽基板上方之至少一被動器件。此外，前端模組可包括低雜訊放大器模組。在一些實施中，低雜訊放大器模組可包括低雜訊放大器旁路開關。
半導體晶粒之某些實施例可包括矽基板，該矽基板包括高電阻率部分且經組態以接收複數個組件。此外，半導體晶粒可包括安置於矽基板上之RF前端電路。此RF前端電路可包括安置於高電阻率部分上方之雙極電晶體，該雙極電晶體以矽或矽-鍺合金基極為特徵。此外，RF前端電路可經組態以順應IEEE 802.11ac無線通信標準處理無 線信號。此外，在一些實施中，RF前端電路包括被動濾波器。
在某些實施例中，射頻(RF)模組包括經組態以接收複數個組件之封裝基板。此外，RF模組可包括安裝於封裝基板上之晶粒。此晶粒可包括高電阻率基板部分、開關、包括安置於高電阻率基板部分上方之SiGe雙極電晶體的功率放大器，及一或多個被動器件。此外，RF模組可包括複數個連接器，該複數個連接器經組態以在晶粒與封裝基板之間提供電連接。在一些狀況下，封裝基板具有小於3.0 mm2之面積，且RF模組之高度可小於0.5 mm。
在特定實施例中，RF器件可包括經組態以處理RF信號之基頻電路總成，及安置於具有高電阻率部分之基板上的RF前端電路。RF前端電路可包括開關、一或多個被動器件，及包括安置於高電阻率部分上方之雙極電晶體的功率放大器，該雙極電晶體以矽或矽-鍺合金基極為特徵。另外，RF器件可包括與RF前端電路之至少一部分通信的天線，以促進RF信號之傳輸及接收。
本文所揭示之前端模組的實施例可經組態以符合一或多個無線通信標準之頻帶增益及斥拒規範，該等標準諸如802.11ac(針對802.11ac頻帶增益/斥拒規範參見圖11)。在使用砷化鎵基板所建構之802.11ac順應FEM中，共存濾波可使用(例如)五階帶通功率放大器濾波器來實施。圖10A說明可供在2.4 GHz頻率下操作之2級GaAs FEM使用的五階帶通濾波器的實施例。圖10A之濾波器包括半絕緣GaAs基板上之高Q電感器。圖10A中所說明之各種器件可採取任何合乎需要的值。舉例而言，在某些實施例中，器件具有等於或近似等於以下之值：C1=3.0 pF；C2=4.8 pF；C3=3.0 pF；C4=3.3 pF；C5=3.3 pF；L1=1.6 nH；L2=1.2 nH；及L3=1.2 nH。
歸因於相應的濾波器實施之固有較高的插入損耗，令人滿意的增益/斥拒特性可能難以在使用低電阻率大塊基板之2級SiGe實施中達 成。然而，在某些實施例中，3級SiGe放大器可供6階橢圓濾波使用以達成足夠的效能。如與兩個相對，可能需要三個級，此係歸因於在來自較高階濾波及低電阻率大塊矽基板之損耗方面的增加。因此，關於低電阻率的基於SiGe之技術，以下可為合乎需要的：使用六階橢圓濾波器來實施共存濾波，以便滿足802.11ac規範。圖10B說明可在基於SiGe之802.11ac順應FEM中使用之六階橢圓濾波器的實施例。圖10B中所說明之各種器件可採取任何合乎需要的值。舉例而言，在某些實施例中，器件具有等於或近似等於以下之值：C1=1.5 pF；C2=7.3 pF；C3=5.0 pF；L1=6.4 nH；L2=0.7 nH；L3=1.2 nH；L4=4.4 nH；L5=4.0 nH；及L6=5.4 nH。
圖11展示利用如圖10B中所示之濾波器的濾波器之3級低電阻率SiGe FEM的可能效能對2級GaAs效能。如圖11中所說明，增益可能需要在此SiGe實施例中升高，以便滿足在2.4 GHz至2.5 GHz下之增益要求。此增益增加可藉由額外的高頻預驅動器級來達成，藉此需要額外增益級。此頻帶內增益斜變問題可使低電阻率的基於SiGe之解決方案與其他解決方案(例如，基於GaAs之解決方案)相比在某些方面為較不合乎需要的。
然而，如本文所述，高電阻率SiGe解決方案可允許802.11ac順應FEM利用與2級GaAs效能相當的2級解決方案。此等2級解決方案可有利地提供令人滿意的效能，而無電流消耗、實體大小之額外增加，及可能需要以適應6階濾波器(如圖10B中所示之濾波器)的在電路複雜性方面之總體增加。
在某些實施例中，整合式前端模組可藉由一方法形成，該方法提供高電阻率大塊矽基板之至少一部分且在高電阻率大塊矽基板上形成一或多個電晶體。在一些狀況下，該方法可進一步包括圍繞該一或多個電晶體植入低電阻率區域。
圖12A至圖12D說明用於FEM模組之封裝組態的實施例，該等FEM模組包括(例如)功率放大器模組、低雜訊放大器模組及開關。在圖12A及圖12C之實施例中，FEM包含兩個單獨的晶粒(指明為「U1」及「U2」)，該等晶粒共同提供FEM功能性。該兩個晶粒藉由線接合在各種區域處連接。另外，該等晶粒經由線接合連接至上面安置有該兩個晶粒之電路板或引線框架封裝上的連接襯墊。
關於圖12B及圖12D，FEM包含單數整合式晶粒(指明為「U1」)，該晶粒提供所有必要之FEM功能性。圖12B之FEM可為根據上文所述之實施例的整合式FEM。舉例而言，FEM可包含BiCMOS SiGe技術，該技術可允許FEM之各種組件的整合，如上文所述。如所示，與圖12A及圖12C中所示之FEM相比，圖12B及圖12D之FEM佔據較小的封裝佔據面積及輪廓。在被需要以容納圖12B及圖12D之FEM的空間方面之此減小可允許更緊密的無線器件設計。隨著針對愈來愈小之電子器件的需求增加，FEM組件至單一晶粒中之整合可變得日益合乎需要。
儘管已描述整合式前端模組之各種實施例，但一般熟習此項技術者將顯而易見，更多的實施例及實施係可能的。舉例而言，整合式FEM之實施例適用於併有各種FEM組件的不同類型之無線通信器件。另外，整合式FEM之實施例適用於緊密的高效能設計為所要的系統。本文所述之實施例中的一些可結合諸如行動電話之無線器件來利用。然而，本文所述之一或多個特徵可用於利用RF信號之任何其他系統或裝置。
除非上下文另外清楚要求，否則遍及描述及申請專利範圍，詞「包含」及其類似者將以包括性意義解釋，如與排他性或詳盡性意義相對；亦即，意義為「包括(但不限於)」。如本文大體使用，詞「耦合」指代兩個或兩個以上元件可直接連接抑或藉由一或多個中間元件 連接。另外，當用於本申請案中時，詞「本文」、「上文」、「下文」及類似輸入之詞應指代本申請案整體且非指代本申請案之任何特定部分。在上下文准許之情況下，在使用單數或複數數目之以上實施方式中的詞亦可分別包括複數或單數數目。關於兩個或兩個以上項目之清單的詞「或」，彼詞涵蓋該詞之所有以下解譯：清單中之項目中的任一者、清單中之所有項目，及清單中之項目的任何組合。
本發明之實施例的以上詳細描述不欲為詳盡的或將本發明限於上文所揭示之精確形式。如熟習相關技術者將認識到，儘管上文為說明性目的而描述了本發明之特定實施例及實例，但各種等效修改在本發明之範疇內係可能的。舉例而言，儘管以給定次序呈現處理程序或區塊，但替代性實施例可執行具有呈不同次序之步驟的常式或使用具有呈不同次序之區塊的系統，且一些處理程序或區塊可被刪除、移動、添加、再分、組合，及/或修改。此等處理程序或區塊中之每一者可以多種不同方式來實施。又，儘管處理程序或區塊時常展示為連續執行的，但此等處理程序或區塊可替代地並行執行，或可在不同時間執行。
本文所提供之本發明的教示可應用於其他系統，未必為上文所述之系統。上文所述之各種實施例的元件及動作可組合以提供另外實施例。
儘管已描述本發明之一些實施例，但此等實施例已僅藉由實例呈現，且不欲限制本發明之範疇。實際上，本文所述之新穎方法及系統可以多種其他形式體現；此外，在不脫離本發明之精神的情況下，可進行在本文所述之方法及系統之形式上的各種省略、取代及改變。隨附申請專利範圍及其等效物意欲涵蓋如將屬於本發明之範疇及精神的此等形式或修改。
95‧‧‧天線
100‧‧‧無線器件
120‧‧‧RF模組
130‧‧‧連接性電路
140‧‧‧記憶體模組
150‧‧‧基頻電路
160‧‧‧電力管理模組
170‧‧‧音訊組件/音訊組件模組
180‧‧‧額外組件
195‧‧‧天線

Claims (125)

  1. 一種半導體晶粒，其包含：一矽基板，其具有一高電阻率部分；及一雙極電晶體，其在該高電阻率部分上方安置於該矽基板上。
  2. 如請求項1之半導體晶粒，其中該雙極電晶體為以一矽或矽-鍺合金基極為特徵之一雙極電晶體。
  3. 如請求項1之半導體晶粒，其中該雙極電晶體為一功率放大器之一組件。
  4. 如請求項1之半導體晶粒，其中該雙極電晶體為用於調節或產生電子信號之一電路的一組件。
  5. 如請求項1之半導體晶粒，其中該矽基板包括一低電阻率磊晶層，該低電阻率磊晶層至少部分地在該高電阻率部分上方鄰近於該基板之一頂部表面的一第一部分而形成。
  6. 如請求項5之半導體晶粒，其中該低電阻率磊晶層包括來自該電晶體之在該雙極電晶體之處理期間已向外擴散的一經植入子集極區域的材料。
  7. 如請求項5之半導體晶粒，其中該矽基板之該頂部表面的至少一第二部分包括一高電阻率晶格破壞植入物。
  8. 如請求項7之半導體晶粒，其中該矽基板之該頂部表面的該第二部分距該雙極電晶體大於1 μm。
  9. 如請求項7之半導體晶粒，其進一步包含一被動器件，該被動器件安置於該高電阻率晶格破壞植入物上方。
  10. 如請求項1之半導體晶粒，其中該矽基板包括至少部分地環繞該雙極電晶體之一低電阻率井。
  11. 如請求項10之半導體晶粒，其進一步包含在該高電阻率部分上方安置於該矽基板上之一主動器件，該低電阻率井之至少一部分安置於該雙極電晶體與該主動器件之間，藉此至少部分地電隔離該主動器件與該雙極電晶體。
  12. 如請求項10之半導體晶粒，其進一步包含安置於該矽基板上之一主動器件及一被動器件，其中該低電阻率井至少部分地安置於該雙極電晶體器件與該主動器件及該被動器件兩者之間。
  13. 如請求項1之半導體晶粒，其進一步包含一被動器件，該被動器件安置於一反摻雜高電阻率區域上方。
  14. 如請求項1之半導體晶粒，其中該高電阻率部分具有大於500 Ohm*cm之一電阻率值。
  15. 如請求項1之半導體晶粒，其中該高電阻率部分具有大約1 kOhm*cm之一電阻率。
  16. 一種製造一半導體晶粒之方法，其包含：提供一高電阻率大塊矽基板之至少一部分；及在該高電阻率大塊矽基板上形成一或多個雙極電晶體。
  17. 如請求項16之方法，其進一步包含在該高電阻率大塊矽基板之一頂部表面上植入一低電阻率基板，及在該低電阻率基板上安置一或多個數位電路器件。
  18. 一種射頻(RF)模組，其包含：一封裝基板，其經組態以接收複數個組件；一晶粒，其安裝於該封裝基板上，該晶粒具有一高電阻率基板部分、包括安置於該高電阻率基板部分上方之一SiGe雙極電晶體的一功率放大器，及一或多個被動器件；及複數個連接器，其經組態以在該晶粒與該封裝基板之間提供電連接。
  19. 一種半導體晶粒，其包含：一矽基板，其具有一高電阻率部分；及一FET電晶體，其在該高電阻率部分上方安置於該基板上。
  20. 如請求項19之半導體晶粒，其中該FET電晶體為一個三井NMOS器件。
  21. 如請求項19之半導體晶粒，其中該FET電晶體為一RF開關之一組件。
  22. 如請求項19之半導體晶粒，其中該FET電晶體為一混頻器電路之一組件。
  23. 如請求項19之半導體晶粒，其中該矽基板具有一低電阻率磊晶層，該低電阻率磊晶層在該高電阻率部分之至少一部分上方鄰近於該基板之一頂部表面的一第一部分而形成。
  24. 如請求項23之半導體晶粒，其中該低電阻率磊晶層包括來自該FET電晶體之在該FET電晶體之處理期間已向外擴散的一經植入子集極區域的摻雜物。
  25. 如請求項23之半導體晶粒，其中該矽基板之該頂部表面的至少一第二部分包括一高電阻率晶格破壞植入物。
  26. 如請求項25之半導體晶粒，其中該基板之該頂部表面的該第二部分距該FET電晶體5 μm至15 μm。
  27. 如請求項25之半導體晶粒，其進一步包含一被動器件，該被動器件安置於該高電阻率晶格破壞植入物上方。
  28. 如請求項23之半導體晶粒，其中該矽基板之該頂部表面的至少一第二部分包括一反摻雜高電阻率區域。
  29. 如請求項19之半導體晶粒，其中該矽基板包括至少部分地環繞該FET電晶體之一低電阻率井。
  30. 如請求項29之半導體晶粒，其進一步包含在該高電阻率部分上 方安置於該矽基板上之一主動器件，該低電阻率井之至少一部分安置於該FET電晶體與該主動器件之間，藉此至少部分地電隔離該主動器件與該FET電晶體。
  31. 如請求項29之半導體晶粒，其進一步包含安置於該矽基板上之一主動器件及一被動器件，該低電阻率井至少部分地安置於該FET電晶體器件與該主動器件及該被動器件兩者之間。
  32. 如請求項31之半導體晶粒，其中該低電阻率井實質上環繞該FET電晶體器件。
  33. 如請求項19之半導體晶粒，其進一步包含一被動器件，該被動器件安置於一反摻雜高電阻率區域上方。
  34. 如請求項19之半導體晶粒，其中該高電阻率部分具有大於500 Ohm*cm之一電阻率值。
  35. 如請求項19之半導體晶粒，其中該高電阻率部分具有大約1 kOhm*cm或以上之一電阻率。
  36. 一種製造一整合式前端模組之方法，其包含：提供一高電阻率大塊矽基板之至少一部分；及在該高電阻率大塊矽基板上形成一或多個FET電晶體。
  37. 如請求項36之方法，其進一步包含在該高電阻率大塊矽基板之一頂部表面上植入一低電阻率基板，及在該低電阻率基板上安置一或多個數位電路器件。
  38. 一種射頻(RF)模組，其包含：一封裝基板，其經組態以接收複數個組件；一晶粒，其安裝於該封裝基板上，該晶粒具有一高電阻率基板部分、包括安置於該高電阻率基板部分上方之一FET電晶體的一開關，及一或多個被動器件；及複數個連接器，其經組態以在該晶粒與該封裝基板之間提供 電連接。
  39. 一種半導體晶粒，其包含：一矽基板，其具有一高電阻率部分；一主動RF器件，其在該高電阻率部分上方安置於該基板上；及一低電阻率井，其至少部分地環繞該主動RF器件，該低電阻率井經安置為距該主動RF器件一第一距離。
  40. 如請求項39之半導體晶粒，其中該低電阻率井包括對該矽基板之一低電阻率擴散及接觸。
  41. 如請求項39之半導體晶粒，其中該低電阻率井包括一p型擴散。
  42. 如請求項39之半導體晶粒，其中該低電阻率井包括一砷植入物。
  43. 如請求項39之半導體晶粒，其中該低電阻率井包括一硼植入物。
  44. 如請求項39之半導體晶粒，其中該主動RF器件為一SiGe雙極電晶體。
  45. 如請求項39之半導體晶粒，其中該主動RF器件為一個三井NMOS器件。
  46. 如請求項39之半導體晶粒，其中該主動RF器件為一pFET器件。
  47. 如請求項39之半導體晶粒，其中該第一距離介於1 μm與5 μm之間。
  48. 如請求項39之半導體晶粒，其中該第一距離介於5 μm與10 μm之間。
  49. 如請求項39之半導體晶粒，其中該第一距離介於10 μm與15 μm之間。
  50. 如請求項39之半導體晶粒，其中該第一距離大於15 μm。
  51. 如請求項39之半導體晶粒，其進一步包含一低電阻率磊晶層。
  52. 如請求項39之半導體晶粒，其進一步包括一層高電阻率非晶矽，該層高電阻率非晶矽具有相對高的電阻及不良的自由載流子傳導性質。
  53. 如請求項39之半導體晶粒，其進一步包括一層高電阻率多晶矽。
  54. 如請求項39之半導體晶粒，其進一步包括經安置為距該器件一第二距離之一晶格破壞植入物。
  55. 如請求項54之半導體晶粒，其中該晶格破壞植入物包括氬。
  56. 如請求項54之半導體晶粒，其中該第二距離大於該第一距離。
  57. 如請求項54之半導體晶粒，其中該第二距離介於1 μm與5 μm之間。
  58. 如請求項54之半導體晶粒，其中該第二距離介於5 μm與10 μm之間。
  59. 如請求項54之半導體晶粒，其中該第二距離大於10 μm。
  60. 如請求項54之半導體晶粒，其中該晶格破壞植入物經安置為緊鄰於該低電阻率井之至少一部分。
  61. 如請求項39之半導體晶粒，其進一步包含一或多個溝槽，該一或多個溝槽安置於該主動RF器件與該低電阻率區域之間。
  62. 如請求項61之半導體晶粒，其中該一或多個溝槽由兩個溝槽組成。
  63. 如請求項39之半導體晶粒，其中該第一距離為足夠大的，以實質上消除在該主動RF器件與該低電阻率井之間的寄生耦合。
  64. 一種製造一半導體晶粒之方法，其包含：提供一高電阻率大塊矽基板之至少一部分；在該高電阻率大塊矽基板上方形成一或多個主動RF器件；及在該高電阻率大塊矽基板之一頂部表面上植入一低電阻率 井，該低電阻率井距該一或多個主動RF器件一第一距離。
  65. 如請求項64之方法，其進一步包含植入一高電阻率植入物，該高電阻率植入物距該一或多個主動RF器件一第二距離。
  66. 如請求項65之方法，其中該第二距離大於10 μm。
  67. 如請求項65之方法，其中該第二距離大於該第一距離。
  68. 如請求項64之方法，其中該第一距離介於5 μm與15 μm之間。
  69. 一種半導體晶圓，其包含：具有一第一雜質類型之一高電阻率大塊矽基板，其具有處於一頂部平面中之一頂部表面；具有一第二雜質類型之一電晶體子集極區域，其至少部分地安置於該頂部平面下方；具有該第二雜質類型之一低電阻率磊晶層，其安置為鄰近於該頂部表面且處於平行於該頂部平面之一平面中；及具有該第一雜質類型之一低電阻率井，其安置為鄰近於該頂部表面且在該頂部平面下方延伸，該低電阻率井定位為距該電晶體子集極區域一距離。
  70. 如請求項69之晶圓，其中該低電阻率井實質上環繞該電晶體子集極區域。
  71. 如請求項69之晶圓，其中該第一雜質類型為p型，且該第二雜質類型為n型。
  72. 如請求項69之晶圓，其中該第一雜質類型為n型，且該第二雜質類型為p型。
  73. 如請求項69之晶圓，其中定位於該低電阻率井與該電晶體子集極區域之間的一區域具有高於該低電阻率井及該子集極區域兩者之電阻率特性。
  74. 如請求項69之晶圓，其進一步包含一溝槽，該溝槽安置於該子 集極區域與該低電阻率井之間且在該頂部平面下方延伸。
  75. 如請求項74之晶圓，其中該溝槽係藉由蝕刻掉該高電阻率大塊矽基板之一部分而形成。
  76. 如請求項69之晶圓，其中該子集極區域為安置於該高電阻率大塊矽基板上方之一SiGe雙極電晶體的一組件。
  77. 如請求項69之晶圓，其中該低電阻率井包含一砷植入物。
  78. 如請求項69之晶圓，其中該低電阻率井包含一硼植入物。
  79. 如請求項69之晶圓，其進一步包含一高電阻率處理區，該高電阻率處理區安置為鄰近於該高電阻率大塊矽基板之該頂部表面。
  80. 如請求項79之晶圓，其中該高電阻率處理區定位為距該電晶體子集極區域一距離，該距離大於該低電阻率井所定位為距該電晶體子集極區域的該距離。
  81. 如請求項79之晶圓，其中該高電阻率處理區包括一晶格破壞植入物。
  82. 如請求項79之晶圓，其中該高電阻率處理區包括一氬植入物。
  83. 如請求項79之晶圓，其中該高電阻率處理區包括一層非晶矽。
  84. 如請求項79之晶圓，其中該高電阻率處理區包括一多晶矽層。
  85. 如請求項69之晶圓，其中該低電阻率磊晶層係至少部分地藉由雜質自該子集極區域之向外擴散而形成。
  86. 如請求項69之晶圓，其中該距離介於5 μm與10 μm之間。
  87. 一種半導體晶圓，其包含：具有一第一雜質類型之一高電阻率大塊矽基板，其具有處於一頂部平面中之一頂部表面；一經摻雜汲極區域及一經摻雜源極區域，其各自具有一第二雜質類型且在該頂部平面下方延伸； 具有該第二雜質類型之一低電阻率磊晶層，其安置為鄰近於該頂部表面且處於平行於該頂部平面之一平面中；及具有該第一雜質類型之一低電阻率井，其安置為鄰近於該頂部表面且在該頂部平面下方延伸，該低電阻率井定位為距該經摻雜汲極區域及該經摻雜源極區域兩者至少一距離。
  88. 如請求項87之晶圓，其中該第一雜質類型為p型，且該第二雜質類型為n型。
  89. 如請求項87之晶圓，其中該第一雜質類型為n型，且該第二雜質類型為p型。
  90. 如請求項87之晶圓，其進一步包含一溝槽，該溝槽安置於該經摻雜汲極區域或該經摻雜源極區域與該低電阻率井之間。
  91. 如請求項90之晶圓，其中該溝槽係藉由蝕刻掉該高電阻率大塊矽基板之一部分而形成。
  92. 如請求項87之晶圓，其中該經摻雜汲極區域及該經摻雜源極區域為安置於該高電阻率大塊基板上方之一FET電晶體的組件。
  93. 如請求項87之晶圓，其中該低電阻率井包括一砷植入物。
  94. 如請求項87之晶圓，其中該低電阻率井包括一硼植入物。
  95. 如請求項87之晶圓，其進一步包含一高電阻率處理區，該高電阻率處理區安置為鄰近於該高電阻率大塊矽基板之該頂部表面。
  96. 如請求項95之晶圓，其中該高電阻率處理區定位為距該經摻雜汲極區域及該經摻雜源極區域一距離，該距離大於該低電阻率井所定位為距該經摻雜汲極區域及該經摻雜源極區域的該距離。
  97. 如請求項95之晶圓，其中該高電阻率處理區包含一晶格破壞植入物。
  98. 如請求項95之晶圓，其中該高電阻率處理區包括一氬植入物。
  99. 如請求項95之晶圓，其中該高電阻率處理區包括一層非晶矽。
  100. 如請求項95之晶圓，其中該高電阻率處理區包括一多晶矽層。
  101. 一種整合式前端模組，其包含：一矽基板，其具有一高電阻率部分；及一雙極電晶體，其以一矽或矽-鍺合金基極為特徵，該雙極電晶體在該高電阻率部分上方安置於該矽基板上。
  102. 如請求項101之整合式前端模組，其進一步包含安置於該矽基板上之一開關。
  103. 如請求項102之整合式前端模組，其中該開關為一SP4T開關。
  104. 如請求項102之整合式前端模組，其中該開關為一SP5T開關。
  105. 如請求項101之整合式前端模組，其中該雙極電晶體為一功率放大器模組之部分。
  106. 如請求項105之整合式前端模組，其中該功率放大器模組包括經組態以在一第一頻帶中放大RF信號之一第一功率放大器器件，及經組態以在與該第一頻帶分開之一第二頻帶中放大RF信號的一第二功率放大器器件。
  107. 如請求項106之整合式前端模組，其中2.4 GHz包括於該第一頻帶中，且5 GHz包括於該第二頻帶中。
  108. 如請求項106之整合式前端模組，其中該第一功率放大器器件經組態以根據IEEE 802.11b/g規範放大RF信號，且該第二功率放大器器件經組態以根據IEEE 802.11a/ac規範放大RF信號。
  109. 如請求項106之整合式前端模組，其中該第一功率放大器器件為一個兩級功率放大器，且該第二功率放大器器件為一個三級功率放大器。
  110. 如請求項105之整合式前端模組，其中該功率放大器模組包括一 多級功率放大器。
  111. 如請求項105之整合式前端模組，其進一步包含一功率偵測器模組，該功率偵測器模組至少部分地耦合至該功率放大器模組。
  112. 如請求項101之整合式前端模組，其進一步包含安置於該矽基板上方之至少一被動器件。
  113. 如請求項101之整合式前端模組，其中該高電阻率部分具有大於500 Ohm*cm之一電阻率值。
  114. 如請求項101之整合式前端模組，其中該高電阻率部分具有大約1 kOhm*cm之一電阻率。
  115. 如請求項101之整合式前端模組，其進一步包含一低雜訊放大器模組。
  116. 如請求項115之整合式前端模組，其中該低雜訊放大器模組包括一低雜訊放大器旁路開關。
  117. 一種製造一整合式前端模組之方法，其包含：提供一高電阻率大塊矽基板之至少一部分；及在該高電阻率大塊矽基板上形成一或多個電晶體。
  118. 如請求項117之方法，其進一步包含圍繞該一或多個電晶體植入一低電阻率區域。
  119. 一種半導體晶粒，其包含：一矽基板，其包括一高電阻率部分且經組態以接收複數個組件；及RF前端電路，其安置於該矽基板上，該RF前端電路包括安置於該高電阻率部分上方之一雙極電晶體，該雙極電晶體以一矽或矽-鍺合金基極為特徵。
  120. 如請求項119之半導體晶粒，其中該RF前端電路經組態以依照IEEE 802.11ac無線通信標準而處理無線信號。
  121. 如請求項119之半導體晶粒，其中該RF前端電路包括一被動濾波器。
  122. 一種射頻(RF)模組，其包含：一封裝基板，其經組態以接收複數個組件；一晶粒，其安裝於該封裝基板上，該晶粒具有一高電阻率基板部分、一開關、包括安置於該高電阻率基板部分上方之一SiGe雙極電晶體的一功率放大器，及一或多個被動器件；及複數個連接器，其經組態以在該晶粒與該封裝基板之間提供電連接。
  123. 如請求項122之RF模組，其中該封裝基板具有小於3.0 mm2之一面積。
  124. 如請求項122之RF模組，其進一步包含一高度，該高度小於0.5 mm。
  125. 一種射頻(RF)器件，其包含：一基頻電路總成，其經組態以處理RF信號；RF前端電路，其安置於具有一高電阻率部分之一基板上，該RF前端電路包括一開關、一或多個被動器件，及包括安置於該高電阻率部分上方之一雙極電晶體的一功率放大器，該雙極電晶體以一矽或矽-鍺合金基極為特徵；及一天線，其與該RF前端電路之至少一部分通信以促進該等RF信號之傳輸及接收。
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