TW201407613A - 多位準胞元記憶體 - Google Patents

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Abstract

一多位準胞元記憶體包括儲存二或多個資訊位元的一記憶體胞元；耦接至該記憶體胞元的一感測電路；及包含一裂頁緩衝區其係具有一第一頁面緩衝區及一第二頁面緩衝區的一列緩衝區結構。該感測電路操作以讀取自及寫至該記憶體裝置，將一第一位元配置於該第一頁面緩衝區及該第二頁面緩衝區中之一者內，將該第二位元配置於該第一頁面緩衝區及該第二頁面緩衝區中之一者內。

Description

多位準胞元記憶體
本發明係有關於多位準胞元記憶體。
發明背景
電腦記憶體裝置包括記憶體胞元陣列及周邊輸入及輸出(I/O)電路。於該陣列中，該等記憶體胞元係排列成列及成行。於各列中的全部記憶體胞元係連結成一共用字元線。於各行中的全部記憶體胞元係連結成一共用位元線。藉使用該字元線同時存取於一列中的全部記憶體胞元而增加資料通量，及使用該等位元線而傳輸資料來去於該等記憶體胞元。
在該I/O端，來自該等位元線的資料信號係藉感測放大器偵測，及栓鎖(儲存)於稱作為列緩衝區的周邊電路。一旦該列的資料係置於該列緩衝區，隨後請求至同一列可藉存取列緩衝區中的該資料服務。此種存取稱作為列緩衝區命中，而可在該周邊電路的潛伏延遲被服務，不會與該記憶體胞元陣列互動。為了服務另一列的存取請求，資料須從該記憶體胞元陣列存取。此項存取請求將導致列緩衝區的內容被替換，稱作為列緩衝區失誤，其將遭致比一列緩衝區命中更長的潛伏延遲及更高功耗。
相變記憶體(PCM)乃非依電性隨機存取記憶體技術，其可取代或結合動態隨機存取記憶體(DRAM)使用。PCM技術的一個特定體現係藉改變稱作為硫屬化物材料的電阻而儲存資訊。硫屬化物乃指稱週期表VI族元素的術語。PCM探討硫屬化物的表現，於該處電流流經硫屬化物所產生的熱將該材料於結晶形與非晶形二態間切換。在電力的不存在下保有硫屬化物態。此外，硫屬化物可被操弄成(例如兩個)額外分立態，實際上提高(例如加倍)以硫屬化物為基的記憶體的儲存容量。
依據本發明之一實施例，係特地提出一種多位準胞元記憶體包含：儲存二或多個資訊位元的一記憶體胞元；耦接至該記憶體胞元的一感測電路，其中該感測電路係操作以讀取自及寫至該記憶體裝置；及包含具有一第一頁面緩衝區及一第二頁面緩衝區的一裂頁緩衝區的一列緩衝區結構，其中該感測電路將一第一位元配置於該第一頁面緩衝區及該第二頁面緩衝區中之一者內，及其中該感測電路將該第二位元配置於該第一頁面緩衝區及該第二頁面緩衝區中之一者內。
100‧‧‧記憶體
101‧‧‧記憶體陣列
110‧‧‧記憶體胞元
120‧‧‧選擇裝置
130‧‧‧記憶體元件
141-145‧‧‧行線、位元線
151‧‧‧列線、字元線
160、182‧‧‧I/O電路
162‧‧‧感測放大器
164‧‧‧計數器
165‧‧‧記憶體控制器
166、172‧‧‧多工器
192‧‧‧頁面緩衝區選擇信號
200‧‧‧列緩衝區
210、220‧‧‧頁面緩衝區
400、450、600、650、700、750‧‧‧方法
405-445、455-485、605-640、655-685、705-730、755-780、805-825‧‧‧方塊
800‧‧‧回寫方法
BL‧‧‧位元線
Vbl‧‧‧位元線電壓
Vref‧‧‧參考電壓
WL‧‧‧字元線
詳細說明部分將參考下列圖式，其中相似的元件符號係指相似的項目，及附圖中：圖1例示說明結合裂頁面緩衝的多位準記憶體之實施例； 圖2例示說明圖1之多位準記憶體之一面向的進一步細節；圖3例示說明結合裂頁面緩衝的列緩衝區之實施例；圖4及圖5例示說明當體現聯結頁面緩衝(APB)時讀寫記憶體胞元之方法之一實施例；及圖6-圖10例示說明當體現聯結頁面緩衝(APB)時讀寫方法之另一實施例。
較佳實施例之詳細說明
藉由在實體狀態產生可分辨的變化以表示分立的符號，記憶體技術許可儲存資訊。傳統上，記憶體胞元各自儲存一個位元的資訊。較為晚近，已經發展出多位準胞元(MLC)記憶體裝置，每個記憶體胞元可儲存二或多個位元。MLC記憶體係藉操弄一參數表示多個符碼而具現。於一個記憶體胞元有兩個位元的MLC記憶體裝置中，「11」、「01」、「10」、及「00」編碼方案為可能。
相變記憶體(PCM)乃非依電性固態記憶體，可滿足隨機存取記憶體以及大容量資料儲存裝置的需要。PCM利用相變材料諸如硫屬化物玻璃的獨特表現，該相變材料可在兩態亦即結晶態與非晶態間切換。於非晶態中，該相變材料具有高電阻。於結晶態中，該相變材料具有低電阻。由於於結晶態及非晶態中，該相變材料具有不同電阻係數，此項物理性質可用以儲存資料。具有高電阻的非晶態可用以表示邏輯零，而具有低電阻的結晶態可用以表示邏 輯壹。
相變記憶體胞元可經規劃以含括多於兩個不同電阻位準。例如，PCM記憶體胞元可規劃成例如跨據10千歐姆至10百萬歐姆之範圍的四個不同電阻位準。10千歐姆的低電阻位準可相對應於二邏輯位元11，100千歐姆的次一電阻位準可相對應於二邏輯位元10，例如1百萬歐姆的次高電阻位準可相對應於01的邏輯位元組合，及10百萬歐姆的最高電阻位準可相對應於邏輯位元00。據此，PCM記憶體胞元可形成具有多重電阻位準以在單一記憶體胞元儲存多於一個位元的多位準相變記憶體胞元。多位準相變記憶體胞元在一個胞元儲存多個位元的能力提高了PCM的有效儲存密度。電阻位準或狀態各自可具有在讀取操作期間可量測的不同物理性質。
如此，比較SLC(單一位準胞元，每個胞元可儲存一個位元)PCRAM，MLC PCM提供較高密度及較低成本。但MLC PCM也有缺點，最引人矚目者為針對涉及讀寫記憶體的某些操作之長潛伏延遲、功耗、及耐用性。但潛伏延遲問題可予改善。
傳統記憶體諸如RAM的看法為具有固定存取潛伏延遲的平坦單塊結構。為了縮短存取潛伏延遲，記憶體分裂成多個相等大小的單元稱作為排組。舉例言之，有些記憶體晶片可有8至16排組。各個排組儲存數以萬計的頁面。
記憶體排組一次只能服務一項請求。任何其它存 取同一排組須等候前一個存取完成。各個記憶體排組可具有一個列緩衝區，提供存取在該排組為開啟的一頁面之結構。在可讀取一記憶體位置之前，含有該記憶體位置的整頁被開啟且讀取入該無線網路控制節點。該頁可留在該列緩衝區直到該頁明確被關閉為止。若開啟該頁面的一存取到達該排組，則該存取可即刻由該列緩衝區服務。此種景況稱作為列緩衝區命中(典型地少於10處理器週期)。但若另一列的存取到達，則在該請求被服務前，該目前列可被關閉，而新列必須開啟。如此稱作列緩衝區衝突或列緩衝區失誤。有些記憶體中列緩衝區衝突遭致實質延遲(例如70+處理器週期)。
藉由增加列緩衝區中的空間局部性可減少列緩衝區衝突，諸如藉儘可能彼此接近地連續作記憶體存取。如此經常暗示堆積資料，可能在連續記憶體位置一起被存取。
此處揭示藉由以相對應於一記憶體胞元中的不同位元之方式解耦一列緩衝區而改進記憶體效能之方法及結構。如此解耦有效地增加記憶體中可用的列緩衝區而無需額外栓鎖。解耦可在管理最低有效位元(LSB)列緩衝區及最高有效位元(MSB)列緩衝區中提供更大彈性，此點在耦合位元方案中乃不可能者。解耦記憶體位元也可加速讀寫至MLC記憶體，及縮短在記憶體控制器的平均存取時間及佇列等候延遲。
於此處揭示的涉及記憶體胞元保有二位元資訊 的位元解耦方案中，於一列中每個記憶體胞元的二位元解耦，及列緩衝區係經組配以提供二相對應頁面緩衝區。於此解耦位元方案中，在一多位準胞元記憶體的一列中之二頁面的真正實體內容可在任何讀操作中被讀取及回送。解耦位元可能無需任何額外晶粒面積，而可以對控制信號及匯流排組織的最少修改體現。存取主記憶體乃二步驟式方法：首先，一排組的列解碼器作動一頁面及儲存該頁面於一列緩衝區；第二，一行解碼器選擇一列子集，且將該列子集移轉至該I/O感測放大器。在作動處理期間，利用解耦，藉一記憶體控制器從該位址解碼的一額外控制信號通知該I/O感測放大器是否取回該LSB或MSB。此項處理的額外負擔乃可忽略，原因在於單一信號可由一整列感測放大器分享。又，因各個胞元只貢獻一個位元，頁面變成大小減半而數目加倍。如此具有減少過度擷取與改良能效的正面副效應。為了自該列緩衝區中選擇一快取行，由於在解耦與耦合位元二方案中的讀取位元數目為相同，此處揭示的解耦方案重新組織多工器，使用針對各次移轉只選擇MSB或LSB。
於某些多位準記憶體中，各個感測電路須具有與儲存在一胞元中的位元數目等數的栓鎖以忠實地讀取或儲存全部位元。於此等設計中，一胞元的讀取操作將取回全部數值，且將該等數值儲存在與該胞元相對應的該等栓鎖。同理，當有列緩衝區衝突時，全部該等栓鎖一次寫回該等數值。
此處揭示的方法及架構將此限制放鬆以提供處理列緩衝區時的更大彈性。然後相對應於一行記憶體胞元的栓鎖可儲存來自不同胞元的數值。換言之，連接至一位元線的各個栓鎖可儲存不同頁面，有效地增加列緩衝區的數目及減少列緩衝區衝突。
為了解決在記憶體控制器的爭執或佇列等候延遲，本揭示系統及方法運用迥異頁面緩衝(DPB)及聯合頁面緩衝(APB)。迥異頁面緩衝(DPB)消弭一項限制：只有來自相同實體列的邏輯頁面才可占用該列緩衝區。換言之，DPB許可一列緩衝區保有來自不同實體列的邏輯頁面。
聯合頁面緩衝(APB)消弭一項限制：一個頁面緩衝區只硬體接線成只保有LSB位元，而另一個頁面緩衝區只硬體接線成只保有MSB位元。如此，APB許可二頁面緩衝區中之任一者保有一列的LSB位元或MSB位元。在一列緩衝區失誤後替換一頁面緩衝區內容時，APB許可逐出晚近最少用的頁面緩衝區(逐出在一列緩衝區中的該等二頁面緩衝區)，而非必須逐出相對應於該LSB/MSB區別的硬體接線頁面緩衝區。APB也許可在該列緩衝區保有來自不同列的兩個LSB-位元頁面。但無法緩衝兩個MSB-位元頁面，原因在於將一MSB-位元頁面讀取入一頁面緩衝區，造成另一個頁面緩衝區的內容失效。
支援解耦的一記憶體裝置可直接支援迥異頁面緩衝。取決於該感測電路的體現，聯合頁面緩衝可運用重新組配的位元線多工器，使得只儲存LSB或MSB位元於列 緩衝區栓鎖時無限制。主要複雜度可在記憶體控制器，其追蹤在一列緩衝區內部的不同子頁面。此外，當排程回寫時，該記憶體控制器可決定LSB及MSB二緩衝區儲存來自同一列胞元的數值。若否，則該記憶體控制器可明確地排程一讀取請求。
圖1為其中體現位元解耦的多位準胞元記憶體之一實施例的示意圖。圖1的記憶體被組織成列及成行。一記憶體請求藉由指示該列指標及在該列內部該行距開始存取資料的偏移值而載明其資料的位址。讀取請求時，被載明的該列之資料內容係藉感測放大器讀取且栓鎖於稱作為列緩衝區的周邊電路。然後藉將該資料從該列緩衝區傳輸至一輸出埠而服務一讀取請求。以寫請求為例，來自輸入埠的輸入資料係寫至該列緩衝區。一旦一特定列的資料內容被栓鎖在該列緩衝區，則隨後對該列中不同行的記憶體請求皆可從該列緩衝區快速服務。此種記憶體存取係稱作為列緩衝區命中；而若請求一不同列且該列緩衝區的內容須被改變，則該種記憶體存取係稱作為列緩衝區失誤。對列緩衝區命中而言，只運用周邊電路，對潛在記憶體胞元陣列無需任何存取。列緩衝區局部性(RBL)係指當一列被緩衝時，該列被重複使用，如此能有效地服務記憶體請求而無需替換該列緩衝區的內容。
於圖1中，示例說明的記憶體乃多位準相變記憶體(MLC-PCM)。但該MLC-PCM只是顯示用於示例說明的一例，其它記憶體技術可體現此處揭示的解耦位元方案。於 圖1之記憶體100中，位元解耦涉及分開或解耦2-位元MLC-PCM胞元的二位元。但MLC-PCM記憶體胞元可保有多於二位元資訊。容後詳述，此種位元解耦提供管理LSB及MSB列緩衝區上的彈性，此點在耦合位元方案乃不可能者。
於圖1中，記憶體100包括4x4的記憶體胞元110陣列101。雖然圖1中示例說明4x4陣列，但記憶體100可具有更大型記憶體胞元陣列。與記憶體胞元110聯結者為一選擇裝置120及一記憶體元件130。
記憶體100包括行線141-144及列線151-154以在寫或讀操作期間選擇特定一列的記憶體胞元。行線141-144及列線151-154也可稱作為位址線，原因在於此等線可在規劃或讀取期間用以定址記憶體胞元110。行線141-144也可稱作為位元線，及列線151-154也可稱作為字元線。
記憶體胞元110係耦接至I/O電路160，及來自行線141-144的資料信號係藉感測放大器162檢測及栓鎖於列緩衝區(圖中未顯示)。記憶體控制器165控制記憶體陣列101的讀寫操作。
讀取MLC-PCM的一胞元係涉及使用一(集積式)類比至數位轉換器以將該MLC-PCM胞元的電阻量化至一分開(2-位元)符碼值。該符碼值可藉量測一預充電位元線的電壓下降所費的時鐘週期數目決定，該時鐘週期數目係取決於該電荷須流經的該胞元電阻幅值。結果，於記憶體100中，讀取延遲係受其偵測具最高電阻的胞元態所費時間所 限(許可電荷以最低速率流動)。針對N-位元MLC-PCM，此一時間為2N時鐘週期或以上。
但在讀操作完成前可釐清有關該胞元內容的若干資訊。舉例言之，在開始讀操作後在一點為(2N)/2週期，可能決定MSB：在「11」、「01」、「10」、及「00」符碼編碼方案下，若記憶體胞元態係由第(2N)/2週期決定，則該MSB為「1」。否則MSB為「0」而與LSB獨立無關。
圖2示例說明圖1記憶體的一個面向，顯示用以緩衝來自該記憶體100的一胞元110的二位元之二栓鎖，特別一LSB及一MSB。藉由解耦一胞元的LSB及MSB，及映射該等解耦位元至分開的邏輯頁面，與圖1之記憶體陣列101相聯結的列緩衝區可視為兩個頁面緩衝區處理，如將顯示於圖3。於圖2中，在記憶體陣列101中的每個胞元的兩個栓鎖中之一者可一起群集以形成一頁面緩衝區，一個實施例中為LSB頁面緩衝區。每個胞元的另一個栓鎖一起群集以形成另一頁面緩衝區，在同一個實施例中為MSB頁面緩衝區。如此，如圖2所示，記憶體胞元110的位元線141連結至感測放大器162以提供一信號，該信號可鎖存於MSB栓鎖或LSB栓鎖。
圖3顯示施用至圖1之記憶體100的裂頁緩衝之示意代表圖。於圖3中，位元線141-145藉多工器166而輸出資料給列緩衝區200，該緩衝區劃分成一頁面緩衝區(0)210及一頁面緩衝區(1)220。換言之，針對一記憶體胞元110的兩個栓鎖中之一者與得自其它記憶體胞元110的相對應栓鎖 一起群集而形成頁面緩衝區210，及每個胞元110的另一個栓鎖一起群集而形成頁面緩衝區220。更明確言之，於該示例說明的裂頁緩衝方案中，列緩衝區200係沿LSB/MSB維度劃分，頁面緩衝區210保有MSB，而頁面緩衝區220保有LSB。比較使用單一大型列緩衝區，列緩衝區200的此種組織結構提供予增高的列緩衝區命中率(RBHR-列緩衝區命中的記憶體存取之分數)可能性，藉此達成較高效能及能效。藉使用前述DPB及APB提高此項可能性。
各個位元線141-145包括感測放大器162，其接收參考電壓Vref及位元線電壓Vbl。感測放大器162連結至一計數器164，其接收一時鐘信號CLOCK。當出現讀操作時，時鐘倒數直到位元線電壓與參考電壓相等為止。當位元線電壓減(或增)至參考電壓值時，相聯結的記憶體胞元輸出其符碼值，如時鐘信號決定。藉時鐘量測，時間量指示該胞元的電阻位準或符碼值。符碼值係保有於列緩衝區200，及更明確言之，MSB可保有於頁面緩衝區0，及LSB可保有於頁面緩衝區1。於圖3中，MSB係保有於頁面緩衝區1。
圖3也顯示記憶體陣列的額外硬體組件，可由記憶體控制器165用以存取記憶體胞元，構成從列緩衝區200讀出資料的機構之一實例。該等額外硬體組件包括讀出頁面緩衝區0及頁面緩衝區1的栓鎖0及栓鎖1的多工器172。多工器172從記憶體控制器165接收一頁面緩衝區選擇信號192，該信號決定哪個栓鎖值將輸出給I/O電路182。在列緩衝區200輸入端的多工器166也接收頁面緩衝區選擇信號 192，該信號決定得自記憶體胞元110的一值將儲存至栓鎖210、220中之哪一者。一次只出現一項操作，亦即儲存一值於列緩衝區200，或從列緩衝區200讀取一值。如此，取決於該項操作，亦即從列緩衝區200讀取或儲存一值至列緩衝區200，同一個頁面緩衝區選擇信號192決定數值的流向。
迥異頁面緩衝(DPB)消除只有來自同一實體列的邏輯頁面可占用該列緩衝區的限制。換言之，DPB許可保有來自不同實體列的邏輯頁面(例如MSB頁面或LSB頁面)。使用所揭示的架構及方法，雖然可使用單一栓鎖(例如栓鎖0)執行感測LSB，但感測MSB須使用二栓鎖，原因在於保有LSB的該栓鎖須為保有MSB的該栓鎖倒數一記憶體胞元的分立符碼(「11」、「10」、「01」、及「00」)至達到該符碼的MSB值(「11」、「10」、「01」、及「00」)。如此LSB可被讀取入頁面緩衝區210內而不影響頁面緩衝區220的內容。讀取MSB入頁面緩衝區220可能使得頁面緩衝區210的內容失效。此點的說明始於決定MSB比LSB需要花更少時間。換言之，為了讀取一胞元的內容，感測放大器162比較如圖2顯示的位元線信號位準及參考電壓，及計數器量測信號重疊所耗時間，如圖2實施例可知，出現在時間t3，產生01的一符碼值。MSB可更快讀取的原因在於計數器係以二進制格式倒數(參考圖2)。舉例言之，於t1該值為1-1，t2該值為1-0，t3該值為0-1，及t4該值為0-0。若倒數止於半途或半途之前，則第一位元(自1-1或1-0)為1。同理，若倒數不曾止於半途，則(自0-1或0-0)第一位元須為0。只讀取MSB 會造成LSB失效的理由在於當讀取MSB時，當決定第一位元(亦即MSB)時，倒數停止。然後，忽略另一位元(亦即LSB)。如此，在倒數的中途讀取MSB時，因MSB為已知，故不再需要計數而停止倒數。
此種失效限制的例外可出現在頁面緩衝區210及220中的二頁面皆係來自同一列(例如皆係來自列151)時。於圖1之記憶體100中，記憶體控制器165追蹤哪些列係被讀取入列緩衝區200，如此，記憶體控制器165將「知曉」何時於頁面緩衝區210及220的MSB頁面及LSB頁面係來自記憶體100的同一實體列。當將MSB位元讀入頁面緩衝區220將失效頁面緩衝區210的內容時，記憶體控制器165可執行額外操作，容後詳述。儘管此等額外操作複雜，但即便有前述失效限制，仍能緩衝來自記憶體100不同部分的二頁面可能有利，原因在於與DPB發生列緩衝區衝突的減少。
聯合頁面緩衝(APB)消除了下述限制，一個頁面緩衝區係硬體接線只保有LSB，而另一個頁面緩衝區係硬體接線只保有MSB。如此，APB許可二頁面緩衝區210及220中之任一者保有一列的LSB或MSB。在列緩衝區失誤後當置換一頁面緩衝區的內容後，APB使其可能逐出晚近最少使用的頁面緩衝區(一列緩衝區中的二頁面緩衝區中)，而非必須逐出與LSB/MSB區別相對應的一硬體接線頁面緩衝區。舉例言之，若頁面緩衝區210(LSB頁面緩衝區)乃晚近最少使用的頁面緩衝區，且若記憶體控制器165發訊讀取該等MSB，則於APB下，記憶體控制器165將清除頁面緩衝區 210的內容而非清除頁面緩衝區220的內容。於本實施例中，列緩衝區200將保有兩個LSB頁面。換言之，APB使得可能保有來自列緩衝區200中不同列的二LSB頁面。但無法緩衝二MSB頁面，原因在於如前文就迥異頁面緩衝(DPB)所述，將一MSB頁面讀取入一頁面緩衝區將使得另一頁面緩衝區的內容失效。
支援解耦的一記憶體裝置諸如記憶體100具有其記憶體控制器165可直接地支援迥異頁面緩衝而無增加任何硬體。但取決於感測電路的體現，聯合頁面緩衝可運用重新組配的位元線多工器諸如圖3的多工器166、172，因而沒有只儲存LSB或MSB在列緩衝區栓鎖的限制。
但迥異/聯合頁面緩衝可能要求改變在記憶體控制器165的讀寫請求，其追蹤列緩衝區200內部不同頁面(例如MSB、LSB)之內容。例如，當排程回寫時，記憶體控制器165可決定LSB及MSB緩衝區210及220是否皆儲存來自同一記憶體列的數值。若列緩衝區200不儲存來自同一記憶體列的LSB及MSB，則記憶體控制器165可明確地排程一讀取請求。但當緩衝區210及220中之一者保有髒位元時，讀寫處理變複雜。該複雜係植基於下述事實，如就圖2所記，只有一個頁面緩衝區須讀取LSB，但有二個頁面緩衝區須讀取MSB。為了更新一記憶體列的內容(回寫)，列緩衝區200須保有來自同一列的MSB及LSB二者。若在服務寫請求時此種狀況並不存在，則如前記，記憶體控制器165可明確地排程從該記憶體列的讀取。但從一記憶體列讀取位元可覆 寫於列緩衝區200中的髒位元。為了避免此項及其它相關問題，圖4及5示例說明當體現APB時讀取自及寫至記憶體胞元之方法實施例。圖4及5之實施例保證資料的完好，避免寫或讀可非蓄意地覆寫的髒位元。更明確言之，圖4及5之實施例確保當髒資料被帶進該列緩衝區時，該列緩衝區將經常性地存在同一列LSB資料與MSB資料的匹配。圖6-10示例說明當體現APB時讀寫方法之替代實施例。圖6-10之實施例也避免非蓄意地覆寫的髒位元。圖6-10之實施例確保當髒LSB頁面資料被帶進該列緩衝區時，該列緩衝區將經常性地存在同一列LSB資料與MSB資料的匹配。
於圖4-10中，寫及讀請求係採用圖1之記憶體陣列及圖3之裂頁緩衝區配置示例說明。為求容易示例說明，於圖4-10之實施例中，初始讀及寫係顯示為施用至記憶體列151。
圖4示例說明於其中體現APB的圖1之記憶體系統100中一寫請求的實施例。於圖4中，方法400始於當服務MSB(或LSB)寫請求時。若MSB係保有於列緩衝區200，則發生列緩衝區命中；若MSB不在列緩衝區200則發生列緩衝區失誤。參考方塊410。於方塊410，若不出現列緩衝區命中，則方法400移動至方塊415，及記憶體控制器165決定既有列緩衝區內容是否為髒污。若既有列緩衝區內容非為髒污，則方法400移動至方塊425。若列緩衝區內容為污穢，表示列緩衝區200保有來自記憶體列151以外的一列的髒位元，則方法400移動至方塊420。於方塊420，記憶體控制器 165指示列緩衝區200的內容欲回寫至適當記憶體列。於方塊420之後，方法400移動至方塊425。於方塊425，現在列緩衝區200為空白，記憶體控制器165指示讀取自記憶體列151。然後方法400移動至方塊440。
回到方塊410，若發生列緩衝區命中，則方法400移動至方塊430。於方塊430，記憶體控制器165決定列緩衝區200是否保有同一記憶體列例如記憶體列151的LSB及MSB。若LSB及MSB係來自列151，則方法400移動至方塊440。若LSB及MSB係來自不同列，則方法400移動至方塊435。於方塊435，記憶體控制器165指示列151的LSB讀取入列緩衝區200，如前記也讀取MSB。注意於方塊405若非服務MSB寫請求，而係服務LSB寫請求，則於方塊435，記憶體控制器165將指示讀取來自列151的MSB。則方法400移動至方塊440。於方塊440，記憶體控制器165指示將來自列緩衝區200的資料寫至記憶體列151。則方法400移動至方塊445而結束。
圖5示例說明於其中體現APB的圖1之記憶體系統100中一讀請求的實施例。於圖4中，方法450始於方塊455的MSB讀請求時。於方塊460，記憶體控制器165決定是否出現列緩衝區命中。若發生列緩衝區失誤，則方法450移動至方塊465，及記憶體控制器165決定在列緩衝區200中的既有位元是否污穢。若無髒位元則方法450移動至方塊475。但若列緩衝區200中有髒位元，則方法450移動至方塊470，及列緩衝區200的內容被寫至合宜記憶體列。則方法450移 動至方塊475。於方塊475，記憶體控制器165指示從列151讀取一MSB。注意於方塊455若非服務MSB讀請求，而係服務LSB讀請求，則於方塊475，列151的LSB將被讀取入列緩衝區200。於方塊475之後，方法450移動至方塊480。
返回方塊460，若發生一列緩衝區命中，則方法450移動至方塊480。於方塊480，所請求的資料從列緩衝區200發送。則方法450結束於方塊485。
圖6-10示例說明當於具有圖3之列緩衝區結構的圖1之記憶體100中體現APB時讀及寫方法之替代實施例。於該等方法實施例中，初始讀及寫請求係示例說明為施用至記憶體列151。
圖6示例說明LSB寫方法600，始於方塊605，當在記憶體控制器165服務LSB寫請求時。於方塊610，記憶體控制器165決定是否發生一列緩衝區命中，表示頁面緩衝區210保有記憶體列151的LSB。於方塊610，若無列緩衝區命中，則列151的LSB不保有於頁面緩衝區210。於該種情況下，方法600移動至方塊615，及記憶體控制器165決定既有列緩衝區內容是否為污穢。若既有列緩衝區內容不污穢，則列緩衝區200內的LSB及MSB可被覆寫而無資料損耗。據此，方法600移動至方塊620，及記憶體控制器165指示列151的LSB及MSB被讀取入列緩衝區200。但若於方塊615，既有列緩衝區內容為污穢，則方法600移動至方塊800，及記憶體控制器165指導列緩衝區200的內容被回寫至記憶體陣列100。圖10示例說明方塊800的回寫處理。
返回方塊610，當服務LSB寫請求時若有列緩衝區命中，則方法600移動至方塊625，及記憶體控制器165決定列緩衝區200是否保有來自同一列的LSB及MSB(於該實施例中，LSB及MSB係來自記憶體列151)。若該列緩衝區保有來自列151的LSB及MSB，則方法600移動至方塊635。但若該列緩衝區200並未保有來自列151的LSB及MSB，則方法600移動至方塊630。於方塊630，記憶體控制器165指示將來自列151的MSB讀取入列緩衝區200，及更明確言之，讀取入頁面緩衝區220。於方塊630之處理之後，方法600移動至方塊635。於方塊635，記憶體控制器將LSB從列151寫入列緩衝區200，及更明確言之，寫入頁面緩衝區210。則方法600移動至方塊640及結束。
圖7示例說明LSB讀方法600之實施例。於圖7中，LSB讀方法650始於方塊655，當在記憶體控制器165服務LSB讀請求以讀取於記憶體列151中的LSB時。於方塊660，記憶體控制器165決定是否發生一列緩衝區命中，表示列151的LSB已經被保有於列緩衝區200內。若無列緩衝區命中，則方法650移動至方塊670。於方塊670，記憶體控制器165決定列緩衝區200是否保有髒LSB。若列緩衝區200不保有髒LSB，則方法650移動至方塊675。但若列緩衝區200保有髒LSB，則方法650移動至方塊800，且記憶體控制器165指示回寫處理，詳細顯示於圖10。於方塊800之後，方法650移動至方塊675。於方塊675，列151的LSB係被讀取入列緩衝區200。於方塊675之後，方法650移動至方塊 680。
回頭參考方塊660，若有列緩衝區命中，則方法650移動至方塊680。於方塊680，所請求的資料係從列緩衝區200發送。然後方法650移動至方塊685及結束。
圖8示例說明一MSB寫處理實施例。於圖7中，MSB寫方法700始於方塊705，此時記憶體控制器165係服務一MSB寫請求。於方塊710，記憶體控制器165首先決定是否存在有列緩衝區命中狀況。若無列緩衝區命中，則方法700移動至方塊715，及記憶體控制器165決定既有列緩衝區內容是否為污穢。若既有列緩衝區內容不污穢，則方法700移動至方塊720。但若既有列緩衝區內容為污穢，則方法700移動至方塊800。於方塊800，記憶體控制器165指導回寫處理，細節顯示於圖10。則方法700移動至方塊720。於方塊720，記憶體控制器165指示將列151的MSB讀取入列緩衝區200中。然後，方法700移動至方塊725。
回頭參考方塊710，若出現列緩衝區命中，則方法700移動至方塊725。於方塊725，記憶體控制器165指示將資料寫至列緩衝區200。然後方法700移動至方塊730及結束。
圖9示例說明一MSB讀取處理之實施例，其中服務讀取記憶體列151的MSB之一請求。於圖9中，方法750始於方塊755，具有記憶體列151的一MSB讀請求。於方塊760，記憶體控制器165決定是否有列緩衝區命中。若無列緩衝區命中，則方法750移動至方塊765。於方塊765，記憶 體控制器165決定列緩衝區200的既有內容是否為污穢。若該列緩衝區200不保有髒位元，則方法750移動至方塊770。但若該列緩衝區200保有髒位元，則方法750移動至方塊800，及記憶體控制器165指示回寫處理，細節顯示於圖10。於方塊800之後，方法750移動至方塊770。於方塊770，列151的MSB讀取入列緩衝區200內。於方塊770之後，方法750移動至方塊775。
回頭參考方塊760，若無列緩衝區命中，則方法750移動至方塊775。於方塊775，所請求的資料係從列緩衝區200發送。然後方法750移動至方塊780及結束。
圖10示例說明一回寫處理之實施例。於圖10中，回寫方法800始於方塊805，在讀或寫處理中，在記憶體控制器165決定列緩衝區200的某個內容為污穢後(分別參考圖6-9的方塊615、670、715、及765)。於方塊810，記憶體控制器165決定列緩衝區200是否保有同一記憶體列的LSB及MSB。若列緩衝區200不保有同一記憶體列的LSB及MSB，則方法800移動至方塊815，及記憶體控制器165指示將該記憶體列之相對應於該等MSB的LSB讀取入列緩衝區200。此項操作將不覆寫任何髒資料，原因在於若一LSB頁面(或二匹配的LSB及MSB頁面)為污穢，則該匹配MSB頁面必然已經緩衝於該列緩衝區200，及方法800將前進至方塊820。但若只有MSB頁面係經緩衝及污穢，則列緩衝區200的另一栓鎖陣列可保有一乾淨LSB頁面，該頁面係來自於與該經緩衝的髒MSB頁面之該記憶體列不同的一記憶體 列。可存在此種後述情況，及於此種情況下，為了回寫髒MSB頁面，可利用單一栓鎖陣列(一個頁面緩衝區而非二頁面緩衝區)，將其匹配LSB頁面讀取入該列緩衝區200中。如此，方塊815的讀操作將不覆寫任何髒位元。於方塊810或815之後，方法800移動至方塊820。於方塊820，既有列緩衝區內容係寫至該記憶體陣列。然後方法800移動至方塊825及結束。
如此，圖4及5示例說明於體現APB的一記憶體中之讀寫操作的一個實施例，而圖6-10示例說明另一個實施例。雖然二實施例將提出無資料損耗或訛誤的讀及寫操作，但圖6-10的實施例具有能夠增高來自不同記憶體列的頁面被緩衝的程度之潛在效果，藉此提高列緩衝區命中率。但該實施例可增加服務一讀或寫請求的最惡劣情況的延遲。原因在於執行從列緩衝區至記憶體陣列的回寫，現在須檢查列緩衝區內容以確證該等內容係來自同一列，若該等列緩衝區內容不是來自同一列，則從該陣列作額外讀取(以具有匹配LSB及MSB頁面在該列緩衝區)。相反地，於圖4及5之實施例中，每當該列緩衝區有髒資料時，該等LSB及MSB頁面係限於同一列。
141-145‧‧‧行線
162‧‧‧感測放大器
164‧‧‧時鐘
166、172‧‧‧多工器
182‧‧‧I/O電路
192‧‧‧頁面緩衝區選擇信號
200‧‧‧列緩衝區
210、220‧‧‧頁面緩衝區
Vbl‧‧‧位元線電壓
Vref‧‧‧參考電壓

Claims (15)

  1. 一種多位準胞元記憶體，其係包含：一記憶體胞元，儲存二或多個資訊位元；耦接至該記憶體胞元的一感測電路，其中該感測電路係操作以讀取自及寫至該記憶體裝置；一列緩衝區結構，包含具有一第一頁面緩衝區及一第二頁面緩衝區的一裂頁緩衝區，其中該感測電路將一第一位元配置於該第一頁面緩衝區及該第二頁面緩衝區中之一者內，及其中該感測電路將該第二位元配置於該第一頁面緩衝區及該第二頁面緩衝區中之一者內。
  2. 如請求項1之記憶體，其中該列緩衝區係於該最低有效位元/最高有效位元方向分裂成二邏輯頁面。
  3. 如請求項2之記憶體，其中來自記憶體的一第一實體列的該等邏輯頁面及來自記憶體的一第二實體列的該等邏輯頁面係保有於該第一頁面緩衝區內。
  4. 如請求項1之記憶體，其中該第一位元係為一最低有效位元(LSB)及該第二位元係為一最高有效位元(MSB)，及其中該LSB位元係設置於該第一頁面緩衝區及該MSB位元係設置於該第二頁面緩衝區。
  5. 如請求項1之記憶體，其中該第一位元係為得自一第一實體列的一LSB位元，及該第二位元係為得自一第二實體列的一LSB位元，及其中該第一LSB位元及該第二LSB位元係設置於一相同頁面緩衝區內。
  6. 如請求項1之記憶體，其中該第一及該第二位元係映射至分開邏輯頁面。
  7. 如請求項1之記憶體，其中針對該記憶體的該記憶體胞元之二栓鎖中之一者係與針對該記憶體的其它記憶體胞元之二栓鎖中之一者群集而形成該第一頁面緩衝區，及針對該記憶體胞元之二栓鎖中之另一者係與針對其它記憶體胞元之二栓鎖中之另一者群集而形成該第二頁面緩衝區。
  8. 如請求項1之記憶體，其中該列緩衝區結構係進一步包含：列緩衝區輸入多工器，其係用以選擇該第一位元及該第二位元中之一者以儲存於該裂頁緩衝區；列緩衝區輸出多工器，其係用以選擇該第一位元及該第二位元中之一者；及一頁面緩衝區選擇信號，其係決定該輸入及輸出緩衝區的操作。
  9. 一種多位準胞元記憶體，其係包含：複數個多位準胞元，各個胞元保有複數個資訊位元；耦接至該等胞元之一列緩衝區，包含：一第一頁面緩衝區，其栓鎖得自該等複數個多位準胞元中之各者的一第一資訊位元，及 複數個額外頁面緩衝區，該等額外頁面緩衝區各自栓鎖得自該等複數個多位準胞元中之各者的一額外資訊位元；及一周邊電路，其選擇該第一頁面緩衝區及該等額外頁面緩衝區中之一者以栓鎖資訊位元。
  10. 如請求項9之多位準胞元記憶體，其中該周邊電路係包含耦接至該第一頁面緩衝區之一栓鎖及該等額外頁面緩衝區中之各者之一栓鎖的多工器，該記憶體係進一步包含一記憶體控制器，其中該記憶體控制器係包含一頁面緩衝區選擇信號電路，其載明將選擇哪個栓鎖；及其中該等頁面緩衝區保有來自該多位準胞元記憶體之不同列的資訊位元。
  11. 一種緩衝一多位準胞元記憶體之方法，其係包含：接收對該記憶體的一被請求列之一存取請求，其中該記憶體係包含一列緩衝區，及該列緩衝區包含一第一頁面緩衝區及一第二頁面緩衝區；決定是否出現一列緩衝區命中；及若出現一列緩衝區命中，則完成該存取請求。
  12. 如請求項11之方法，其中該存取係為一MSB寫請求，及其中不出現該列緩衝區命中，該方法係進一步包含：決定該列緩衝區的既有內容是否為污穢，其中：若該既有列緩衝區內容係非為污穢，則該方法包含將一被請求列的LSB及MSB讀取入該列緩衝區，及其中： 若該既有列緩衝區內容係為污穢，則該方法包含：將該既有列緩衝區內容寫至該記憶體陣列；及將該被請求列的該等LSB及MSB讀取入該列緩衝區。
  13. 如請求項11之方法，其中該存取係為一MSB寫請求，及其中出現該列緩衝區命中，該方法係進一步包含：決定該列緩衝區是否保有一相同列的LSB及MSB，其中：若該列緩衝區並不保有該同一列的LSB及MSB，則該方法包含：將該被請求列的該等LSB讀取入該列緩衝區，及將資料寫入該列緩衝區；及其中：若該列緩衝區保有該同一列的LSB及MSB，則該方法包含將資料寫入該列緩衝區。
  14. 如請求項11之方法，其中該存取係為一LSB寫請求，及其中不出現該列緩衝區命中，該方法係進一步包含：決定該列緩衝區的既有內容是否為污穢，其中：若該列緩衝區的既有內容為污穢，則該方法包含：將該既有內容寫入該記憶體； 將該被請求列的該等LSB及MSB讀取入該列緩衝區；及若該列緩衝區的既有內容係非為污穢，則該方法包含：將該被請求列的該等LSB及MSB讀取入該列緩衝區；及將寫入資料設置於該列緩衝區內。
  15. 如請求項14之方法，其中將該既有內容寫入記憶體係包含：決定該列緩衝區是否保有一相同列的LSB及MSB；若該列緩衝區並不保有該同一列的該等LSB及MSB：讀取在該列緩衝區中與該等MSB之一列相對應的一列之LSB，及將該列緩衝區之既有內容寫至該記憶體；及若該列緩衝區保有該同一列的該等LSB及MSB：將該列緩衝區之該等既有內容寫至該記憶體。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016171875A1 (en) 2015-04-03 2016-10-27 Massachusetts Institute Of Technology Current crowding in three-terminal superconducting devices and related methods
KR102285785B1 (ko) 2015-06-02 2021-08-04 삼성전자 주식회사 저항성 메모리 장치 및 상기 저항성 메모리 장치를 포함하는 메모리 시스템
KR102356523B1 (ko) 2015-08-04 2022-02-03 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20170054182A (ko) 2015-11-09 2017-05-17 에스케이하이닉스 주식회사 반도체 장치
US10068636B2 (en) * 2016-12-30 2018-09-04 Intel Corporation Apparatuses and methods for accessing and scheduling between a plurality of row buffers
US10163481B1 (en) 2017-07-20 2018-12-25 Micron Technology, Inc. Offset cancellation for latching in a memory device
US11200947B2 (en) 2018-02-05 2021-12-14 Massachusetts Institute Of Technology Superconducting nanowire-based programmable processor
US11017841B2 (en) 2019-03-05 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory device, operating method of nonvolatile memory device, and storage device including nonvolatile memory device
US11031071B2 (en) 2019-03-05 2021-06-08 Samsung Electronics Co., Ltd. Nonvolatile memory device, operating method of nonvolatile memory device, and storage device including nonvolatile memory device
TWI712052B (zh) * 2019-12-11 2020-12-01 大陸商深圳大心電子科技有限公司 記憶體管理方法、儲存控制器與儲存裝置
TWI724895B (zh) * 2020-05-11 2021-04-11 力旺電子股份有限公司 具多階型記憶胞陣列之非揮發性記憶體及其相關編程控制方法
US11557338B2 (en) * 2020-10-13 2023-01-17 Ememory Technology Inc. Non-volatile memory with multi-level cell array and associated program control method
US11894065B2 (en) 2022-01-05 2024-02-06 Macronix International Co., Ltd. Three-dimensional memory device
TWI811940B (zh) * 2022-01-05 2023-08-11 旺宏電子股份有限公司 三維記憶體裝置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570795B1 (en) 2002-04-10 2003-05-27 Hewlett-Packard Development Company, L.P. Defective memory component of a memory device used to represent a data bit in a bit sequence
KR100648286B1 (ko) * 2005-07-04 2006-11-23 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
KR100773400B1 (ko) * 2006-10-26 2007-11-05 삼성전자주식회사 멀티 비트 플래시 메모리 장치
KR20080038932A (ko) * 2006-10-31 2008-05-07 주식회사 하이닉스반도체 플래시 메모리 소자의 페이지 버퍼 및 이를 이용한프로그램 방법
KR100787856B1 (ko) * 2006-11-29 2007-12-27 한양대학교 산학협력단 플래시 메모리 저장장치의 페이지 교체 방법
US7729165B2 (en) 2007-03-29 2010-06-01 Flashsilicon, Incorporation Self-adaptive and self-calibrated multiple-level non-volatile memories
KR101343597B1 (ko) * 2007-08-09 2013-12-20 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
US8068365B2 (en) * 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
WO2009097681A1 (en) * 2008-02-04 2009-08-13 Mosaid Technologies Incorporated Flexible memory operations in nand flash devices
KR101003935B1 (ko) * 2009-02-26 2010-12-30 주식회사 하이닉스반도체 불휘발성 메모리 소자의 페이지 버퍼 회로 및 그 동작 방법
KR101678886B1 (ko) 2009-11-25 2016-11-23 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그 구동 방법
TWI449170B (zh) 2009-12-29 2014-08-11 Ind Tech Res Inst 相變化記憶體裝置及其製造方法
KR101736792B1 (ko) * 2010-09-20 2017-05-18 삼성전자주식회사 플래시 메모리 및 그것의 셀프 인터리빙 방법

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