TWI527034B - 用於較高效能及能量效率之具有解耦位元的非依電性多位準胞元記憶體 - Google Patents

用於較高效能及能量效率之具有解耦位元的非依電性多位準胞元記憶體 Download PDF

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TWI527034B
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Description

用於較高效能及能量效率之具有解耦位元的非依電性多位準胞元記憶體
本發明係有關於用於較高效能及能量效率之具有解耦位元的非依電性多位準胞元記憶體。
發明背景
非依電性記憶體諸如憶阻器及相變記憶體(PCM)已經萌出成為目前普遍的記憶體技術例如動態隨機存取記憶體(DRAM)及快取記憶體的有展望且可擴充的替代方案。除了比較DRAM及快取記憶體可引領至更高記憶體密度、每個位元更低成本、及更大容量之儲存資料的根本上不同辦法之外，此等正在萌出的非依電性記憶體支援多位準胞元(MLC)技術，該技術許可各個記憶體胞元儲存二或多個位元(相反地，DRAM每個胞元只能儲存一個位元)。以較低功率操作的潛力更進一步增添憶阻器及PCM作為可擴充性DRAM替代方案的競爭能力。
更明確言之，PCM乃正在萌芽的記憶體技術，該PCM係藉改變稱作為硫屬化物的一種材料之電阻而儲存資 料。藉施熱及然後許可以不同速率冷卻，硫屬化物可被操控以停留在非晶性(快速淬冷)高電阻態(例如邏輯低或零)與結晶性(緩慢冷卻)低電阻態(例如邏輯高或壹)間。PCM乃非依電性，原因在於當無電力時仍然保有硫屬化物的狀態。PCM胞元的非晶態與結晶態間的大電阻差(達3次冪幅度)許可於PCM胞元具現MLC技術。此點係藉將大電阻差劃分成四個分開區域達成，各自表示「11」、「10」、「01」及「00」的2-位元值。藉將電阻精確地控制在此等電阻區域中之一者內部，一胞元內可儲存多於一個位元。
但於PCM支援MLC遭致較高的存取延遲及能量。MLC要求胞元電阻精準地控制在一較窄範圍內，其需要以多次感測迭代的迭代寫與讀技術，結果導致較高的讀延遲及能量以及較高的寫延遲及能量。
依據本發明之一實施例，係特地提出一種非依電性多位準胞元(MLC)記憶體包含一陣列之非依電性記憶體胞元，各個非依電性記憶體胞元係儲存多組位元；及具有多個緩衝器部分的一列緩衝器，各個緩衝器部分係儲存得自該等記憶體胞元之一或多個位元且具有不同的讀及寫延遲及能量。
100、610、810‧‧‧記憶體、非依電性多位準胞元(MLC)記憶體
105、120、125、130、135、400、620‧‧‧記憶體胞元
110、625、825‧‧‧字元線
115、630、830‧‧‧位元線
140、415、425‧‧‧列
145‧‧‧行
150a-c‧‧‧感測放大器
155、635、835‧‧‧列緩衝器
160、615、815‧‧‧記憶體控制器
170‧‧‧記憶體排組、最高有效位元(MSB)
175‧‧‧最低有效位元(LSB)
200、420A-B‧‧‧胞元
205‧‧‧感測放大器
210、235‧‧‧線圖
215、240、305、310、320、325‧‧‧ 粗線
220‧‧‧類比至數位轉換器
225、230‧‧‧栓鎖
300、315‧‧‧略圖
430a、700‧‧‧MSB半列
430b、705‧‧‧LSB半列
500‧‧‧資料區塊位址對映圖
505‧‧‧習知資料區塊位址對映圖
600、800‧‧‧電腦系統
605、805‧‧‧處理資源
640‧‧‧MSB緩衝器部分
645‧‧‧LSB緩衝器部分
710、715‧‧‧半列
840-850‧‧‧緩衝器部分
900-910、1000-1025‧‧‧方塊
本案連結關聯附圖所作的詳細說明部分可能可更為明瞭，附圖中相似的元件符號係指全文中相似的部件，及附圖中： 圖1為依據多個實施例一非依電性MLC記憶體之示意圖；圖2A-B為示意圖示例說明依據多個實施例一記憶體胞元的讀延遲；圖3A-B為示意圖示例說明依據多個實施例一記憶體胞元的寫延遲；圖4為一示意圖示例說明MSB及LSB如何可在非依電性多位準記憶體胞元解耦以利用讀及寫延遲及能量不對稱性；圖5為一示意圖對比此處提示的資料區塊位址對映圖與習知方案；圖6為用於較高效能及能量效率在一非依電性MLC記憶體具有解耦位元的一電腦系統之一示意圖；圖7示例說明於一列緩衝器中MSB與LSB之交插以結合寫至該記憶體；圖8為用於較高效能及能量效率在一非依電性MLC記憶體具有解耦位元的一電腦系統之另一示意圖；圖9為用於較高效能及能量效率在一非依電性MLC記憶體內解耦位元之一流程圖；及圖10為為了獲得較高效能及效率將寫結合至非依電性MLC記憶體的一流程圖。
較佳實施例之詳細說明
揭示用於較高效能及能量效率之具有解耦位元 的非依電性多位準胞元(MLC)記憶體。如此處通用描述，該非依電性MLC記憶體乃具有多個記憶體胞元的非依電性記憶體，各個記憶體胞元儲存多於一個位元。於多個實施例中，非依電性MLC記憶體可為每個胞元儲存多組位元的非依電性記憶體(例如PCM、憶阻器等)，於該處各組可具有一或多個位元。舉例言之，一記憶體胞元可儲存兩組位元，各組具有單一位元(每個胞元共儲存兩個位元)。一組可儲存一最高有效位元(MSB)及另一組可儲存一最低有效位元(LSB)。於另一個實施例中，一記憶體胞元可儲存四組位元，各組具有單一位元(每個胞元共儲存4個位元)。及於又另一個實施例中，一記憶體胞元可儲存兩組位元，各組具有2位元(每個胞元也共儲存4個位元)。也預期以進一步細節涵蓋及描述多個其它實施例如下。
非依電性MLC記憶體將各個記憶體胞元劃分成多組。具有多個緩衝器部分的一列緩衝器係用以儲存來自該記憶體胞元的該等位元，各個緩衝器部分具有不同的讀及寫延遲及能量。為求容易說明，後文描述可稱作第一實施例，於該處一記憶體胞元具有兩組位元，各組具有單一位元。於本實施例中，該MLC記憶體具有一MSB半部儲存一MSB位元及一LSB半部儲存一LSB位元。該MSB半部具有減低的讀延遲及能量，而該LSB半部具有減低的寫延遲及能量。來自該記憶體的該等MSB半部的MSB位元係儲存於一列緩衝器的一MSB緩衝器部分，及來自該記憶體的該等LSB半部的LSB位元係儲存於該列緩衝器的一LSB緩衝器 部分。於該MSB緩衝器部分中的資料區塊可與於該LSB緩衝器部分中的資料區塊交插以增加將寫結合入該記憶體的機會及改良其耐用性。
須瞭解於後文描述中，陳述無數特定細節以供徹底瞭解實施例。但須瞭解可不限於此等特定細節而體現該等實施例。於其它情況下，眾所周知之方法及結構可不以細節描述以免不必要地遮掩了實施例的說明。又，該等實施例可彼此組合使用。
現在參考圖1，描述依據多個實施例非依電性MLC記憶體的一示意圖。非依電性MLC記憶體100包含記憶體胞元陣列及周邊電路。於一陣列中，記憶體胞元係被組織成列及成行，於該處於各列中的全部胞元係連結至一共用字元線，於各行中的全部胞元係連結至一共用位元線(每個胞元係連結至一條字元線及一條位元線)。舉例言之，記憶體胞元105係連結至字元線110及位元線115。記憶體胞元105係在與記憶體胞元120及125的相同列140上，及在與記憶體胞元130及135的相同行145上。熟諳技藝人士將瞭解記憶體100係顯示有9個記憶體胞元僅用於示例說明目的。典型記憶體100可具有額外胞元。
當存取記憶體100中的資料時，同時存取同一列胞元(例如列140)。如此進行時，列解碼器(圖中未顯示)宣告一字元線以選擇該目標列中的全部胞元，及位元線在該等胞元與周邊電路間傳輸資料。於該等周邊電路中，來自位元線的資料信號係藉於一列緩衝器155的感測放大器 150a-c檢測及栓鎖於列緩衝器155，及一行解碼器(圖中未顯示)選擇該列緩衝器155之一子集而與I/O襯墊(圖中未顯示)通訊。
須瞭解記憶體100可經邏輯上劃分成區塊，俗稱記憶體排組。一記憶體排組乃可被獨立地定址的記憶體100之最小區劃。舉例言之，記憶體100係以一記憶體排組170示例說明。記憶體排組170中的各列遞送大量位元給感測放大器150a-c。遞送的位元數目為處理器字元的倍數(例如32位元或64位元)。記憶體排組170係藉記憶體控制器165控制，其提供記憶體100中的記憶體排組與處理器(圖中未顯示)間之介面。該記憶體控制器165係透過多工器與解多工器的一組合而讀、寫及再新記憶體100，該組合係針對該資料選擇正確的列、行、及記憶體位置。
一旦一列的資料被置於列緩衝器155，針對同一列的隨後資料請求可藉存取於本緩衝器中的資料服務。此種存取係稱作為一列緩衝器命中，而可在該列緩衝器155的存取延遲獲得快速服務，不必與較慢的胞元陣列互動。但為了服務對另一列的一資料請求，資料須從該陣列存取(更換該列緩衝器155的內容)。此型存取係稱作為一列緩衝器失誤，由於作動了該陣列中的一列胞元而遭致較高的延遲及能耗。
具有高資料局部性的應用可從大型列緩衝器獲益，及遭致記憶體存取時間縮減。但使用多核心處理器，來自多個執行緒(處理)的記憶體請求當存取同一個記憶體 排組時變成交插，結果導致列緩衝器衝突增加，及因而導致高列緩衝器失誤率。如此也增加了在記憶體控制器165的競爭，原因在於在簽發之前記憶體請求傾向於在記憶體控制器165等候較長時間。此項問題的一個可能的解決方案係藉針對各個排組支援多個列緩衝器以提高記憶體的並列性。如此，作用態的列緩衝器內容較不可能因來自另一執行緒(處理)的衝突存取而被擊敗。但此項辦法顯著地增加了面積額外負擔及記憶體成本。
容後詳述，記憶體100的MLC特性可經探討以有效地以極低面積額外負擔而達成多個列緩衝器。於記憶體100內的各個記憶體胞元具有一MSB 170及一LSB 175。來自於記憶體排組170中的全部胞元之MSB可被儲存於列緩衝器155的一MSB緩衝器部分，及來自於記憶體排組170中的全部胞元之LSB可轉而被儲存於列緩衝器155的一LSB緩衝器部分。藉由讓列緩衝器155有效地被劃分成兩個列緩衝器部分，可達成記憶體延遲及列緩衝器命中的顯著改良。也容後詳述，記憶體100的記憶體延遲實際上係取決於一記憶體胞元中的位元型別。MSB具有比LSB更低的讀延遲及能量，其又轉而具有比MSB位元更低的寫延遲及能量。
現在參考圖2A-B，描述依據多個實施例示例說明一記憶體胞元的讀延遲之示意圖。於圖2A中，整合類比至數位轉換器(ADC)藉感測一列電荷(亦即電流)通過胞元200所耗用時間而量化一胞元200的電阻至2-位元值。線圖210顯示由感測放大器205所感測的感測時間呈電壓之一函 數變化。電阻愈高，則感測時間愈長。結果，讀延遲係受耗用以感測最高胞元電阻的時間所限。
如線圖210可知，在讀操作進行至完成前，可能分辨有關該胞元資料的若干資訊。各個感測時間對儲存於胞元200的位元提供資訊。舉例言之，線圖210中之粗線215顯示於t3之感測時間，儲存於胞元200的位元為「01」，或「0」MSB及「1」LSB。感測放大器205當感測t3之感測時間時，透過一類比至數位轉換器220輸出「01」位元，「0」MSB儲存於栓鎖225及「1」LSB儲存於栓鎖230。
如圖2B示例說明，透過讀取操作的半途可決定MSB。於本實施例中，若胞元電阻係透過讀取操作的半途決定，則MSB為「1」，否則MSB為「0」而不考慮LSB。此點可見於線圖235的粗線240，其代表於線圖210中以粗線215顯示的讀操作之半。於比時間t3更早的時間t2，已經能夠決定儲存於胞元200的位元為「01」。換言之，在讀操作完成前可讀取MSB。
此項觀察指出MSB具有比LSB更低的讀延遲(及能量)。但在習知非依電性MLC記憶體並未探討此種讀不對稱性性質，於該處一區塊資料展開橫跨MSB及LSB。如此延遲記憶體讀請求服務至較慢的LSB就緒為止。另一方面，若MSB及LSB係對映至邏輯上分開的記憶體位址，則儲存於MSB的資料區塊可以較低延遲讀取(而儲存於LSB的資料區塊可以如同先前之相同延遲讀取)。
在一MLC PCM可觀察得相似的寫不對稱性， LSB具有比MSB更低的寫延遲及能量。現在轉向參考圖3A-B，描述依據多個實施例示例說明一記憶體胞元的寫延遲之示意圖。多位準PCM胞元的寫延遲係取決於兩項：胞元的初始態，及胞元的目標態。此點係以略圖300示例說明於圖3A，該圖顯示於一4-位準PCM寫操作中，一記憶體胞元從任一態過渡至另一態所遭致的延遲。針對任何過渡，藉運用一種規劃方法(或將非晶型硫屬化物部分結晶化，或將結晶型硫屬化物部分非晶化)以較低延遲達成該目標胞元電阻。
當將任意資料寫至胞元區塊時，寫延遲受到完成任何過渡的最長時間所限(以粗體強調於圖3A，具有記憶體胞元態「01」與態「10」間之粗線305，及胞元態「00」與態「10」間之粗線310)。但在單一寫操作中不更動LSB及MSB二者(因而不使用圖3A的對角線過渡)，則變動LSB遭致的延遲比變動MSB更低。舉例言之，將LSB從「0」改成「1」遭致0.8x或0.84x寫延遲，及將LSB從「1」改成「0」遭致0.3x或0.2x寫延遲。
圖3B強調只改變MSB(略圖315中的粗線320)係受1.0x延遲所限(從「00」至「10」)，而只改變LSB係受較低的0.84x延遲3所限(從「00」至「01」，粗線325)。將記憶體胞元規劃成「10」唯有當係從已經在結晶態的「11」過渡時才遭致0.2x延遲，於該處部分非晶化要求施加復置脈衝。本觀察指出LSB具有比MSB更低的寫延遲(及能量)。但類似前文就圖2A-B討論的讀不對稱性，當一區塊資料係展 開橫過LSB及MSB時，本性質在習知MCL PCM不會槓桿化。若LSB及MSB係對映至邏輯上分開的記憶體位址，容後詳述時，儲存於LSB的資料區塊可以較低延遲寫入(而儲存於MSB的資料區塊可以如前相同延遲寫入)。
現在注意力朝向圖4，該圖顯示在MLC PCM胞元中MSB與LSB如何解耦以利用此等讀及寫不對稱性。MLC PCM的各個記憶體胞元400(例如圖1顯示的記憶體100)具有一MSB及一LSB。於一習知MLC PCM中，此等位元係耦合以形成沿一列的單一接續記憶體位址，如以列415顯示。列415示例說明從胞元至胞元，記憶體位址係以循序或接續方式變化。列415中的第一胞元420a係在第二胞元420b之前定址，MSB係在LSB之前定址。用於示例說明，4位元大小的資料區塊係以不同陰影強調。藉胞元420a-b形成的4-位元區塊首先係以胞元420a中的MSB(標示為「0」)，接著以胞元420a中的LSB(標示為「1」)、胞元420b中的MSB(標示為「2」)、及胞元420b中的LSB(標示為「3」)定址。以此種樣式遍歷列415。
相反地，此處呈示的非依電性MLC記憶體(例如圖1中之記憶體100)將沿一列的MSB分組而形成一個接續位址，及將沿同一列的LSB分組而形成另一個接續位址。藉此方式，駐在某個邏輯位址的一資料區塊(例如一64位元組快取區塊)實體上係只由MSB或只由LSB所占用。若該資料區塊係在MSB，則探討讀不對稱性(前文參考圖2A-B討論如上)而以減低的延遲及能量讀取該區塊。同理，若該資料 區塊係在LSB，則探討寫不對稱性(前文參考圖3A-B討論如上)而以減低的延遲及能量寫入該區塊。
解耦位元有效地將在記憶體內的全部列劃分成二邏輯位址；一個使用MSB，另一個使用LSB。舉例言之，列425被有效地劃分成一MSB半列430a及一LSB半列430b。與一習知MLC PCM的列415相反，其中遍歷該列的位元係以接續方式定址，以此處呈示的記憶體(例如圖1中之記憶體100)，MSB半列430a的全部位元係在LSB半列430b的全部位元之前被定址。第一胞元430a的MSB係在第二胞元430b的MSB之前被定址，等等直到MSB半列430a結束。唯有在一記憶體排組的全部MSB皆被定址之後，才考慮LSB半列430b中的LSB。
圖5對比此處提示的資料區塊位址對映圖與習知方案。假設從一應用程式的虛擬頁面位址任意地隨機平移至記憶體內的一實體框位址，則該應用程式的工作設定值粗略半數係在MSB而另外半數係在LSB。因此，使用此處提示的資料區塊位址對映圖500，平均50%記憶體讀係以減低的延遲(達48%)及能量(達48%)服務，50%記憶體寫係以減低的延遲(達16%)及能量(達26%)服務。
資料區塊位址對映圖500的缺點為其增加了寫操作期間被規劃的胞元數目，增加了耐用性額外負擔。原因在於從各個2-位元胞元，一資料區塊只獲得一個位元，涉及當寫至該區塊時，胞元數目係等於一區塊中的位元數目。但比起習知方案，如此不會加倍了耐用性額外負擔， 原因在於規劃一胞元成為冗餘(原因在於該胞元已經在欲被規劃的該目標態)的機率係低於習知方案，於該處MSB及LSB皆須匹配該寫資料。
另一方面，將資料寫至500中的一區塊只有MSB或只有LSB，如此一區塊-寫具有較多的冗餘位元-寫。模擬顯示平均21%耐用性額外負擔。此點夠小而足以達到典型伺服器設計的5年壽命，考慮先前工作已經顯示PCM主記憶體具有平均8.8年的壽命。藉採用該資料區塊位址對映圖500，兩個分開邏輯位址空間共享該列緩衝器空間，各個位址空間占有該列緩衝器之半。如此縮小了在該列緩衝器內能夠保有的最長接續位址空間，潛在地減低了列緩衝器的局部性。但由資料區塊位址對映圖500所暴露的減低的記憶體位址延遲不僅補償了此項效應，同時也顯著地改善系統效能(及能量效率)優於習知資料區塊位址對映圖505，而不會遭致對記憶體電路及架構的重大修改。
現在注意力轉向圖6，顯示於一非依電性MLC記憶體內有解耦位元的電腦系統以獲得更高效能及能量效率。電腦系統600具有透過記憶體控制器615而與一非依電性MLC記憶體610通訊的一處理資源605。處理資源605可包括一或多個處理器及一或多個其它記憶體資源(例如快取記憶體)。該非依電性MLC記憶體610具有一陣列的非依電性記憶體胞元(例如記憶體胞元620)，各個多位準記憶體胞元儲存一MSB及一LSB。該記憶體胞元之陣列可組織為字元線(列)x位元線(行)的一陣列，諸如字元線625及位元線 630。
記憶體控制器615提供於記憶體610中之非依電性記憶體胞元陣列與處理資源605間之一介面。記憶體控制器615透過多工器與解多工器的組合選擇資料的正確列、行、及記憶體位置而讀、寫、及再新記憶體610。於多個實施例中，該記憶體控制器615經由一列緩衝器635將資料讀及寫至記憶體610。該列緩衝器635具有一MSB緩衝器部分640及一LSB緩衝器部分645以分別地儲存來自於記憶體610中之非依電性記憶體胞元陣列的MSB及LSB。如前文參考圖4及5之描述，記憶體610中之MSB與LSB解耦且對映至分開的邏輯位址。解耦記憶體610中之記憶體胞元的MSB與LSB，有效地將一列分割成兩個半列，各自有其本身的接續邏輯位址。如圖所示，如此許可列緩衝器635被操控為兩個半列緩衝器，具有一MSB緩衝器部分640用以儲存MSB及一LSB緩衝器部分645用以儲存LSB。
於列緩衝器部分640-645中MSB與LSB解耦且存取為分開的邏輯位址，可達成讀延遲及能量及寫延遲及能量的顯著改良。當從記憶體610讀取資料時，記憶體控制器615可以減低的讀延遲及能量從MSB緩衝器部分640讀取資料區塊(以習知讀延遲及能量從LSB緩衝器部分645讀取資料區塊)。同理，當寫資料至記憶體610時，記憶體控制器615可以減低的寫延遲及能量寫資料區塊至LSB緩衝器部分645(以習知寫延遲及能量寫資料區塊至MSB緩衝器部分640)。
此種MSB/LSB解耦的缺點為記憶體610比較其中位元係解耦的習知記憶體具有較差的耐用性。原因在於一習知位元方案中，為了規劃M位元，因有兩個邏輯上接續位元係對映至同一個胞元，故M/2胞元進行加熱及冷卻的實體規劃週期。但為了規劃記憶體610中的M位元，因各個胞元中的兩個位元只有一個改變，故M胞元進行實體規劃。如此，於資料緩衝效應不存在之下，記憶體610中的MSB與LSB解耦係以習知記憶體的兩倍速率耗用耐用週期，因而記憶體壽命減半。舉例言之，以記憶體610為PCM為例，記憶體610可單純規劃存在於記憶體中任何位置的既有資料，及被規劃的每個胞元進行一個耐用週期。因此，規劃中涉及的胞元數目直接影響記憶體610壽命。
由於MSB與LSB解耦結果造成不良記憶體耐用性效應可藉將寫結合至MSB及LSB成為單一寫而予緩和。寫至記憶體610被結合使得記憶體610中的一記憶體胞元可只被規劃一次而非兩次。於MSB緩衝器中之資料區塊與於LSB緩衝器中之資料區塊交插進一步提高了結合寫機率。交插係示例說明於圖7。藉交插一列之2頁面間的快取區塊(其中存取記憶體610的最小單元)，探討回寫中的空間局部性以增高快取區塊回寫至相同胞元的結合機會。為了結合回寫，該胞元的兩個位元可於規劃期間改變。
如圖7所示，MSB半列700具有從0至7的八個資料區塊，及LSB半列705具有從8至15的八個資料區塊。MSB半列700係儲存於一列緩衝器的MSB緩衝器部分(例如MSB 緩衝器部分640)，及LSB半列705係儲存於一列緩衝器的LSB緩衝器部分(例如LSB緩衝器部分645)。儲存在列緩衝器635的資料可發送至一處理資源605，於該處於回送至列緩衝器635之前處理。如此，部分資料可加陰影「弄髒」，指示在其它區塊可從記憶體讀出至緩衝器之前，此等位元須寫至記憶體。
從最末位準快取記憶體逐出的髒快取區塊典型地被簽發作為回寫至記憶體，及初始插入記憶體控制器的寫緩衝器。大部分系統優先排序列緩衝器命中請求(至不等程度)，因此此等髒快取區塊在記憶體控制器的寫緩衝器內佇列等候直到存取其目的地列為止，於該點其資料被發送至列緩衝器635。然後髒快取區塊資料駐在該列緩衝器635直到該等列緩衝器內容需要逐出為止(亦即逐出至於一不同列的緩衝器)，此乃該髒快取資料實際上被規劃入該記憶體胞元陣列。
於本實施例中，位元1、2、及4-7為污穢。若全部此等區塊被寫入，則將共有6次分開寫至相對應於MSB半列700及LSB半列705的該列。但若在回寫至記憶體之前，如同在半列710-715般，位元在列緩衝器635被交插，換言之，若寫被結合及探討資料局部性，則位元4-5及6-7可一起寫入。不需6次分開寫至記憶體，只要求4次分開寫。注意交插的快取區塊數目可從1至高達嵌合單一頁面(其為一列之一半)的快取區塊數目。
須瞭解雖然第一列先來者優先(FR-FCFS)的內設 排程策略當然結合寫於列緩衝器635，藉由小心地將寫排佇列等候在記憶體控制器615可改良此種發生可能。服務此項目的的機制係稱作為DRAM知曉最末位準快取回寫(DLW)。當每次逐出髒最末位準快取區塊時，DLW搜尋最末位準快取記憶體的對映至同一列的其它髒快取區塊，及臆測地簽發此等作為回寫至記憶體。於列緩衝器635的資料區塊交插係與DLW協同工作，藉簽發許多回寫至同一列，如此提高寫結合的可能。也須瞭解交插只改變資料如何於列緩衝器635解譯；其具現不要求記憶體610做任何改變。但當計算一頁面內部的快取行位置時，記憶體控制器615須考慮交插程度及據此而解碼位址。
現在注意圖8，其顯示在一非依電性MLC記憶體內具有解耦位元以獲得較高效能及能量效率的一電腦系統之另一實施例。如前述，為求容易解說，圖1-7描述具有兩組位元的一記憶體胞元之實施例，各組具有單一位元(MSB或LSB)。圖8之電腦系統800具有可儲存多個其它組別位元(而非僅只MSB及LSB)的記憶體胞元。類似圖6的電腦系統600，電腦系統800具有透過記憶體控制器815而與非依電性MLC記憶體810通訊的一處理資源805。處理資源805可包括一或多個處理器及一或多個其它記憶體資源(例如快取記憶體)。該非依電性MLC記憶體810具有一陣列的非依電性記憶體胞元(例如記憶體胞元820)，各個多位準記憶體胞元儲存多組位元，標示為GB1、GB2、GB3等直到GBN，於該處N可為等於或高於3的任何整數及受記憶體810的實體限 制所限。該陣列的記憶體胞元可組織為字元線(列)x位元線(行)的一陣列，諸如字元線825及位元線830。
該記憶體控制器815提供於記憶體810中的非依電性記憶體胞元之該陣列與處理資源805間之一介面。記憶體控制器815透過多工器與解多工器的組合選擇資料的正確列、行、及記憶體位置而讀、寫、及再新記憶體810。於多個實施例中，該記憶體控制器815經由一列緩衝器835將資料讀及寫至記憶體810。該列緩衝器835具有多個緩衝器部分840-850，標示以「第一緩衝器部分」(840)、「第二緩衝器部分」(845)、等等，直到「第N緩衝器部分」(850)。各個緩衝器部分840-850可儲存得自記憶體胞元820的一組位元。舉例言之，緩衝器部分840可儲存GB1，緩衝器部分845可儲存GB2，及緩衝器部分850可儲存GBN。各個緩衝器部分840-850具有一不同讀延遲及能量及一不同寫延遲及能量。
現在轉向注意圖9，其顯示在一非依電性MLC記憶體內解耦位元用於較高效能及能量效率之流程圖。首先，該非依電性MLC記憶體的實體位址空間係解耦成多組位元，各組具有不同讀及寫延遲(900)。舉例言之，一組位元可為具有減低讀延遲的MSB，及另一組位元可為具有減低寫延遲的LSB。多組位元的不同讀及寫延遲係暴露於記憶體胞元(905)。該控根據多組的讀及寫延遲而服務一記憶體請求(例如一讀及寫請求)(910)。
圖10為一流程圖用以結合寫至非依電性MLC記 憶體用於較高效能及能量效率。首先，當對映一頁面至實體記憶體時，橫過多個列緩衝器部分的位元區塊交插，例如得自MSB緩衝器部分的位元區塊係與得自LSB緩衝器部分的位元區塊交插，如前文參考圖7所述(1000)。其次，記憶體胞元簽發一寫請求給第一位址(1005)。若有針對一第二位址而被擱置的寫請求其係對映至記憶體中之相同列及相同胞元集合(1010)，則第一及第二寫請求組合成單一結合寫以對該記憶體列做單一寫更新(1015)。否則，第一及第二位址係分開寫(1025)。記憶體控制器當排程寫請求時，若有結合可能，則可前瞻地從最末位準快取記憶體發送髒區塊給該記憶體(1020)。
優異地，於非依電性MLC記憶體中位元的解耦，就欲探討的讀及寫延遲及能量許可讀及寫不對稱性。MSB係以減低的延遲及能量讀，而LSB係以減低的延遲及能量寫。在寫至記憶體之前MSB與LSB於列緩衝器交插，結合了寫及緩和了位元解耦的耐用性效應。
須瞭解所揭示實施例之先前描述係提供以許可熟諳技藝人士製作或使用本文揭示。此等實施例之各項修改將為熟諳技藝人士顯然易知，及不背離本文揭示之精髓及範圍，此處定義的通用原理可應用至其它實施例。如此，本文揭示並非意圖限於此處顯示的實施例，反而係根據符合此處揭示之原理及新穎特徵的最寬廣範圍。
800‧‧‧電腦系統
805‧‧‧處理資源
810‧‧‧非依電性多位準胞元(MLC)記憶體
815‧‧‧記憶體控制器
820‧‧‧記憶體胞元
825‧‧‧字元線
830‧‧‧位元線
835‧‧‧列緩衝器
840‧‧‧第一緩衝器部分
845‧‧‧第二緩衝器部分
850‧‧‧第N緩衝器部分

Claims (14)

  1. 一種非依電性多位準胞元(MLC)記憶體裝置，其係包含：一陣列之非依電性記憶體胞元，各個非依電性記憶體胞元係儲存多組位元；及具有多個緩衝器部分的一列緩衝器，各個緩衝器部分係儲存來自該等記憶體胞元之一或多個位元，且具有不同的讀及寫延遲及能量。
  2. 如請求項1之非依電性MLC記憶體裝置，其係包含一記憶體控制器以簽發寫請求給在一集合之記憶體胞元中的不同位元，及指示該記憶體以結合該等寫請求而對該集合之記憶體胞元做一單一寫。
  3. 如請求項1之非依電性MLC記憶體裝置，其中一第一組位元係儲存於一第一緩衝器部分，及一第二組位元係儲存於一第二緩衝器部分，及其中來自該第一緩衝器部分的位元區塊係與來自該第二緩衝器部分的位元區塊交插以結合於該列緩衝器的寫。
  4. 如請求項2之非依電性MLC記憶體裝置，其中該列緩衝器係包含多個感測放大器及類比至數位轉換器，各個感測放大器係連結至一位元線。
  5. 如請求項4之非依電性MLC記憶體裝置，其中各個類比至數位轉換器係連結至多個栓鎖以保有該等多組位元。
  6. 如請求項4之非依電性MLC記憶體裝置，其中該讀延遲 係取決於由該等多個感測放大器耗用以感測各個非依電性記憶體胞元之一電阻的一時間。
  7. 如請求項1之非依電性MLC記憶體裝置，其中該寫延遲係取決於該等非依電性記憶體胞元的一初始態及該等非依電性記憶體胞元的一目標態。
  8. 一種用於較高效能及能量效率之解耦在非依電性多位準胞元(MLC)記憶體中之位元之方法，該方法係包含：解耦一實體位址空間成為多組位元，各組係具有一不同讀及寫延遲；暴露該等多組位元之讀及寫延遲至一記憶體控制器；及依據該等多組之該等讀及寫延遲而服務一記憶體請求。
  9. 如請求項8之方法，其中解耦實體位址空間成為多組位元之步驟，係包含儲存該等多組位元至一列緩衝器的多個緩衝器部分。
  10. 如請求項9之方法，其係包含交插於一第一緩衝器部分中之資料區塊與於一第二緩衝器部分中之資料區塊以提高寫結合機會。
  11. 如請求項8之方法，其係進一步包含當每次逐出一髒最末位準之快取區塊資料時，為對映至一記憶體列的多個髒快取區塊搜尋一最末位準之快取記憶體，及臆測地簽發該等髒快取區塊作為回寫至該非依電性MLC記憶體。
  12. 一種電腦系統，其係包含： 具有一陣列之非依電性記憶體胞元的一非依電性多位準胞元(MLC)記憶體，各個記憶體胞元係儲存一最高有效位元(MSB)及一最低有效位元(LSB)；一列緩衝器具有一MSB緩衝器以儲存來自該等記憶體胞元的MSB，及一LSB緩衝器以儲存來自該等記憶體胞元的LSB，其中來自該MSB緩衝器的位元區塊係與來自該LSB緩衝器的位元區塊交插；及一記憶體控制器以將一區塊之位元寫至於該非依電性MLC記憶體的一列中之一胞元集合，識別針對該列中的相同胞元集合的其它寫請求，及指示該記憶體以將該等寫結合至該記憶體。
  13. 如請求項12之電腦系統，其中該列緩衝器包含多個感測放大器，及該記憶體控制器控制該等多個感測放大器以選擇該MSB緩衝器或該LSB緩衝器而儲存該區塊之資料。
  14. 如請求項12之電腦系統，其中該非依電性MLC記憶體係包含一相變記憶體。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150062646A (ko) * 2013-11-29 2015-06-08 삼성전자주식회사 전자 시스템 및 이의 동작 방법
US9952981B2 (en) * 2014-09-29 2018-04-24 Apple Inc. Read cache management in multi-level cell (MLC) non-volatile memory
US9921750B2 (en) * 2014-11-20 2018-03-20 Samsung Electronics Co., Ltd. Solid state drive (SSD) memory cache occupancy prediction
CN106909522B (zh) * 2015-12-22 2020-03-20 中国电信股份有限公司 Gpu写请求数据的延迟控制方法、装置以及云计算系统
US10068636B2 (en) * 2016-12-30 2018-09-04 Intel Corporation Apparatuses and methods for accessing and scheduling between a plurality of row buffers
CN107766221B (zh) * 2017-10-31 2021-07-02 郑州云海信息技术有限公司 一种读时延测试方法、系统、设备及计算机存储介质
US10482933B2 (en) * 2018-04-12 2019-11-19 Globalfoundries U.S. Inc. Column multiplexor decoding
KR102105647B1 (ko) * 2018-04-23 2020-04-28 단국대학교 산학협력단 영상을 ｐｃｍ에 저장하기 위한 장치 및 방법
US11031061B2 (en) * 2019-09-27 2021-06-08 Western Digital Technologies, Inc. Write efficiency in magneto-resistive random access memories
US11960398B2 (en) * 2020-08-21 2024-04-16 Micron Technology, Inc. Enhanced data reliability in multi-level memory cells
US11868777B2 (en) 2020-12-16 2024-01-09 Advanced Micro Devices, Inc. Processor-guided execution of offloaded instructions using fixed function operations
US11803311B2 (en) * 2021-03-31 2023-10-31 Advanced Micro Devices, Inc. System and method for coalesced multicast data transfers over memory interfaces
US11921634B2 (en) 2021-12-28 2024-03-05 Advanced Micro Devices, Inc. Leveraging processing-in-memory (PIM) resources to expedite non-PIM instructions executed on a host
WO2024087145A1 (en) * 2022-10-28 2024-05-02 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Memory device and addressing method thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7149110B2 (en) 1999-01-14 2006-12-12 Silicon Storage Technology, Inc. Seek window verify program system and method for a multilevel non-volatile memory integrated circuit system
US20050144396A1 (en) * 2003-12-31 2005-06-30 Eschmann Michael K. Coalescing disk write back requests
EP1750278B1 (en) * 2005-07-28 2009-11-11 STMicroelectronics S.r.l. Method of programming a four-level flash memory device and a related page buffer
US7542337B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Apparatus for reading a multi-level passive element memory cell array
KR100748461B1 (ko) 2006-09-13 2007-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입력 회로 및 방법
US8230154B2 (en) 2007-01-19 2012-07-24 Spansion Llc Fully associative banking for memory
US7747903B2 (en) 2007-07-09 2010-06-29 Micron Technology, Inc. Error correction for memory
US20090157946A1 (en) 2007-12-12 2009-06-18 Siamak Arya Memory having improved read capability
JP2009176343A (ja) 2008-01-22 2009-08-06 Liquid Design Systems:Kk 半導体記憶装置
KR101493873B1 (ko) 2008-12-17 2015-02-16 삼성전자주식회사 멀티-레벨 셀 플래시 메모리 장치 및 이의 독출 방법
US8266503B2 (en) * 2009-03-13 2012-09-11 Fusion-Io Apparatus, system, and method for using multi-level cell storage in a single-level cell mode
US8026544B2 (en) 2009-03-30 2011-09-27 Sandisk Technologies Inc. Fabricating and operating a memory array having a multi-level cell region and a single-level cell region
US8429335B2 (en) 2009-10-13 2013-04-23 Macronix International Co., Ltd. Memory device and operation method to selectively invert data
KR101626080B1 (ko) * 2010-02-17 2016-06-01 삼성전자주식회사 페이지 버퍼 관리 방법과 상기 방법을 수행할 수 있는 장치들
US8745317B2 (en) 2010-04-07 2014-06-03 Densbits Technologies Ltd. System and method for storing information in a multi-level cell memory
US8615703B2 (en) 2010-06-04 2013-12-24 Micron Technology, Inc. Advanced bitwise operations and apparatus in a multi-level system with nonvolatile memory
US8898374B2 (en) * 2010-07-21 2014-11-25 Silicon Motion, Inc. Flash memory device and method for managing flash memory device
WO2012020278A1 (en) 2010-08-13 2012-02-16 Sandisk Il Ltd. Data coding using divisions of memory cell states
JP5066241B2 (ja) * 2010-09-24 2012-11-07 株式会社東芝 メモリシステム
US20120311269A1 (en) * 2011-06-03 2012-12-06 Loh Gabriel H Non-uniform memory-aware cache management

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