TW201351639A - 半導體結構及其製程 - Google Patents

Abstract

一種半導體結構，包含有一功函數金屬層、一(功函數)金屬氧化層以及一主電極。功函數金屬層位於一基底上。(功函數)金屬氧化層位於功函數金屬層上。主電極位於(功函數)金屬氧化層上。此外，本發明亦提供一種半導體製程，用以形成上述之半導體結構。

Description

半導體結構及其製程

本發明係關於一種半導體結構及其製程，且特別係關於一種半導體結構及其製程，其在功函數金屬層上形成一金屬氧化層。

在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，作為標準的閘極填充材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(High-K)閘極介電層的控制電極。

一般而言，以功函數金屬取代傳統的多晶矽閘極所形成之金屬閘極的作法：先形成一犧牲閘極於一基底上；再形成一間隙壁於犧牲閘極側邊的基底上；然後再利用間隙壁自動對準地於間隙壁旁的基底中形成一源/汲極區；之後覆蓋並平坦化一層間介電層於基底上；然後移除犧牲閘極以形成一凹槽，並再依序填入一功函數金屬層、一阻障層及鋁等於凹槽中以形成一金屬閘極。

然而，現今的半導體元件的尺寸日益微縮，又在填入功函數金屬 層之後，還須再填入阻障層等其他材料層，且此材料層必須有足夠的厚度以阻擋其上之鋁向下擴散，因而佔據了部分的凹槽的體積及縮減了凹槽的開口尺寸，因而常發生後續鋁填洞困難的問題。再者，在半導體元件的尺寸微縮下，所填入之鋁所佔的體積及所露出之表面積也日趨縮小，致使增加後續形成於其上之接觸插塞與鋁的接觸電阻。此外，隨著半導體元件之精密化及精緻化，其電性需求更為嚴苛，如何改善半導體元件之功函數值以符合所需亦為當今之重要議題。

本發明提出一種半導體結構及其製程，其在一功函數金屬層上形成一金屬氧化層，以解決上述問題。

本發明提供一種半導體結構，包含有一功函數金屬層、一功函數金屬氧化層以及一主電極。功函數金屬層位於一基底上。功函數金屬氧化層位於功函數金屬層上。主電極位於功函數金屬氧化層上。

本發明提供一種半導體結構，包含有一功函數金屬層、一金屬氧化層以及一主電極。功函數金屬層位於一基底上。金屬氧化層位於功函數金屬層上。主電極位於金屬氧化層上。

本發明提供一種半導體製程，包含有下述步驟。首先，形成一功函數金屬層於一基底上。接著，形成一金屬氧化層於功函數金屬層 上。然後，形成一主電極於金屬氧化層上。

基於上述，本發明提出一種半導體結構及其製程，其在一功函數金屬層上形成一金屬氧化層。如此一來，本發明可改善填洞困難、降低接觸插塞與鋁的接觸電阻以及微調所形成之金屬閘極之功函數值，進而改善所形成之半導體元件之性能。

本發明所提供之半導體製程，可適用於前置高介電常數後閘極(Gate-Last for High-K First)製程、後置高介電常數後閘極(Gate-Last for High-K Last)製程等，且本發明亦可適用於單一MOS電晶體或CMOS電晶體等。再者，本發明係以具有金屬閘極的平面MOS電晶體為例，但本發明亦可應用於其他具有金屬閘極的鰭狀場效電晶體(Fin-shaped field effect transistor,FinFET)與三閘極場效電晶體(tri-gate MOSFET)等。為簡化說明致使本發明更清晰易懂，以下係以單一平面MOS電晶體應用一前置高介電常數後閘極(Gate-Last for High-K First)製程為例，但本發明不以此為限。

第1-8圖繪示本發明一實施例之半導體製程之剖面示意圖。如第1圖所示，提供一基底110。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。形成一絕緣結構10於基底110中，以電性絕緣各電晶 體。絕緣結構10例如為一淺溝隔離(shallow trench isolation,STI)結構，其例如以淺溝隔離製程形成，詳細形成方法為本領域所熟知故不再贅述，但本發明不以此為限。

接續，由下而上依序形成一緩衝層(未繪示)、一閘極介電層(未繪示)、一阻障層(未繪示)以及一犧牲電極層(未繪示)覆蓋基底110；隨之，將犧牲電極層(未繪示)、阻障層(未繪示)、閘極介電層(未繪示)以及緩衝層(未繪示)圖案化，以形成一緩衝層122、一閘極介電層124、一阻障層126以及一犧牲電極層128於基底110上。此時則由緩衝層122、閘極介電層124、阻障層126以及犧牲電極層128，形成一犧牲閘極G。此外，在其他實施態樣中，犧牲閘極G頂部可選擇性設置一蓋層(未繪示)當作圖案化的硬遮罩。

緩衝層122可為一氧化層，其例如以熱氧化製程或化學氧化製程形成，但本發明不以此為限。緩衝層122位於閘極介電層124與基底110之間，以作為閘極介電層124與基底110緩衝之用。本實施例係為一前置高介電常數後閘極(Gate-Last for High-K First)製程，因此本實施例之閘極介電層124為一高介電常數閘極介電層，其可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組，但本發明不以此為限。在另一實施例中，當應用於一後置高介電常數後閘極(Gate-Last for High-K Last)製程時，則閘極介電層124將於後續製程中先被移除，再另外填入高介電常數閘極介電層，故此實施態樣下之閘極介電層124可僅為一般方便於後續製程中移除之犧牲材料。阻障層126位於閘極介電層124上，用以於移除犧牲電極層128時當作蝕刻停止層來保護閘極介電層124，並可防止後續位於其上之金屬成分向下擴散污染閘極介電層124。阻障層126例如為氮化鉭(tantalum nitride，TaN)、氮化鈦(titanium nitride，TiN)等之單層結構或複合層結構。犧牲電極層128可例如由多晶矽所形成，但本發明不以此為限。

然後，形成一間隙壁129於犧牲閘極G側邊的基底110上，再進行一離子佈植製程，以自動對準地於其側邊的基底110中形成一源/汲極區130。間隙壁129例如是以氮化矽或氧化矽等材質所組成之單層或多層複合結構。之後，可選擇性地進行一自動對準金屬矽化物(Salicide)製程以形成一金屬矽化物(未繪示)於源/汲極區130上；覆蓋一接觸洞蝕刻停止層(contact etch stop layer,CESL)(未繪示)於基底110上。然後，再覆蓋一層間介電層(未繪示)於基底110以及犧牲閘極G上，再將其平坦化而形成一層間介電層140並曝露犧牲電極層128。

而後，可例如以蝕刻製程，移除犧牲電極層128。如第2圖所示，暴露出阻障層126並形成一凹槽R。如第3圖所示， 形成一功函數金屬層150順應地覆蓋凹槽R及層間介電層140。在一實施例中，功函數金屬層150係為一滿足電晶體所需功函數要求的金屬，其可為單層結構或複合層結構，例如氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、鋁鈦(titanium aluminide,TiAl)或氮化鋁鈦(aluminum titanium nitride，TiAlN)等。舉例而言，功函數金屬層150可例如為一氮化鈦層，適於形成一PMOS電晶體(功函數約介於4.8 eV與5.2 eV之間)。在本實施例中，功函數金屬層150為一鋁鈦層，適於形成一NMOS電晶體(功函數約介於3.9 eV與4.3 eV之間)。

如第4圖所示，形成一金屬氧化層160於功函數金屬層150上，以防止後續形成於金屬氧化層160上之金屬等成分向下擴散。在本實施例中，金屬氧化層160係由進行一氧化製程P1，而將功函數金屬層150表面氧化而得，因此金屬氧化層160為此功函數金屬層150之功函數金屬氧化層，但本發明不以此為限。具體實施來說，可直接在一製程艙中沉積功函數金屬層150之後，旋即將製程艙破真空，使功函數金屬層150暴露於空氣中，即可將功函數金屬層150表面氧化為金屬氧化層160。在其他實施例中，金屬氧化層160亦可由通入氧氣、臭氧或水蒸氣等至製程艙中而得，或者可將金屬氧化層160放置或暴露於具有此類氣體的環境中。當然，金屬氧化層160所形成的厚度，可依據實際需求調整功函數金屬層150暴露於空氣的時間，通入於功函數金屬層150之氧氣、臭氧或水蒸氣的濃 度及通入時間，或者將功函數金屬層150暴露於具有氧氣、臭氧或水蒸氣等此類氣體的環境的暴露的時間或者氣體濃度含量而定。由於本實施例之功函數金屬層150係為一鋁鈦層，是以將功函數金屬層150氧化所形成金屬氧化層160則為一鋁鈦氧化層，而其化學式可包含Ti_xAl_yO_z，x、y、z均大於0，而各比例係依通入的氧氣、臭氧或水蒸氣的濃度等所決定。在一實施例中，鋁鈦氧化層之化學式可為TiAlO，但本發明不以此為限。

如第5圖所示，接續形成一阻障暨潤濕層170於金屬氧化層160上，此阻障暨潤濕層170同時具有阻障層以及潤濕層的功用。意即，阻障暨潤濕層170一方面可避免後續形成於其上之金屬成分向下擴散，另一方面又可提供後續欲形成於其上之金屬，例如鋁，容易附著於其上，而不會產生孔隙等問題，因而能改善所形成之半導體元件之結構而降低其等效電阻。舉例而言，可進行一原位(in-situ)製程以形成一阻障暨潤濕層170。在本實施例中，阻障暨潤濕層170為一氮化鈦/鈦層(下層為氮化鈦層而上層為鈦層)，而形成之方法可先在鍍鈦時通入氮氣以形成氮化鈦層，再原位停止氮氣通入以形成鈦層。如第6圖所示，以此種原位(in-situ)製程所形成之氮化鈦/鈦層180的結構可包含一氮化鈦層182、一鈦層184，以及一過渡層186於氮化鈦層182以及鈦層184之間，其中氮化鈦層182具有阻障層之功用，而鈦層184則具有潤濕層之功能，但本發明不以此為限。本發明以原位(in-situ)製程形成阻障暨潤濕層170，可大幅減少現今半導體製程中先形成一阻障層再形成一潤濕層的厚度。

在另一實施例中，阻障暨潤濕層170可為一鈦/氮化鈦/鈦層(下層為鈦層，中間層為氮化鈦層，而上層為鈦層)，而形成之方法：可先形成一鈦層；然後進行一氮化製程，其例如為一通入氮氣的製程，以將鈦層的頂面轉換為一氮化鈦層；然後，再原位形成一鈦層於氮化鈦層上，但本發明不以此為限。

如第7圖所示，形成一主電極190於阻障暨潤濕層170上，並填滿凹槽R。在本實施例中主電極190係由鋁組成。在其他實施例中，主電極190可由鎢、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料所構成。接著，平坦化主電極190、阻障暨潤濕層170、金屬氧化層160以及功函數金屬層150後，而如第8圖所示，形成一金屬閘極M。

在此強調，本發明形成金屬氧化層160於功函數金屬層150上，即可進一步防止後續形成於其上之主電極190等金屬向下擴散至功函數金屬層150，因而可降低等效漏電流密度(leakage current density,Jg)。更進一步而言，本發明之金屬氧化層160是將功函數金屬層150氧化，故不會再另外增加一層厚度，而佔據後續所形成之阻障暨潤濕層170以及主電極190的空間。並且，由於形成了金屬氧化層160可阻擋鋁等其上之主電極190等金屬向下擴散，是以功函數金屬層150之厚度可減少。舉例而言，當功函數金屬層150為一鋁鈦金屬層而金屬氧化層160為一氧化鋁鈦金屬層，鋁鈦金屬層的厚度可減少例如由約100埃(angstroms)降至30埃(angstroms)，即 可達到所需之等效漏電流密度(leakage current density,Jg)。再者，搭配本發明之形成阻障暨潤濕層170的方法，由於本發明已先形成了金屬氧化層160阻擋金屬向下擴散，因而可大幅降低阻障暨潤濕層170的厚度。因此，本發明可有效達到阻擋上方金屬向下擴散，並且增加主電極190等金屬可填入之空間。如此一來，本發明可改善習知所述之填洞困難的問題。並且，由於主電極190等金屬所填入之體積增加，且後續形成於其上之接觸插塞(未繪示)與鋁的接觸面積增加，俾使接觸插塞(未繪示)更能遠離阻障暨潤濕層170，進而降低接觸電阻。具體而言，相較於現今半導體製程中先形成一40埃(angstrom)的阻障層再利用非原位(ex-situ)製程形成一120埃(angstrom)的潤濕層，吾人經由實驗證實，本發明僅需製作出阻障暨潤濕層170為90埃(angstrom)而可達到前述之目的，其中氮化鈦層182的厚度為40埃(angstrom)以及鈦層184的厚度為50埃(angstrom)，而二者之間化再部分自行反應為過渡層186。

更進一步來說，本發明之具有上述之優勢對於一CMOS電晶體更顯重要。如第9圖所示，繪示本發明一實施例之CMOS電晶體的剖面示意圖。CMOS電晶體200包含一PMOS電晶體210以及一NMOS電晶體220。在製程過程中，會先形成適用於PMOS電晶體之一功函數金屬層212於PMOS電晶體210中，一般而言功函數金屬層212可能為一氮化鈦層，但本發明不以此為限，然後，再同時形成適用於NMOS電晶體之一功函數金屬層222，例如一鋁鈦層，於PMOS電晶體210以及NMOS電晶體220中。如此一來，由於 PMOS電晶體210具有功函數金屬層212以及222，則其凹槽r所能再填入之空間更少，而本發明之功能則恰可解決此問題。如第9圖所示，可應用本發明之半導體製程在功函數金屬層222上形成一金屬氧化層224。然後，形成一阻障暨潤濕層230於金屬氧化層224上。之後，再填入主電極層240於凹槽r中。CMOS電晶體之製程為本領域所熟知，且本發明之應用於CMOS電晶體200的方法與上述應用於單一MOS電晶體類似，故不再贅述。

另外，本發明之形成金屬氧化層160/224於功函數金屬層150/222上，以及形成阻障暨潤濕層170/230的方法，皆可藉由在製程中調整金屬氧化層160/224與阻障暨潤濕層170/230之厚度而微調所形成之金屬閘極M之功函數值，以改善所形成之半導體元件之性能。

綜上所述，本發明提出一種半導體結構及其製程，其在功函數金屬層上形成金屬氧化層，並再形成阻障暨潤濕層於金屬氧化層上。如此一來，本發明之金屬氧化層可防止主電極等金屬向下擴散至功函數金屬層，以降低等效漏電流密度(leakage current density,Jg)。再者，搭配形成阻障暨潤濕層，則可達到阻擋上方金屬向下擴散，並且增加主電極等金屬可填入之空間。是以，本發明可改善填洞困難、降低接觸插塞(未繪示)與鋁的接觸電阻以及微調所形成之金屬閘極之功函數值等問題，進而改善所形成之半導體元件之性能。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧絕緣結構

110‧‧‧基底

122‧‧‧緩衝層

124‧‧‧閘極介電層

126‧‧‧阻障層

128‧‧‧犧牲電極層

129‧‧‧間隙壁

130‧‧‧源/汲極區

140‧‧‧層間介電層

150、212、222‧‧‧功函數金屬層

160、224‧‧‧金屬氧化層

170、230‧‧‧阻障暨潤濕層

180‧‧‧氮化鈦/鈦層

182‧‧‧氮化鈦層

184‧‧‧鈦層

186‧‧‧過渡層

190、240‧‧‧主電極

200‧‧‧CMOS電晶體

210‧‧‧PMOS電晶體

220‧‧‧NMOS電晶體

G‧‧‧犧牲閘極

M‧‧‧金屬閘極

P1‧‧‧氧化製程

R、r‧‧‧凹槽

第1-8圖繪示本發明一實施例之半導體製程之剖面示意圖。

第9圖繪示本發明一實施例之CMOS電晶體的剖面示意圖。

10‧‧‧絕緣結構

110‧‧‧基底

122‧‧‧緩衝層

124‧‧‧閘極介電層

126‧‧‧阻障層

129‧‧‧間隙壁

130‧‧‧源/汲極區

140‧‧‧層間介電層

150‧‧‧功函數金屬層

160‧‧‧金屬氧化層

P1‧‧‧氧化製程

R‧‧‧凹槽

Claims (28)

1. 一種半導體結構，包含有：一功函數金屬層位於一基底上；一功函數金屬氧化層位於該功函數金屬層上；以及一主電極位於該功函數金屬氧化層上。
2. 如申請專利範圍第1項所述之半導體結構，其中該功函數金屬層包含一NMOS電晶體的功函數金屬層。
3. 如申請專利範圍第2項所述之半導體結構，其中該功函數金屬層包含一鈦鋁層。
4. 如申請專利範圍第3項所述之半導體結構，其中該功函數金屬氧化層包含一鈦鋁氧化層。
5. 如申請專利範圍第1項所述之半導體結構，其中該主電極包含鋁。
6. 如申請專利範圍第1項所述之半導體結構，更包含：一阻障暨潤濕層位於該功函數金屬氧化層以及該主電極之間。
7. 如申請專利範圍第6項所述之半導體結構，其中該阻障暨潤濕層包含一氮化鈦/鈦層。
8. 如申請專利範圍第6項所述之半導體結構，其中該阻障暨潤濕層包含一鈦/氮化鈦/鈦層。
9. 一種半導體結構，包含有：一功函數金屬層位於一基底上；一金屬氧化層位於該功函數金屬層上；以及一主電極位於該金屬氧化層上。
10. 如申請專利範圍第9項所述之半導體結構，其中該功函數金屬層包含一NMOS電晶體的功函數金屬層。
11. 如申請專利範圍第10項所述之半導體結構，其中該功函數金屬層包含一鈦鋁層。
12. 如申請專利範圍第11項所述之半導體結構，其中該金屬氧化層包含一鈦鋁氧化層。
13. 如申請專利範圍第9項所述之半導體結構，其中該主電極包含鋁。
14. 如申請專利範圍第9項所述之半導體結構，更包含：一阻障暨潤濕層位於該金屬氧化層以及該主電極之間。
15. 如申請專利範圍第14項所述之半導體結構，其中該阻障暨潤濕層包含一氮化鈦/鈦層。
16. 如申請專利範圍第14項所述之半導體結構，其中該阻障暨潤濕層包含一鈦/氮化鈦/鈦層。
17. 一種半導體製程，包含有：形成一功函數金屬層於一基底上；形成一金屬氧化層於該功函數金屬層上；以及形成一主電極於該金屬氧化層上。
18. 如申請專利範圍第17項所述之半導體製程，其中該功函數金屬層包含一NMOS電晶體的功函數金屬層。
19. 如申請專利範圍第18項所述之半導體製程，其中該功函數金屬層包含一鈦鋁層。
20. 如申請專利範圍第19項所述之半導體製程，其中該金屬氧化層包含一鈦鋁氧化層。
21. 如申請專利範圍第17項所述之半導體製程，其中形成該金屬氧化層的方法包含氧化該功函數金屬層的表面以形成一金屬氧化層。
22. 如申請專利範圍第21項所述之半導體製程，其中氧化該功函數金屬層的方法係以將該功函數金屬層暴露於空氣中。
23. 如申請專利範圍第17項所述之半導體製程，其中該主電極包含由鋁組成。
24. 如申請專利範圍第17項所述之半導體製程，在形成該金屬氧化層之後，更包含：形成一阻障暨潤濕層於該金屬氧化層上。
25. 如申請專利範圍第24項所述之半導體製程，其中該阻障暨潤濕層係以原位(in-situ)形成。
26. 如申請專利範圍第24項所述之半導體製程，其中該阻障暨潤濕層包含一氮化鈦/鈦層。
27. 如申請專利範圍第24項所述之半導體製程，其中該阻障暨潤濕層包含一鈦/氮化鈦/鈦層。
28. 如申請專利範圍第27項所述之半導體製程，其中形成該阻障暨潤濕層包含依序形成一鈦層於該金屬氧化層上，進行一氮化製程於該鈦層頂面以形成一氮化鈦層於該鈦層上，再原位形成一鈦層於該氮化鈦層上。