TW201349424A - 直通矽晶穿孔結構及其製程 - Google Patents

Abstract

一種直通矽晶穿孔(Through Silicon Via,TSV)結構，位於一基底之一凹槽中。此直通矽晶穿孔結構包含有一阻障層、一緩衝層以及一導電層。阻障層覆蓋凹槽的表面。緩衝層覆蓋阻障層。導電層位於緩衝層上且填充凹槽，其中位於導電層以及緩衝層之間的接觸面較位於阻障層以及緩衝層之間的接觸面平滑。此外，本發明亦提供一種直通矽晶穿孔製程，用以形成前述之半導體結構。

Description

直通矽晶穿孔結構及其製程

本發明係關於一種直通矽晶穿孔結構及其製程，且特別係關於一種形成一緩衝層於阻障層以及導電層之間的直通矽晶穿孔結構及其製程。

直通矽晶穿孔技術主要在於解決晶片間互連的問題，屬於一種新的三度空間立體封裝技術。當紅的直通矽晶穿孔技術藉由三度空間的堆疊、經由矽穿孔創造出更符合輕、薄、短、小之市場需求產品，提供微機電系統(MEMS)、光電及電子元件等晶圓級封裝所需之封裝製程技術。

詳細而言，直通矽晶穿孔技術在晶圓上以蝕刻或雷射的方式鑽孔，再將導電材料如銅、多晶矽、鎢等填入導孔(Via)形成導電的通道(即連接內、外部的接合線路)。最後將晶圓或晶粒(die)薄化再加以堆疊、結合(bonding)，而成為三度空間的堆疊積體電路(3D IC)。如此一來，就可以取代打線連結(wire bonding)方式。改以蝕刻的方式鑽孔(Via)並形成導通電極，不僅可以省去打線空間，也可以縮小了電路板的使用面積與封裝件的體積。因為採用直通矽晶穿孔技術的構裝內部接合距離，即為薄化後之晶圓或晶粒的厚度， 相較於採取打線連結的傳統堆疊封裝，三度空間堆疊積體電路的內部連接路徑更短，相對可使晶片間的傳輸電阻更小、速度更快、雜訊更小、效能更佳。尤其在中央處理器(CPU)與快取記憶體，以及記憶卡應用中的資料傳輸上，更能突顯直通矽晶穿孔技術的短距離內部接合路徑所帶來的效能優勢。此外，三度空間堆疊積體電路封裝後的尺寸等同於晶粒尺寸。在強調多功能、小尺寸的可攜式電子產品領域，三度空間堆疊積體電路的小型化特性更是市場導入的首要因素。

然而，直通矽晶穿孔技術以蝕刻的方式在晶圓所形成之通孔具有高深寬比，一般之通孔的深度/直徑比可高達10倍。如此，以蝕刻的方式形成此高深寬比的通孔，會產生通孔表面粗糙的問題，例如此通孔表面會形成一波浪狀的剖面結構。此粗糙的通孔表面將導致後續形成於其上之材料層，例如晶種層等亦具有粗糙的表面，而劣化其階梯覆蓋的品質。

本發明提供一種直通矽晶穿孔結構以及其製程，其形成一緩衝層於阻障層以及導電層之間，以解決上述表面粗糙等問題，並能提升所形成之直通矽晶穿孔結構的電性品質。

本發明提供一種直通矽晶穿孔(Through Silicon Via,TSV)結構，位於一基底之一凹槽中。此直通矽晶穿孔結構包含有一阻障層、一緩衝層以及一導電層。阻障層覆蓋凹槽的表面。緩衝層覆蓋阻障層。 導電層位於緩衝層上且填充凹槽，其中位於導電層以及緩衝層之間的接觸面較位於阻障層以及緩衝層之間的接觸面平滑。

本發明提供一種直通矽晶穿孔(Through Silicon Via,TSV)製程，包含有下述步驟。首先，形成一凹槽於一基底中。接著，形成一阻障層以覆蓋凹槽的表面。接續，形成一緩衝層以覆蓋阻障層。然後，形成一導電層於緩衝層上且填充凹槽，其中導電層以及緩衝層之間的接觸面較阻障層以及緩衝層之間的接觸面平滑。

基於上述，本發明提出一種直通矽晶穿孔結構及其製程，其藉由形成緩衝層於阻障層以及導電層之間，可解決凹槽表面粗糙所造成之形成於其上之材料層(例如晶種層)的表面粗糙的問題。換言之，位於導電層以及緩衝層之間的接觸面可較位於阻障層以及緩衝層之間的接觸面平滑。再者，本發明之緩衝層可使晶種層具有更佳之附著性，是以可減少晶種層形成之厚度，進而減少製程時間及成本，並且增加剩餘之凹槽之開口尺寸，促使主導電層更易填入凹槽中，且減少空隙產生。另外，本發明之緩衝層可使其所形成之直通矽晶穿孔結構更耐熱並防止熱裂解發生。

第1-5圖係繪示本發明一實施例之直通矽晶穿孔製程之剖面示意圖。如第1圖所示，提供具有一凹槽R的一基底110。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如 GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。凹槽R具有高深寬比，用以形成直通矽晶穿孔結構。一般而言，凹槽R係以蝕刻形成，且其深度/直徑之比率可大於10，但本發明不以此為限。

詳細而言，形成凹槽R於基底110的方法可如下。首先，形成一硬遮罩(未繪示)於基底110上。硬遮罩(未繪示)可例如包含一墊氧化層(未繪示)以及一墊氮化層(未繪示)等，但本發明不以此為限。接著，將硬遮罩(未繪示)圖案化以形成一圖案化的硬遮罩(未繪示)，然後利用蝕刻等方法，將硬遮罩(未繪示)的圖案轉移至基底110，而於基底110中形成凹槽R。

在此強調，由於凹槽R具有高深寬比，因此以蝕刻等現今形成凹槽的製程方法，例如Bosch process，在凹槽R的表面皆會形成如圖所示之具有波浪狀的剖面結構的粗糙表面S1。然而，此粗糙表面S1會導致後續形成於其上之材料層(如阻障層及晶種層等)亦相對應地具有粗糙表面，而劣化其階梯覆蓋的製程品質。

如第2圖所示，先選擇性地形成一襯墊層120順應地覆蓋基底110，特別是凹槽R的粗糙表面S1。襯墊層120例如是一氧化層，用以將基底110電性絕緣，但本發明不以此材料為限。然後，形成一阻障層130於襯墊層120上。阻障層130可包含一氮化鈦層或一氮化鉭層等所組成之單層或多層的結構，但本發明不以此為限。如圖所示，由於基底110之粗糙表面S1，於其上所順應地形成之襯墊層120以及阻障層130之表面亦為粗糙表面S2及S3。

如第3圖所示，形成一緩衝層140於阻障層130上。緩衝層140 之厚度例如約為2奈米(nm)至100奈米(nm)。緩衝層140包含以鈷(Cobalt,Co)或釕(Ruthenium,Ru)所組成。在一較佳的實施例中，緩衝層140係以一化學氣相沉積(Chemical Vapor Deposition,CVD)製程形成，如此一來，由於化學氣相沉積製程相較於物理氣相沉積製程等製程具有較佳之階梯覆蓋的能力，故可使所形成之緩衝層140的上表面與下表面之平滑度改變。是以，此製程可形成緩衝層140，其上表面S4為一平滑表面。意即，相較於緩衝層140與阻障層130之間的粗糙表面S3，上表面S4更平滑。在一較佳的實施例中，此化學氣相沉積製程的製程溫度範圍為150℃~850℃，且在一更佳的實施例中，此化學氣相沉積製程的製程溫度範圍為250℃~275℃，根據吾人之實驗結果在此製程溫度下所形成之緩衝層140具有較佳之品質。在一實施例中，緩衝層140與阻障層130之間的粗糙表面S3的最高點與最低點之落差可達10~100奈米(nm)，更具體而言，緩衝層140與阻障層130之間的粗糙表面S3的最高點與最低點之落差一般為50~60奈米(nm)。再者，採用本發明之緩衝層140，其上表面S4之最高點與最低點之落差可例如降低為粗糙表面S3的最高點與最低點之落差的10%~70%，但本發明不以此為限，其落差降低的比例視緩衝層140的厚度而定。

如第4圖所示，選擇性地形成一晶種層152於緩衝層140上。然後，形成一主導電層154於晶種層152上。如此一來，則形成一導電層150，其包含晶種層152以及主導電層154。導電層150可例如以銅形成。晶種層152可以物理氣相沈積(physical vapor deposition,PVD)製程形成，提供主導電層154附著之用，如此，主導電層154 則可以例如電鍍等方式形成於晶種層152上。如圖所示，由於本發明形成緩衝層140，且此緩衝層140具有平滑的上表面S4，因此後續形成於緩衝層140上的晶種層152亦可具有平滑的表面，進而改善形成於其上之主導電層154的結構及電性品質，並且改善晶種層152以及主導電層154的階梯覆蓋品質。

再者，緩衝層140較佳以鈷(Cobalt,Co)或釕(Ruthenium,Ru)組成。是以，本發明之緩衝層140可使其所形成之直通矽晶穿孔結構更耐熱並防止熱裂解發生，且本發明之緩衝層140可促使晶種層152具有更佳之附著性。並且，由於晶種層152具有更佳之附著性，是以可減少其形成之厚度，進而減少製程時間及成本，並且增加剩餘之凹槽R之開口尺寸Z，促使主導電層154更易填入凹槽R中，且減少空隙產生。甚至，如以釕(Ruthenium,Ru)組成緩衝層140，可不須再另外形成晶種層152，而可直接形成主導電層154於緩衝層140上。如此一來，本發明更可減少製程時間及成本，並且增加剩餘之凹槽R之開口尺寸，促使主導電層154更易填入凹槽R中。

之後，平坦化導電層150、緩衝層140、阻障層130及襯墊層120。如第5圖所示，而形成一直通矽晶穿孔(Through Silicon Via,TSV)結構T。詳細而言，直通矽晶穿孔結構T包含一堆疊的結構，其由下而上可包含一襯墊層120’、一阻障層130’、一緩衝層140’、一晶種層152’及一主導電層154’，其中晶種層152’及主導電層154’即為一導電層150’。位於導電層150’以及緩衝層140’之間的接觸面C1較位於阻障層130’以及緩衝層140’之間的接觸面C2平滑。當然，襯墊層120’及晶種層152’可視實際需要選擇性地形成。

本發明之直通矽晶穿孔(Through Silicon Via,TSV)結構及其製程可應用於各種直通矽晶穿孔製程中，例如先鑽孔(via first)製程或後鑽孔(via last)製程等。舉例而言，先鑽孔製程又可分為在金氧半導體(MOS)前與在金氧半導體後製作直通矽晶穿孔結構兩種變化。以下將例舉出四種本發明之直通矽晶穿孔(Through Silicon Via,TSV)結構及其製程可應用之各種直通矽晶穿孔製程中，但本發明之應用範圍非限於此。

如第6圖所示，在金氧半導體後及在金屬內連線前的先鑽孔製程步驟，則是先將一MOS電晶體M形成於一基底210上(如左圖所示)，並形成一層間介電層230；然後，再形成凹槽r1於層間介電層230以及基底210中，並填入一導電金屬240(如右圖所示)。之後，形成所需之金屬內連線並由背面薄化基底210至露出導電金屬240。

或者，如第7圖所示，在金屬內連線後的後鑽孔製程步驟，即先將一MOS電晶體M形成於一基底210上(如左圖所示)，並形成一層間介電層230以及一多層之內連線結構250；然後，再由基底210的正面形成一凹槽r2於多層之內連線結構250、層間介電層230以及基底210中，並填入一導電金屬260(如右圖所示)。

如第8圖所示，在金氧半導體後及在金屬內連線前的後鑽孔製程步驟，亦即先完成一MOS電晶體M等欲形成於一基底310之半導體結構之製作(如左圖所示)；然後形成所 需之一多層之內連線結構340，接著薄化基底310，並由基底310之一背面S5，形成一凹槽r3穿過基底310及一層間介電層320，並填入一導電金屬330使與多層之內連線結構340等金屬相連接(如右圖所示)。

或者，如第9圖所示，在金氧半導體前的先鑽孔製程步驟，先於一基底310中形成一凹槽r4並填入氧化物等一絕緣材料350，再形成一MOS電晶體M(如左圖所示)；然後，完成MOS電晶體M等欲形成於基底310之半導體結構與所需之多層內連線結構之製作。之後，再由一背面S6薄化基底310至露出絕緣材料350，再移除絕緣材料350並以一導電金屬360取代之(如右圖所示)。

以上所例示之直通矽晶穿孔製程皆會因蝕刻而在凹槽r1、r2、r3、r5上形成粗糙表面，因此可在所欲形成導電金屬240/260/330/360之前，先選擇性地形成一襯墊層；形成一阻障層；形成一具有平整表面的緩衝層；再選擇性地形成一晶種層等。如此，即可將本發明搭配應用於製程中，而達到前述所提之優勢。

綜上所述，本發明提出一種直通矽晶穿孔結構及其製程，其藉由形成緩衝層於阻障層以及導電層之間，可解決凹槽表面粗糙所造成之形成於其上之材料層(例如晶種層)的表面粗糙的問題，進而改善其階梯覆蓋的品質。換言之，位於導電層以及緩衝層之間的接觸面可較位於阻障層以及緩衝層 之間的接觸面平滑。再者，本發明之緩衝層可使其所形成之直通矽晶穿孔結構更耐熱並防止熱裂解發生，且可使晶種層具有更佳之附著性，是以可減少其形成之厚度，進而減少製程時間及成本，並且增加剩餘之凹槽之開口尺寸，促使主導電層更易填入凹槽中，且減少空隙產生。進一步而言，緩衝層較佳係以鈷(Cobalt,Co)或釕(Ruthenium,Ru)所組成，且緩衝層較佳以化學氣相沉積(Chemical Vapor Deposition,CVD)製程形成，但本發明不此以此為限。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

110、210、310‧‧‧基底

120、120’‧‧‧襯墊層

130、130’‧‧‧阻障層

140、140’‧‧‧緩衝層

150、150’‧‧‧導電層

152、152’‧‧‧晶種層

154、154’‧‧‧主導電層

240、260、330、360‧‧‧導電金屬

230、320‧‧‧層間介電層

250、340‧‧‧多層之內連線結構

350‧‧‧絕緣材料

C1、C2‧‧‧接觸面

M‧‧‧MOS電晶體

R、r1、r2、r3、r4、r5‧‧‧凹槽

S1、S2、S3‧‧‧粗糙表面

S4‧‧‧上表面

S5、S6‧‧‧背面

T‧‧‧直通矽晶穿孔結構

Z‧‧‧開口尺寸

第1-5圖係繪示本發明一實施例之直通矽晶穿孔製程之剖面示意圖。

第6圖係繪示本發明一實施例之直通矽晶穿孔製程之剖面示意圖。

第7圖係繪示本發明一實施例之直通矽晶穿孔製程之剖面示意圖。

第8圖係繪示本發明一實施例之直通矽晶穿孔製程之剖面示意圖。

第9圖係繪示本發明一實施例之直通矽晶穿孔製程之剖面示意圖。

110‧‧‧基底

120’‧‧‧襯墊層

130’‧‧‧阻障層

140’‧‧‧緩衝層

150’‧‧‧導電層

152’‧‧‧晶種層

154’‧‧‧主導電層

C1、C2‧‧‧接觸面

M‧‧‧MOS電晶體

T‧‧‧直通矽晶穿孔結構

Claims (20)

1. 一種直通矽晶穿孔(Through Silicon Via,TSV)結構，位於一基底之一凹槽中，該直通矽晶穿孔結構包含有：一阻障層覆蓋該凹槽的表面；一緩衝層覆蓋該阻障層；以及一導電層位於該緩衝層上且填充該凹槽，其中位於該導電層以及該緩衝層之間的接觸面較位於該阻障層以及該緩衝層之間的接觸面平滑。
2. 如申請專利範圍第1項所述之直通矽晶穿孔結構，其中該阻障層包含一氮化鈦層或一氮化鉭層。
3. 如申請專利範圍第1項所述之直通矽晶穿孔結構，更包含：一襯墊層位於該阻障層以及該基底之間。
4. 如申請專利範圍第3項所述之直通矽晶穿孔結構，其中該襯墊層包含一氧化層。
5. 如申請專利範圍第1項所述之直通矽晶穿孔結構，其中該緩衝層包含鈷(Cobalt,Co)或釕(Ruthenium,Ru)。
6. 如申請專利範圍第1項所述之直通矽晶穿孔結構，其中該導電層包含一晶種層位於該緩衝層上，以及一主導電層位於該晶種層 上。
7. 如申請專利範圍第1項所述之直通矽晶穿孔結構，其中該導電層包含銅(Copper,Cu)。
8. 如申請專利範圍第1項所述之直通矽晶穿孔結構，其中該凹槽的深度/直徑之比率大於10。
9. 一種直通矽晶穿孔(Through Silicon Via,TSV)製程，包含有：形成一凹槽於一基底中；形成一阻障層以覆蓋該凹槽的表面；形成一緩衝層以覆蓋該阻障層；以及形成一導電層於該緩衝層上且填充該凹槽，其中該導電層以及該緩衝層之間的接觸面較該阻障層以及該緩衝層之間的接觸面平滑。
10. 如申請專利範圍第9項所述之直通矽晶穿孔製程，其中該阻障層包含一氮化鈦層或一氮化鉭層。
11. 如申請專利範圍第9項所述之直通矽晶穿孔製程，在形成該凹槽於該基底之後，更包含：形成一襯墊層於該基底的表面。
12. 如申請專利範圍第11項所述之直通矽晶穿孔製程，其中該襯墊層包含一氧化層。
13. 如申請專利範圍第9項所述之直通矽晶穿孔製程，其中該緩衝層包含以一化學氣相沉積(Chemical Vapor Deposition,CVD)製程形成。
14. 如申請專利範圍第13項所述之直通矽晶穿孔製程，其中該化學氣相沉積製程的製程溫度範圍為150℃~850℃。
15. 如申請專利範圍第14項所述之直通矽晶穿孔製程，其中該化學氣相沉積製程的製程溫度範圍為250℃~275℃。
16. 如申請專利範圍第9項所述之直通矽晶穿孔製程，其中該緩衝層包含以鈷(Cobalt,Co)或釕(Ruthenium,Ru)所組成。
17. 如申請專利範圍第9項所述之直通矽晶穿孔製程，其中該導電層包含一晶種層位於該緩衝層上，以及一主導電層位於該晶種層上。
18. 如申請專利範圍第9項所述之直通矽晶穿孔製程，其中該導電層包含以銅(Copper,Cu)組成。
19. 如申請專利範圍第9項所述之直通矽晶穿孔製程，其中該凹槽包含以蝕刻形成。
20. 如申請專利範圍第9項所述之直通矽晶穿孔製程，其中該凹槽的深度/直徑之比率大於10。