TW201349305A - 具有金屬閘極之半導體元件及其製作方法 - Google Patents

Abstract

一種具有金屬閘極之半導體元件之製作方法，該方法首先提供一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，該第一半導體元件包含一第一閘極溝渠，該第二半導體元件包含一第二閘極溝渠。接下來，於該第一閘極溝渠與該第二閘極溝渠內分別形成一第一功函數金屬層與一蝕刻停止層。本發明所提供之製作方法更包含於該第二閘極溝渠內形成一金屬層，該金屬層包含之材料與該第一功函數金屬層相同。而在形成該金屬層之後，係於該第一閘極溝渠與該第二閘極溝渠內形成一填充金屬層，以於該第一閘極溝渠內形成一第二功函數金屬層。

Description

具有金屬閘極之半導體元件及其製作方法

本發明係有關於一種具有金屬閘極(metal gate)之半導體元件及其製作方法，尤指一種可降低製程複雜度之具有金屬閘極(metal gate)之半導體元件及其製作方法。

隨著半導體元件持續地微縮，功函數金屬(work function metal)係用以取代傳統多晶矽作為匹配高介電常數(high dielectric constant，以下簡稱為high-k)介電層的控制電極。而功能函數金屬閘極之製作方法係可概分為前閘極(gate first)與後閘極(gate last)製程兩大類，其中後閘極製程又因可避免源極/汲極超淺接面活化回火以及金屬矽化物等高熱預算製程，而具有較寬的材料選擇，故漸漸地取代前閘極製程。

而習知後閘極製程中，係先形成一虛置閘極(dummy gate)或取代閘極(replacement gate)，並在完成一般MOS電晶體的製作後，將虛置/取代閘極移除而形成一閘極溝渠(gate trench)，再依電性需求於閘極溝渠內填入不同的金屬。

由此可知，後閘極製程雖可避免源極/汲極超淺接面活化回火以及形成金屬矽化物等高熱預算製程，而具有較寬廣的 材料選擇，但仍面臨複雜製程的整合度與膜層成膜結果等要求。

因此，本發明之一目的係在於提供一種具有金屬閘極之半導體元件之製作方法，用以降低金屬閘極製程的複雜度，並改善閘極溝渠填補能力。

本發明係提供一種具有金屬閘極之半導體元件之製作方法，該方法首先提供一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，該第一半導體元件包含一第一閘極溝渠，且該第二半導體元件包含一第二閘極溝渠。接下來，於該第一閘極溝渠與該第二閘極溝渠內分別形成一第一功函數金屬層與一蝕刻停止層。本發明所提供之製作方法更包含於該第二閘極溝渠內形成一金屬層，且該金屬層包含之材料與該第一功函數金屬層相同。而在形成該金屬層之後，係於該第一閘極溝渠與該第二閘極溝渠內形成一填充金屬層，以於該第一閘極溝渠內形成一第二功函數金屬層。

本發明另提供一種具有金屬閘極之半導體元件之製作方法，該製作方法首先提供一基底，該基底表面形成有一第一半導體元件與一第二半導體元件。接下來於該第一半導體元件內形成一第一閘極溝渠，並於該第一閘極溝渠內形成一第 一金屬層。在形成該第一金屬層之後，係於該第二半導體元件內形成一第二閘極溝渠，隨後於該第一閘極溝渠與該第二閘極溝渠內形成一第二金屬層，且第二金屬層與該第一金屬層包含相同之材料。待形成該第二金屬層之後，係於該第一閘極溝渠與該第二閘極溝渠內形成一填充金屬層。

本發明更提供一種具有金屬閘極之半導體元件，該半導體元件包含有一基底、一設置於該基底上第一金屬閘極、以及一設置於該基底上之第二金屬閘極。該第一金屬閘極包含至少一第一金屬層，而該第二金屬閘極包含至少一第二金屬層。該第二金屬層與該第一金屬層包含相同之材料，且該第二金屬層之厚度小於等於該第一金屬層之厚度。

根據本發明所提供具有金屬閘極之半導體元件之製作方法，係藉由填充金屬層的形成，以及填充金屬層內金屬離子的擴散，使形成於第一閘極溝渠內之第一功函數金屬層或金屬層直接轉化成為第二功函數金屬層。因此，本發明所提供之製作方法可省略於不同閘極製程內形成不同功函數金屬層以及移除非必要功函數金屬層等複雜的步驟，故可簡化金屬閘極製程、降低製程複雜度，並提升閘極溝渠填補結果。

請參閱第1圖至第5圖，第1圖至第5圖係為本發明所 提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一基底100，例如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底。基底100上形成有一第一半導體元件110與一第二半導體元件112，而第一半導體元件110與第二半導體元件112之間的基底100內係形成有提供電性隔離的淺溝隔離(shallow trench isolation，STI)102。第一半導體元件110具有一第一導電型式，而第二半導體元件112具有一第二導電型式，且第一導電型式與第二導電型式互補(complementary)。在本較佳實施例中，第一半導體元件110係為一n型半導體元件；而第二半導體元件112係為一p型半導體元件。

請繼續參閱第1圖。第一半導體元件110與第二半導體元件112各包含一介電層104、一虛置閘極如一多晶矽層(圖未示)以及一用以定義虛置閘極位置之圖案化硬遮罩(圖未示)置於介電層104之上。此外第一半導體元件110與第二半導體元件112分別包含一第一輕摻雜汲極(light doped drain，LDD)120與一第二LDD 122、一側壁子124、與一第一源極/汲極130與一第二源極/汲極132。第一源極/汲極130與第二源極/汲極132之表面係分別包含有一金屬矽化物(圖未示)。另外，在後自對準金屬矽化物(post contact salicide)製程中，金屬矽化物係形成於接觸插塞開口(contact opening) 之後。而在第一半導體元件110與第二半導體元件112上，係依序形成一接觸洞蝕刻停止層(contact etch stop layer，CESL)140與一內層介電(inter-layer dielectric，ILD)層142。上述元件之製作步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施選擇性磊晶成長(selective epitaxial growth，SEG)方法形成源極/汲極130、132等皆為該領域之人士所熟知，故於此皆不再贅述。

請仍然參閱第1圖。在形成CESL 140與ILD層142後，係藉由一平坦化製程移除部分的ILD層142與CESL 140，直至暴露出第一半導體元件110與第二半導體元件112之圖案化硬遮罩或虛置閘極。隨後利用一適合之蝕刻製程移除第一半導體元件110與第二半導體元件112之圖案化硬遮罩與虛置閘極，而同時於第一半導體元件110與第二半導體元件112內分別形成一第一閘極溝渠150與一第二閘極溝渠152，並暴露出介電層104。值得注意的是，由於本較佳實施例係與後閘極介電層(high-k last)製程整合，因此暴露於閘極溝渠150/152底部的介電層104係可作為一介面層(interfacial layer)。本較佳實施例雖與後閘極介電層製程整合，但亦可與前閘極介電層製程整合。接下來，係於基底100以及第一閘極溝渠150與第二閘極溝渠152內形成一high-k閘極介電層106。High-k閘極介電層106可以是一金屬氧化物層，例如一稀土金屬氧化物層。High-k閘極介電層106係 可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組。

請參閱第2圖。在形成high-k閘極介電層106之後，係於基底100上依序形成一第一氮化鈦(titanium nitride，以下簡稱為TiN)層160、一氮化鉭(tantalum nitride，以下簡稱為TaN)層162、與一第二TiN層164。第一TiN層160、TaN層162與第二TiN層164係可藉由任何合適之製程，例如原子層沈積(atomic layer deposition，ALD)製程等方法形成。另外，本較佳實施例中所揭露之TiN、TaN等僅例示其組成元素，不代表實際原子組成比為1：1。換句話說，第一TiN層160與第二TiN層164之原子組成比例係可調整，例如Ti_xN_y。如第2圖所示，第一TiN層160、TaN層162與第二TiN層164更形成於第一閘極溝渠150與第二閘極溝渠152 內，且第二TiN層164係完全覆蓋第一閘極溝渠150與第二閘極溝渠152側壁與底部的TaN蝕刻停止層162。第一TiN層160可作為一第一功函數金屬層，而材料不同於第一TiN層160與第二TiN層164的TaN層162係作為一蝕刻停止層(etch stop layer)。第一TiN層160之厚度約為30~40埃(angstroms)，但不限於此。TaN層162之厚度約為10埃，但不限於此。而第二TiN層164之厚度約為20~40埃，但亦不限於此。此外需注意的是，第一TiN層160與第二TiN層164之厚度係可依所需功函數調整。

請參閱第3圖。接下來，係於基底100上形成一圖案化保護層(圖未示)，保護第二半導體元件112處的第二TiN層164。隨後係進行一蝕刻製程，用以移除第一閘極溝渠150內之第二TiN層164，使得TaN蝕刻停止層162暴露於第一閘極溝渠150之側壁與底部。換句話說，在該蝕刻製程之後，第二TiN層164係僅存留於第二半導體元件112處，尤其是第二閘極溝渠152之側壁與底部。由於蝕刻製程可能消耗掉部分TaN蝕刻停止層162，因此在蝕刻製程之後，第一半導體元件110處的TaN蝕刻停止層162之厚度係小於第二半導體元件112處的TaN蝕刻停止層162之厚度。最後，係可移除圖案化保護層。

請參閱第4圖。接下來，係於第一閘極溝渠150與第二 閘極溝渠152內形成一填充金屬層166。填充金屬層166係用以填滿第一閘極溝渠150與第二閘極溝渠152，並可選擇具有優良填充能力與較低阻值的金屬或金屬氧化物，例如鋁(aluminum，Al)、鋁化鈦(titanium aluminide，TiAl)或氧化鋁鈦(titanium aluminum oxide，TiAlO)，但不限於此。如前所述，本較佳實施例中所揭露之TiAl、TiAlO等僅例示其組成元素，不代表實際原子組成比為1：1。值得注意的是，在形成填充金屬層166的同時，在第一閘極溝渠150內的填充金屬層166所包含的鋁離子係如第4圖所示，擴散進入第一閘極溝渠150內的第一TiN層160，故可調整第一閘極溝渠150內的第一TiN層160的功函數至4.35電子伏特(以下簡稱為eV)左右，甚至形成一氮化鋁鈦(TiAlN)層，而符合一n型半導體元件110的功函數要求。換句話說，第一閘極溝渠150內之第一TiN層160係於形成填充金屬層166後轉化(transmute)成為一第二功函數金屬層168(示於第5圖)。

請繼續參閱第4圖。而在第二閘極溝渠152中，第二TiN層164係可作為一阻障層(barrier layer)，因此第二閘極溝渠152內的填充金屬層166所包含的鋁離子僅能擴散至第二TiN層164內，而被阻擋於第一TiN層160之外。換句話說，第二閘極溝渠152內的第二TiN層164係被轉化成為一TiAlN層168(示於第5圖)，而第二閘極溝渠152內的第一TiN層160仍可作為一第一功函數金屬層，且符合p型半導 體元件112之所要求之功函數，即4.85eV。

請參閱第5圖。最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層166、第二TiN層164、TaN層162、第一TiN層160與high-k閘極介電層106，而完成一第一金屬閘極170與一第二金屬閘極172之製作。此外，本實施例亦可再選擇性去除ILD層142與CESL 140等，然後重新形成CESL與介電層，以有效提升半導體元件的電性表現。由於上述CMP製程等步驟係為該技術領域中具通常知識者所知，故於此係不再贅述與繪示。

另外，請重新參閱第5圖。根據本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法，第一金屬閘極170與第二金屬閘極172皆包含具有相同擴散鋁離子的TiAlN層168，但第二金屬閘極172之TiAlN層168之厚度係不同於第一金屬閘極170之TiAlN層168之厚度。此外第二金屬閘極172更包含一不具有擴散鋁離子的TiN層160，由於TiN層160不具有擴散鋁離子，因此TiN層160之功函數係不同於具有擴散鋁離子之TiAlN層168。換句話說，第一金屬閘極170內的TiAlN層168係作為第一半導體元件110之功函數金屬層；第二金屬閘極172內的TiN層160係作為第二半導體元件112之功函數金屬層，而第二金屬閘極172內的TiAlN層168則為一阻障層。另外，第一金屬閘極170與第 二金屬閘極172更包含蝕刻率與TiN層160不同的TaN蝕刻停止層162。且第一金屬閘極170內之TaN蝕刻停止層162係設置於填充金屬層166與TiAlN層168之間；而第二金屬閘極172內之蝕刻停止層162則設置於TiN層160與TiAlN層168之間。

根據本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法，係利用鋁擴散之機制，在形成填充金屬層166時自動完成n型功函數金屬層168之製作，而在p型功函數金屬層160處則因有第二TiN層164的設置阻擋鋁擴散而不受影響。由此可知，本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法係可減少金屬層的設置與移除，故可有效簡化金屬閘極製程。更由於本較佳實施例所提供之製作方法可減少金屬層的設置與移除，故可改善閘極溝渠的填洞結果、更提升金屬閘極製程的良率。

請參閱第6圖至第9圖，第6圖至第9圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。首先需注意的是，第二較佳實施例中與第一較佳實施例相同之元件係可採用相同的材料，故材料選擇係不再贅述。如第6圖所示，本較佳實施例首先提供一基底200，基底200上形成有一第一半導體元件210與一第二半導體元件212，而第一半導體元件210與第二半導體元件 212之間的基底200內係形成有提供電性隔離的STI 202。第一半導體元件210具有一第一導電型式，而第二半導體元件212具有一第二導電型式，且第一導電型式與第二導電型式互補。在本較佳實施例中，第一半導體元件210係為一n型半導體元件；而第二半導體元件212係為一p型半導體元件。

請繼續參閱第6圖。第一半導體元件210與第二半導體元件212各包含一介電層204、一虛置閘極如一多晶矽層(圖未示)以及一用以定義虛置閘極位置之圖案化硬遮罩(圖未示)設置於介電層204之上。此外第一半導體元件210與第二半導體元件212分別包含一第一LDD 220與一第二LDD 222、一側壁子224、與一第一源極/汲極230與一第二源極/汲極232。另外，第一源極/汲極230與第二源極/汲極232之表面係分別包含有一金屬矽化物(圖未示)。而在第一半導體元件210與第二半導體元件212上，係依序形成一CESL 240與一ILD層242。上述元件之製作步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施SEG方法形成源極/汲極230、232等皆為該領域之人士所熟知，故於此皆不再贅述。

請仍然參閱第6圖。在形成CESL 240與ILD層242後，係藉由一平坦化製程移除部分的ILD層242與CESL 240，直至暴露出第一半導體元件210與第二半導體元件212之圖 案化硬遮罩或虛置閘極。隨後利用一適合之蝕刻製程移除第一半導體元件210與第二半導體元件212之圖案化硬遮罩與虛置閘極，而同時於第一半導體元件210與第二半導體元件212內分別形成一第一閘極溝渠250與一第二閘極溝渠252，並暴露出介電層204。本較佳實施例亦與後閘極介電層製程整合，因此暴露於閘極溝渠250/252底部的介電層204係可作為一介面層。如前所述，本較佳實施例雖與後閘極介電層製程整合，但亦可與前閘極介電層製程整合。接下來，係於基底200以及第一閘極溝渠250與第二閘極溝渠252內形成一high-k閘極介電層206。而在形成high-k閘極介電層206之後，係立即於基底200上形成一TaN層262。TaN層262係覆蓋第一閘極溝渠250與第二閘極溝渠252的底部與側壁，且其厚度約為10埃，但不限於此。而在形成TaN層262後，係於基底200上形成一第一TiN層260。如第6圖所示，第一TiN層260亦覆蓋第一閘極溝渠250與第二閘極溝渠252之側壁與底部，且第一TiN層260之厚度約為30~40埃，但不限於此。第一TiN層260之功函數約為4.85eV，故可作為p型半導體元件212之第一功函數金屬層。

請參閱第7圖。在依序形成high-k閘極介電層206、TaN層262與第一TiN層260之後，係於基底200上形成一圖案化保護層(圖未示)，用以保護第二半導體元件212處的第一TiN層260。隨後係進行一蝕刻製程移除暴露出基底200 上，尤其是第一半導體元件210處的第一TiN層260。而在此蝕刻製程中，TaN層262係作為一蝕刻停止層，用以保護下方的high-k閘極介電層206。是以，第一TiN層260係僅存留於第二半導體元件212處，尤其是第二閘極溝渠252內。而TaN層262則於蝕刻製程後暴露於第一閘極溝渠250之側壁與底部。如前所述，由於蝕刻製程可能消耗掉部分TaN蝕刻停止層262，因此在蝕刻製程之後，第一半導體元件210處的TaN蝕刻停止層262之厚度係小於第二半導體元件212處的TaN蝕刻停止層262之厚度。最後，係可移除圖案化保護層。

請參閱第8圖。在移除第一閘極溝渠250內之第一TiN層260之後，係依序於基底200上形成一第二TiN層264與一填充金屬層266。第二TiN層264之厚度約為20~40埃，但亦不限於此。如第8圖所示，在第一閘極溝渠250中，第二TiN層264係形成於TaN蝕刻停止層262上；但在第二閘極溝渠252中，第二TiN層264係形成於第一TiN層260上。值得注意的是，在形成填充金屬層266的同時，在第一閘極溝渠250內的填充金屬層266所包含的鋁離子係如第8圖所示，擴散進入第二TiN層264，故可調整第一閘極溝渠250內的第二TiN層264的功函數至4.35eV左右，甚至形成一TiAlN層，而符合一n型半導體元件210的功函數要求。換句話說，第一閘極溝渠250內之第二TiN層264係於形成填 充金屬層266後轉化成為一第二功函數金屬層268(示於第9圖)。

請繼續參閱第8圖。而在第二閘極溝渠252中，第二TiN層264係可作為一阻障層，因此第二閘極溝渠252內的填充金屬層266所包含的鋁離子僅能擴散至第二TiN層264內，而被阻擋於第一TiN層260之外。換句話說，第二閘極溝渠252內的第一TiN層260仍可作為第一功函數金屬層，且符合p型半導體元件212之所要求之功函數，即4.85eV。

請參閱第9圖。最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層266、第二TiN層264、TaN層262、第一TiN層260與high-k閘極介電層206，而完成一第一金屬閘極270與一第二金屬閘極272之製作。此外，本實施例亦可再選擇性去除ILD層242與CESL 240等，然後重新形成CESL與介電層，以有效提升半導體元件的電性表現。由於上述CMP製程等步驟係為該技術領域中具通常知識者所知，故於此係不再贅述與繪示。

另外，請重新參閱第9圖。根據本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法，第一金屬閘極270與第二金屬閘極272皆包含具有相同擴散鋁離子的TiAlN層268，且第二金屬閘極272之TiAlN層268之厚度約等於第 一金屬閘極270之TiAlN層268之厚度。此外第二金屬閘極272更包含一不具有擴散鋁離子的TiN層260，由於TiN層260不具有擴散鋁離子，因此TiN層260之功函數係不同於具有擴散鋁離子之TiAlN層268。換句話說，第一金屬閘極270內的TiAlN層268係作為第一半導體元件210之功函數金屬層；第二金屬閘極272內的TiN層260係作為第二半導體元件212之功函數金屬層，而第二金屬閘極272內的TiAlN層268則為一阻障層。另外第一金屬閘極270與第二金屬閘極272更包含蝕刻率與TiN層260不同的TaN蝕刻停止層262。且第一金屬閘極270內之蝕刻停止層262係設置於high-k閘極介電層206與TiAlN層268之間；而第二金屬閘極272內之蝕刻停止層262則設置於high-k閘極介電層206與TiN層260之間。

根據本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法，係利用鋁擴散之機制，在形成填充金屬層266時自動完成n型功函數金屬層268之製作，而在p型功函數金屬層260處則因有第二TiN層264的設置阻擋鋁擴散而不受影響。由此可知，本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法係可減少金屬層的設置與移除，故可有效簡化金屬閘極製程。更由於本較佳實施例所提供之製作方法可減少金屬層的設置與移除，故可改善閘極溝渠的填洞結果、更提升金屬閘極製程的良率。

請參閱第10圖至第13圖，第10圖至第13圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第三較佳實施例之示意圖。首先需注意的是，第三較佳實施例中與前述較佳實施例相同之元件係可採用相同的材料，故材料選擇係不再贅述。如第10圖所示，本較佳實施例首先提供一基底300，基底300上形成有一第一半導體元件310與一第二半導體元件312，而第一半導體元件310與第二半導體元件312之間的基底300內係形成有提供電性隔離的STI 302。第一半導體元件310具有一第一導電型式，而第二半導體元件312具有一第二導電型式，且第一導電型式與第二導電型式互補。在本較佳實施例中，第一半導體元件310係為一p型半導體元件；而第二半導體元件312係為一n型半導體元件。

請繼續參閱第10圖。第一半導體元件310與第二半導體元件312各包含一介電層306、一選擇性形成之蝕刻停止層(圖未示)、一虛置閘極如一多晶矽層303、以及一用以定義虛置閘極位置之圖案化硬遮罩305。需注意的是，本較佳實施例可與後閘極介電層製程整合，亦可與前閘極介電層製程整合。而當本較佳實施例與前閘極介電層製程整合時，介電層306係包含一high-k閘極介電層。此外第一半導體元件310與第二半導體元件312分別包含一第一LDD 320與一第二LDD 322、一側壁子324、與一第一源極/汲極330與一第 二源極/汲極332。另外，第一源極/汲極330與第二源極/汲極332之表面係分別包含有一金屬矽化物(圖未示)。而在第一半導體元件310與第二半導體元件312上，係依序形成一CESL 340與一ILD層342。上述元件之製作步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施SEG方法形成源極/汲極330、332等皆為該領域之人士所熟知，故於此皆不再贅述。

請仍然參閱第10圖。在形成CESL 340與ILD層342後，係藉由一平坦化製程移除部分的ILD層342與CESL 340，直至暴露出第一半導體元件310與第二半導體元件312之圖案化硬遮罩305。隨後於第二半導體元件312處形成一圖案化保護層(圖未示)，並利用一適合之蝕刻製程移除第一半導體元件310之圖案化硬遮罩與虛置閘極，而於第一半導體元件310內形成一第一閘極溝渠350，並暴露出high-k閘極介電層306。而在形成第一閘極溝渠350後，係於基底300形成一第一TiN層360。第一TiN層360係覆蓋第一閘極溝渠350之側壁與底部，且其厚度約為為30~40埃，但不限於此。

請參閱第11圖。在形成第一TiN層360之後，係於基底300上形成一圖案化保護層(圖未示)，用以保護第一閘極溝渠350內之第一TiN層360，隨後移除第二半導體元件312 之圖案化硬遮罩305與虛置閘極303，而於第二半導體元件312內形成一第二閘極溝渠352。如第11圖所示，high-k閘極介電層306係暴露於第二閘極溝渠352之底部。而在形成第二閘極溝渠352之後，係移除前述之圖案化保護層。

請參閱第12圖。接下來，係於基底300上依序形成一第二TiN層364與一填充金屬層366。第二TiN層364之厚度約為20~40埃，但亦不限於此。如第12圖所示，在第一閘極溝渠350中，第二TiN層364係形成於第一TiN層360上，且由於第一TiN層360與第二TiN層364包含相同的材料，故第一半導體元件310內的第一TiN層360與第二TiN層364可視為一厚TiN層。但在第二閘極溝渠352中，僅有第二TiN層364形成於第二閘極溝渠352內，且直接接觸high-k閘極介電層306。另外更值得注意的是，在形成填充金屬層366的同時，在第二閘極溝渠352內的填充金屬層366所包含的鋁離子係如第12圖所示，擴散進入第二TiN層364，故可調整第二半導體元件312內的第二TiN層364的功函數至4.35eV左右，甚至形成一TiAlN層，而符合一n型半導體元件312的功函數要求。換句話說，第二閘極溝渠352內之第二TiN層364係於形成填充金屬層366後轉化成為一第二功函數金屬層368(示於第13圖)。

請繼續參閱第12圖。而在第一閘極溝渠350中，第二TiN 層364係可作為一阻障層，因此第一閘極溝渠350內的填充金屬層366所包含的鋁離子僅能擴散至第二TiN層364內，而被阻擋於第一TiN層360之外。換句話說，第一閘極溝渠350內的第一TiN層360仍可作為第一功函數金屬層，且符合p型半導體元件310之所要求之功函數，即4.85eV。

請參閱第13圖。最後，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層366、第二TiN層364與第一TiN層360，而完成一第一金屬閘極370與一第二金屬閘極372之製作。此外，本實施例亦可再選擇性去除ILD層342與CESL 340等，然後重新形成CESL與介電層，以有效提升半導體元件的電性表現。由於上述CMP製程等步驟係為該技術領域中具通常知識者所知，故於此係不再贅述與繪示。

請再次參閱第13圖。根據本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法，第一金屬閘極370與第二金屬閘極372皆包含具有相同擴散鋁離子的TiAlN層368，且第二金屬閘極372之TiAlN層368之厚度等於第一金屬閘極370之TiAlN層368之厚度。此外第一金屬閘極370更包含一不具有擴散鋁離子的TiN層360，由於TiN層360不具有擴散鋁離子，因此TiN層360之功函數係不同於具有擴散鋁離子之TiAlN層368。換句話說，第二金屬閘極372內的 TiAlN層368係作為第二半導體元件310之功函數金屬層；第一金屬閘極370內的TiN層360係作為第一半導體元件312之功函數金屬層，而第一金屬閘極370內的TiAlN層368則為一阻障層。

根據本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法，係利用鋁擴散之機制，在形成填充金屬層366時自動完成n型功函數金屬層368之製作，而在p型功函數金屬層360處則因有第二TiN層364的設置阻擋鋁擴散而不受影響。此外藉由分開製作第一閘極溝渠350與第二閘極溝渠352之途徑，可更省卻TaN蝕刻停止層的形成。由此可知，本較佳實施例所提供之具有金屬閘極之半導體元件之製作方法係可減少金屬層的設置與移除，故可有效簡化金屬閘極製程。更由於本較佳實施例所提供之製作方法可減少金屬層的設置與移除，故可改善閘極溝渠的填洞結果、更提升金屬閘極製程的良率。

綜上所述，根據本發明所提供具有金屬閘極之半導體元件之製作方法，係藉由填充金屬層的形成，以及填充金屬層內金屬離子的擴散，使形成於第一閘極溝渠內之第一功函數金屬層或金屬層轉化成為第二功函數金屬層。是以，本發明所提供之製作方法可省略於不同閘極製程內形成不同功函數金屬層以及移除非必要功函數金屬層等複雜的步驟，故可 簡化金屬閘極製程，並提升閘極溝渠填補結果。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、200、300‧‧‧基底

102、202、302‧‧‧淺溝隔離

303‧‧‧多晶矽層

104、204‧‧‧介電層

305‧‧‧圖案化硬遮罩

106、206、306‧‧‧高介電常數閘極介電層

110、210、310‧‧‧第一半導體元件

112、212、312‧‧‧第二半導體元件

120、220、320‧‧‧第一輕摻雜汲極

122、222、322‧‧‧第二輕摻雜汲極

124、224、324‧‧‧側壁子

130、230、330‧‧‧第一源極/汲極

132、232、332‧‧‧第二源極/汲極

140、240、340‧‧‧接觸洞蝕刻停止層

142、242、342‧‧‧內層介電層

150、250、350‧‧‧第一閘極溝渠

152、252、352‧‧‧第二閘極溝渠

160、260、360‧‧‧第一氮化鈦層

162、262‧‧‧氮化鉭層

164、264、364‧‧‧第二氮化鈦層

166、266、366‧‧‧填充金屬層

168、268、368‧‧‧氮化鋁鈦層

170、270、370‧‧‧第一金屬閘極

172、272、372‧‧‧第二金屬閘極

第1圖至第5圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。

第6圖至第9圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。

第10圖至第13圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第三較佳實施例之示意圖。

100‧‧‧基底

102‧‧‧淺溝隔離

104‧‧‧介電層

106‧‧‧高介電常數閘極介電層

110‧‧‧第一半導體元件

112‧‧‧第二半導體元件

120‧‧‧第一輕摻雜汲極

122‧‧‧第二輕摻雜汲極

124‧‧‧側壁子

130‧‧‧第一源極/汲極

132‧‧‧第二源極/汲極

140‧‧‧接觸洞蝕刻停止層

142‧‧‧內層介電層

150‧‧‧第一閘極溝渠

152‧‧‧第二閘極溝渠

160‧‧‧第一氮化鈦層

162‧‧‧氮化鉭層

164‧‧‧第二氮化鈦層

166‧‧‧填充金屬層

Claims (20)

1. 一種具有金屬閘極之半導體元件之製作方法，包含有：提供一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，該第一半導體元件包含一第一閘極溝渠，且該第二半導體元件包含一第二閘極溝渠；於該第一閘極溝渠與該第二閘極溝渠內分別形成一第一功函數金屬層；於該第一閘極溝渠與該第二閘極溝渠內分別形成一蝕刻停止層；於該第二閘極溝渠內形成一金屬層，且該金屬層包含之材料與該第一功函數金屬層相同；以及於該第一閘極溝渠與該第二閘極溝渠內形成一填充金屬層，以於該第一閘極溝渠內形成一第二功函數金屬層。
2. 如申請專利範圍第1項所述之製作方法，更包含於該第一閘極溝渠與該第二閘極溝渠內分別形成一高介電常數(high dielectric constant，high-k)閘極介電層之步驟，進行於形成該第一功函數金屬層之前。
3. 如申請專利範圍第1項所述之製作方法，其中該蝕刻停止層係形成於該第一功函數金屬層之後，與該金屬層之前。
4. 如申請專利範圍第3項所述之製作方法，其中於該第二 閘極溝渠內形成該金屬層之步驟更包含：於該基底上形成該金屬層，且該金屬層覆蓋該第一閘極溝渠與該第二閘極溝渠之底部與側壁與該蝕刻停止層；以及移除該第一閘極溝渠內之該金屬層。
5. 如申請專利範圍第4項所述之製作方法，其中該第一閘極溝渠內之該第一功函數金屬層係於形成該填充金屬層後轉化(transmute)成為該第二功函數金屬層。
6. 如申請專利範圍第1項所述之製作方法，其中該蝕刻停止層係形成於該第一功函數金屬層之前。
7. 如申請專利範圍第6項所述之製作方法，更包含一移除該第一閘極溝渠內之該第一功函數金屬層之步驟。
8. 如申請專利範圍第7項所述之製作方法，其中該金屬層更形成於該第一閘極溝渠內之該蝕刻停止層上。
9. 如申請專利範圍第8項所述之製作方法，其中該第一閘極溝渠內之該金屬層係於形成該填充金屬層後轉化成為該第二功函數金屬層。
10. 一種具有金屬閘極之半導體元件之製作方法，包含有： 提供一基底，該基底表面形成有一第一半導體元件與一第二半導體元件；於該第一半導體元件內形成一第一閘極溝渠；於該第一閘極溝渠內形成一第一金屬層；於該第二半導體元件內形成一第二閘極溝渠；於該第一閘極溝渠與該第二閘極溝渠內形成一第二金屬層，且第二金屬層與該第一金屬層包含相同之材料；以及於該第一閘極溝渠與該第二閘極溝渠內形成一填充金屬層。
11. 如申請專利範圍第10項所述之製作方法，其中該第一閘極溝渠內之該第一金屬層係作為一第一功函數金屬層。
12. 如申請專利範圍第10項所述之製作方法，其中該填充金屬層係轉化該第二閘極溝渠內之該第二金屬層，以於該第二閘極溝渠內形成一第二功函數金屬層。
13. 一種具有金屬閘極之半導體元件，包含有：一基底；一第一金屬閘極，設置於該基底上，該第一金屬閘極包含一高介電常數閘極介電層、一第一金屬層與一填充金屬層；以及一第二金屬閘極，設置於該基底上，該第二金屬閘極包 含該高介電常數閘極介電層、一第二金屬層與該填充金屬層，該第二金屬層與該第一金屬層包含相同之材料，且該第二金屬層之厚度小於等於該第一功函數金屬層之厚度。
14. 如申請專利範圍第13項所述之半導體元件，其中該第二金屬閘極更包含一第三金屬層，且第三金屬層之功函數不同於該第一金屬層與該第二金屬層之功函數。
15. 如申請專利範圍第14項所述之半導體元件，其中該第一金屬閘極與該第二金屬閘極更分別包含一蝕刻停止層，且該蝕刻停止層之蝕刻率不同於該第一金屬層、該第二金屬層與該第三金屬層之蝕刻率。
16. 如申請專利範圍第15項所述之半導體元件，其中該第一金屬閘極內之該蝕刻停止層係設置於該填充金屬層與該第一金屬層之間。
17. 如申請專利範圍第16項所述之半導體元件，其中該第二金屬閘極內之該蝕刻停止層係設置於該第二金屬層與該第三金屬層之間。
18. 如申請專利範圍第15項所述之半導體元件，其中該第一金屬閘極內之該蝕刻停止層係設置於該高介電常數閘極 介電層與該第一金屬層之間。
19. 如申請專利範圍第18項所述之半導體元件，其中該第二金屬閘極內之該蝕刻停止層係設置於該高介電常數閘極介電層與該第三金屬層之間。
20. 如申請專利範圍第15項所述之半導體元件，其中該第一金屬層包含氮化鋁鈦(TiAlN)、該第二金屬層包含氮化鋁鈦、該第三金屬層包含氮化鈦，且該蝕刻停止層包含氮化鉭。