TW201342482A - 三重井隔離二極體及其製作方法、半導體元件 - Google Patents

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Abstract

本發明一實施例提供一種三重井隔離二極體，包括：一基板，具有一第一導電類型；一埋層，位於基板中，具有一第二導電類型；一磊晶層，位於基板與埋層上，具有第一導電類型；一第一井，位於磊晶層中，具有第二導電類型；一第二井，位於磊晶層中並圍繞第一井的多個側邊，其中第二井具有第一導電類型；一第三井，形成於磊晶層中並圍繞第二井的多個側邊，其中第三井具有第二導電類型；以及一深井，位於磊晶層中，並延伸過第一井的下方以電性連接位於第一井之相對兩側的第二井，其中深井具有第一導電類型。

Description

三重井隔離二極體及其製作方法、半導體元件
本發明有關於半導體元件，且特別是有關於三重井隔離二極體及其製作方法、具有三重井隔離二極體的半導體元件。
升壓轉換器電路(boost converter circuit)係用以接收一較低的輸入電壓並將其轉換成一較高的輸出電壓。由於升壓轉換器電路係於高電壓下運作，因此，其元件可耐高電壓以適於在高電壓下運作。一般而言，升壓轉換器電路的元件為一雙井二極體(twin well diode)。雙井二極體的設計係用以提供比單井二極體還要高的崩潰電壓。崩潰電壓係指一電壓，當對元件施加此電壓時，元件會受損，且當元件處於關閉狀態(off state)時，元件無法再提供足夠的阻抗以抵抗電流通過元件。
然而，雙井二極體的設計會形成一寄生的雙極性接面電晶體(bipolar junction transistor，BJT)於雙井二極體中。寄生的雙極性接面電晶體係形成於一具有第一導電類型的磊晶成長層(epitaxially grown layer，epi-layer)、一具有第二導電類型的第二井、以及一具有第一導電類型的第一井之間。舉例來說，在雙井二極體(其具有一P型磊晶層、以及一 n型第二井圍繞一p型第一井)中，寄生的雙極性接面電晶體為一PNP雙極性接面電晶體。寄生的雙極性接面電晶體會使電流漏入基板中，其中基板係接地。在一些例子中，漏電流接近50%。高漏電流會顯著降低升壓轉換器電路的效率，以致於限制了升壓轉換器電路的功率輸出(power output)能力。
本發明一實施例提供一種三重井隔離二極體，包括：一基板，具有一第一導電類型；一埋層，位於基板中，其中埋層具有一相反於第一導電類型的第二導電類型；一磊晶層，位於基板與埋層上，其中磊晶層具有第一導電類型；一第一井，位於磊晶層中，其中第一井具有第二導電類型；一第二井，位於磊晶層中並圍繞第一井的多個側邊，其中第二井具有第一導電類型；一第三井，形成於磊晶層中並圍繞第二井的多個側邊，其中第三井具有第二導電類型；以及一深井，位於磊晶層中，並延伸過第一井的下方以電性連接位於第一井之相對兩側的第二井，其中深井具有第一導電類型。
本發明一實施例提供一種半導體元件，包括：一升壓轉換器電路，包括：一三重井隔離二極體，包括：一基板，具有一第一導電類型；一埋層，位於基板中，其中埋層具有一相反於第一導電類型的第二導電類型；一磊晶層，位於基板與埋層上，其中磊晶層具有第一導電類型；一第一井，位於磊晶層中，其中第一井具有第二導電類型；一第二井，位於磊晶層中並圍繞第一井的多個側邊，其中第二井具有第一導電類型；一第三井，形成於磊晶層中並圍繞第二井的多個側邊，其中第 三井具有第二導電類型；以及一深井，位於磊晶層中，並延伸過第一井的下方以電性連接位於第一井之相對兩側的第二井，其中深井具有第一導電類型。
本發明一實施例提供一種三重井隔離二極體的製作方法，包括：形成一埋層於一基板中，其中埋層具有一第二導電類型，且基板具有一第一導電類型相反於第二導電類型；形成一磊晶層於基板與埋層上，其中磊晶層具有第一導電類型；形成一第一井於磊晶層中，其中第一井具有第二導電類型；形成一第二井於磊晶層中，其中第二井具有第一導電類型並圍繞第一井；形成一第三井於磊晶層中，其中第三井具有第二導電類型並圍繞第二井；以及形成一深井於磊晶層中，其中深井具有第一導電類型並延伸過第一井的下方以電性連接位於第一井之兩側的第二井。
100‧‧‧升壓轉換器電路
102‧‧‧三重井隔離二極體
104‧‧‧基板
106‧‧‧埋層
108‧‧‧磊晶層
108a‧‧‧(第一)外部
108b‧‧‧第二外部
110‧‧‧第一井
112‧‧‧第二井
114‧‧‧深井
116‧‧‧第三井
118a、118b、118c、118d‧‧‧隔離結構
120a、120b、120c、120d、120e、120f、120g‧‧‧接觸區
130‧‧‧陽極
140‧‧‧陰極
200‧‧‧製作方法
202、204、206、208、210、212、214、216‧‧‧步驟
302‧‧‧元件
304‧‧‧佈植製程
C‧‧‧電容
L‧‧‧電感
N‧‧‧電晶體
VIN‧‧‧輸入電壓源
VG‧‧‧閘極訊號電壓源、閘極訊號電壓
VO‧‧‧輸出電壓
第1圖繪示本發明一實施例之一升壓轉換器電路100的側視圖，升壓轉換器電路具有一三重井隔離二極體。
第2圖繪示本發明一實施例之三重井隔離二極體的製作方法的流程圖。
第3A圖繪示在基板中形成埋層的剖面圖。
第3B圖繪示本發明一實施例之將磊晶層形成在基板與埋層上的剖面圖，其中磊晶層具有形成於其中的隔離結構。
第3C圖繪示本發明一實施例之於磊晶層中形成第一井、第二井、與第三井之後的結構剖面圖。
第3D圖繪示本發明一實施例之於磊晶層中形成深井之後的結構剖面圖。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。在圖式中，實施例之形狀或是厚度可擴大，以簡化或是方便標示。再者，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式。
第1圖繪示本發明一實施例之一升壓轉換器電路100的側視圖，升壓轉換器電路100具有一三重井隔離二極體(triple well isolated diode)102。三重井隔離二極體102包括一第一導電類型的基板104以及一第二導電類型的埋層(buried layer)106形成於基板104中。第二導電類型與第一導電類型相反，亦即，當第一導電類型為p型時，第二導電類型為n型，以及當第一導電類型為n型時，第二導電類型為p型。三重井隔離二極體102更包括一磊晶成長層(磊晶層)108，磊晶層108位於基板104的一表面上。磊晶層108係為第一導 電類型。一第二導電類型的第一井110係形成於磊晶層108中。一第一導電類型的第二井112係形成於圍繞第一井110側邊的磊晶層108中。一第一導電類型的深井(deep well)114係形成於磊晶層108中，且延伸過第一井110之下方，並電性連接第二井112的對邊(opposite sides)。一第二導電類型的第三井116形成於圍繞第二井112之側邊的磊井層108中，並電性連接埋層106。
三重井隔離二極體102更包括多個隔離結構118a-118d。隔離結構118a形成於磊晶層108之相對於基板104的一表面中，並位於圍繞第三井116之側邊的磊晶層108的一外部108a以及第三井116的一上部之間。隔離結構118b形成於磊晶層108之相對於基板104的一表面中，並位於第二井112與第一井110的上部之間。隔離結構118c形成於磊晶層108之相對於基板104的一表面中，並位於第二井112與第一井110的上部之間，且隔離結構118c係位於第一井110之相對於隔離結構118b的一側。隔離結構118d形成於磊晶層108之相對於基板104的一表面中，並位於磊晶層108的外部108a以及第三井116的上部之間，且隔離結構118c係位於第三井116之相對於隔離結構118a的一側。第二井112與第三井116之間並未形成隔離結構。在一些實施例中，隔離結構118a-118d為淺溝槽隔離(shallow trench isolation，STI)結構。在一些實施例中，隔離結構118a-118d包括矽局部氧化(local oxidation of silicon，LOCOS)。在一些實施例中，隔離結構118a-118d的深度約為0.2微米至0.5微米。
三重井隔離二極體102更包括多個位於磊晶層108上的接觸區120a-120g，接觸區120a-120g係電性連接第一井110、第二井112、第三井116、以及磊晶層108的外部108a。接觸區120a係形成於磊晶層108的第一外部108a上且為第一導電類型。接觸區120b形成於第三井116的第一部分上且為第二導電類型。接觸區120c形成於第二井112的第一部分上且為第一導電類型。接觸區120d形成於第一井110上且為第二導電類型。接觸區120e形成於第二井112的第二部分上且為第一導電類型。接觸區120f形成於第三井116的第二部分上且為第二導電類型。接觸區120g係形成於磊晶層108的第二外部108b上且為第一導電類型。
除了三重井隔離二極體102之外，升壓轉換器電路100包括一輸入電壓源Vin電性連接至一電感L。電感L的一輸出端係電性連接至一陽極130。陽極130電性連接至接觸區120b、120c、120e、120f。陽極130亦電性連接至一電晶體N的一側。電晶體N的一相對側係電性連接至一電容C的一第一側。電晶體N的一閘極電性連接至一閘極訊號電壓源VG。電容C的一第二側電性連接至一陰極140。陰極140係電性連接至接觸區120d，並可提供一輸出電壓VO至外部元件。接觸區120a、120g係電性連接至一低電壓，亦即，接地。
在一些實施例中，基板104為一半導體基板。在一些實施例中，基板104包括矽、鍺、氮化鎵、或其他適合的材料。在一些實施例中，基板104係輕度摻雜有p型或是n型摻雜物。當導電類型為p型，適合的摻雜物包括硼、鋁、或其 他適合的p型摻雜物。當導電類型為n型，適合的摻雜物包括磷、砷、或其他適合的n型摻雜物。在一些實施例中，基板104中的摻雜濃度約為1013原子每立方公分至1016原子每立方公分。
埋層106的形成方法為摻雜部分基板104以得到一相反於基板104的導電類型。適於用來形成埋層106的摻雜物包括適於摻雜基板且具有相反於基板104的導電類型的摻雜物。在一些實施例中，埋層106中的摻雜濃度約為1018原子每立方公分至1020原子每立方公分。在一些實施例中，埋層106的形成深度約為2微米至10微米(在基板104的一表面之下)。
磊晶層108形成於埋層106與基板104上，且磊晶層108為第一導電類型。適於形成磊晶層108的摻雜物包括適於摻雜基板104且與基板104具有相同導電類型的摻雜物。在一些實施例中，磊晶層108包括一與基板104相同的材料。在一些實施例中，磊晶層108中的摻雜濃度係高於基板104中的摻雜濃度。當磊晶層108中的摻雜濃度增加時，元件的崩潰電壓減少。在一些實施例中，磊晶層108的厚度範圍約為2微米至10微米。在一些實施例中，磊晶層108的電阻約為5歐姆-公分至200歐姆-公分。在一些實施例中，磊晶層108中的摻雜濃度約為1013原子每立方公分至1016原子每立方公分。
第一井110形成於磊晶層108中，且第一井110為第二導電類型。適於形成第一井110的摻雜物包括適於摻雜基板104且具有相反於基板104的導電類型。在一些實施例中，第一井110的摻雜濃度約為1016原子每立方公分至1018 原子每立方公分。在一些實施例中，第一井110的摻雜濃度相同於埋層106的摻雜濃度。在一些實施例中，第一井110的摻雜濃度不同於埋層106的摻雜濃度。
第二井112形成於磊晶層108中，且第二井112為第一導電類型。適於形成第二井112的摻雜物包括適於摻雜基板104且具有相同於基板104的導電類型。第二井112圍繞第一井110的側邊。第二井112之位於隔離結構118b、118c之下的部分係電性接觸第一井110。在一些實施例中，第二井112的摻雜濃度約為1016原子每立方公分至1018原子每立方公分。在一些實施例中，第二井112的摻雜濃度高於基板104與磊晶層108的摻雜濃度。在一些實施例中，第二井112的底表面的一部分係電性接觸埋層106。
深井114係形成於磊晶層108中且具有第一導電類型。適於形成深井114的摻雜物包括適於摻雜基板104且具有與基板104相同的導電類型的摻雜物。深井114形成於第一井110與埋層106之間。深井114延伸過第一井110的下方以電性連接第二井112的第一與第二部分，該第一與第二部分可以離子佈植的方式形成以圍繞第一井110的側邊。在一些實施例中，深井114的摻雜濃度約為1015原子每立方公分至1018原子每立方公分。在一些實施例中，深井114的摻雜濃度高於第二井112的摻雜濃度。在一些實施例中，深井114的摻雜濃度低於第二井112的摻雜濃度。在一些實施例中，深井114的摻雜濃度相同於第二井112的摻雜濃度。在一些實施例中，深井114的底表面電性接觸埋層106。在一些實施例中，深井114 並未延伸至磊晶層108的一底面。在一些實施例中，深井114的厚度約為0.5微米至2微米。
第三井116係形成於磊井層108中且具有第二導電類型。適於形成第三井116的摻雜物包括適於摻雜基板104且具有與基板104相反的導電類型的摻雜物。第三井116圍繞第二井112與深井114的側邊。第三井116電性接觸第二井112沿著第三井116之位於第二井112與第三井116之間的整個表面。在一些實施例中，第三井116的摻雜濃度約為1016原子每立方公分至1018原子每立方公分。第三井116之位於隔離結構118a、118d之下的部份係電性接觸磊晶層108的外部108a。第三井116的底面係電性接觸埋層106。
接觸區120a-120g形成於磊晶層108中且位於磊晶層108的外露表面以及第一井110、第二井112、第三井116、以及磊晶層108的外部108a的對應部分之間。接觸區120a-120g的導電性分別相同於其下的井或磊晶層，其中各接觸區係形成於前述之井或磊晶層上。適於形成接觸區120a-120g的摻雜物包括適於摻雜基板104且具有適當的導電類型的摻雜物。在一些實施例中，接觸區120a-120g的摻雜濃度約為1019原子每立方公分至1021原子每立方公分。在一些實施例中，所有接觸區120a-120g具有相同的摻雜濃度。在一些實施例中，具有相同的導電類型的所有接觸區具有相同的摻雜濃度。在一些實施例中，接觸區120a-120g具有不同的摻雜濃度。
接觸區120a-120g電性連接對應的井至電線。接觸 區120a電性連接磊晶層108的第一部分108a至地(亦即，接地)。接觸區120b電性連接第三井116的第一部分至陽極130。隔離結構118a分隔開接觸區120b與接觸區120a。接觸區120c連接第二井112的第一部分至陽極130。接觸區120c係沿著接觸區120b、120c之間的界面連接接觸區120b。接觸區120d電性連接第一井110至陰極140。隔離結構118b分隔開接觸區120d與接觸區120c。接觸區120e電性連接第二井112的第二部分至陽極130。隔離結構118c分隔開接觸區120e與接觸區120d。接觸區120f電性連接第三井116的第二部分至陽極130。接觸區120f係沿著接觸區120e、120f之間的界面電性連接接觸區120e。接觸區120g電性連接磊晶層108的第二部分108b至地(亦即，接地)。隔離結構118d分隔開接觸區120g與接觸區120f。
電晶體N可依照閘極訊號電壓VG開關升壓轉換器電路100。一控制電路可提供閘極訊號電壓VG以活化(activate)或是關閉(deactivate)電晶體N。當活化電晶體N時，電流流過電感L與電容C之間並通過三重井隔離二極體102。當關閉電晶體N時，電流不流過電感L與電容C之間或是通過三重井隔離二極體102。在一些實施例中，電晶體N為一金屬氧化物半導體(MOS)電晶體，其包括n型金屬氧化物半導體或p型金屬氧化物半導體電晶體。
三重井隔離二極體102可正向運作(例如，電流由電感L流向電容C)或是逆向運作(例如，電流由電容C流向電感L)。當三重井隔離二極體102係正向運作時，電容C 中的電荷為0伏特。當三重井隔離二極體102係逆向運作時，電容C中的電荷等於輸出電壓VO。
三重井隔離二極體102具有陽極130位於磊晶層108的一接地部分以及陰極140之間。此種配置可降低基板漏電流。相較於習知的雙井二極體結構(double well diode)，三重井隔離二極體102具有一降低寄生的雙極性接面電晶體(BJT)。在習知的雙井二極體中的寄生的雙極性接面電晶體具有接近50%的基板漏電流。相較之下，三重井隔離二極體102的基板漏電流係降低至顯著地小於1%。相較於習知的雙井二極體，三重井隔離二極體102的低基板漏電流可減少功率消耗(power consumption)並增加升壓轉換器電路100的效率。
再者，習知的雙井二極體的基板漏電流在開啟電壓約大於0.8伏特時係呈指數型地增加。基板漏電流增加會阻礙習知雙井二極體對於運作時的功率尖波(power spike)的容忍度。三重井隔離二極體102保持基板漏電流顯著地小於1%且開啟電壓至少大於1.2伏特。三重井隔離二極體102在一寬範圍的開啟電壓下維持運作效率的能力使得將三重井隔離二極體102納入電路時無需提供額外的電路以控制操作電壓。省略用以控制操作電壓的額外電路可減少積體電路設計的面積。
三重井隔離二極體102具有高崩潰電壓。三重井隔離二極體102的崩潰電壓大於55伏特。高崩潰電壓增加了三重井隔離二極體102於高壓下操作的能力，進而提高輸出電壓VO。
第2圖繪示本發明一實施例之三重井隔離二極體 102的製作方法200的流程圖。在步驟202中，埋層106係形成於基板104中。第3A圖繪示在基板104中形成埋層106的剖面圖。元件302配置於基板104上以定義出埋層106的邊界。在一些實施例中，元件302為一佈植罩幕。在一些實施例中，元件302為一圖案化光阻層。
在一些實施例中，元件302為圖案化光阻層，可將一光阻層配置於基板104上，之後，可利用一罩幕與一微影製程圖案化前述光阻層。然後，以圖案化光阻層為罩幕進行一蝕刻製程以形成元件302。在一些實施例中，埋層106的形成方法為利用一佈植製程304將摻質植入基板104的一表面。在佈植製程304之後，可移除元件302。
在一些實施例中，元件302為圖案化光阻層，可以電漿蝕刻或是灰化的方式移除元件302。在移除元件302之後，基板104的表面大致上平坦。
在步驟204中，磊晶層108成長於基板104與埋層106上。磊晶層108係以磊晶成長製程形成。在一些實施例中，磊晶層108係摻雜有p型摻雜物。在一些實施例中，摻雜磊晶層108的方法包括離子佈植製程。在一些實施例中，摻雜磊晶層108的方法包括使磊晶成長製程中含有雜質。
在步驟206中，隔離結構118a-118d係形成於磊晶層108中。在一些實施例中，隔離結構118a-118d為淺溝槽隔離或是矽局部氧化結構，且可以習知製程形成。第3B圖繪示本發明一實施例之將磊晶層108形成在基板104與埋層106上的剖面圖，其中磊晶層108具有形成於其中的隔離結構 118a-118d。
在步驟208中，第一井110形成於磊晶層108中。在一些實施例中，利用一佈植製程於磊晶層108中形成第一井110。在一些實施例中，利用一佈植罩幕於磊晶層108中形成第一井110。在一些實施例中，利用一光阻層於磊晶層108中形成第一井110。在一些實施例中，於磊晶層108中形成第一井110的方法相同於在基板104中形成埋層106的方法。在一些實施例中，於磊晶層中形成第一井110的方法不同於在基板104中形成埋層106的方法。在一些實施例中，第一井110係形成於磊晶層108中並延伸至埋層106。在一些實施例中，第一井110係形成於磊晶層108中並停止於埋層106上方一段距離。
在步驟210中，於磊晶層108中形成第二井112。第二井112形成至一足以電性連接埋層106的深度。在一些實施例中，利用一佈植製程於磊晶層108中形成第二井112。在一些實施例中，第二井112的摻雜濃度相同於磊晶層108的摻雜濃度。在一些實施例中，利用一佈植罩幕於磊晶層108中形成第二井112。在一些實施例中，利用一光阻層於磊晶層108中形成第二井112。在一些實施例中，於磊晶層108中形成第二井112的方法相同於形成第一井110與埋層106的方法。在一些實施例中，於磊晶層108中形成第二井112的方法不同於形成第一井110與埋層106之至少其中之一的方法。
在步驟212中，於磊晶層108中形成第三井116。第三井116形成至一足以電性連接埋層106的深度。第三井116 係沿著第二井112與第三井116之間的界面與第二井112電性接觸。在一些實施例中，利用一佈植製程於磊晶層108中形成第三井116。在一些實施例中，利用一佈植罩幕於磊晶層108中形成第三井116。在一些實施例中，利用一光阻層於磊晶層108中形成第三井116。在一些實施例中，於磊晶層108中形成第三井116的方法相同於形成第二井112、第一井110與埋層106的方法。在一些實施例中，於磊晶層108中形成第三井116的方法不同於形成第二井112、第一井110與埋層106之至少其中之一的方法。第3C圖繪示本發明一實施例之於磊晶層108中形成第一井110、第二井112、與第三井116之後的結構剖面圖。
在步驟214中，於磊晶層108中形成深井114。深井114係形成於第一井110之下並電性接觸埋層106。深井114係電性連接位於第一井110之兩側的第二井112。在一些實施例中，利用一佈植製程於磊晶層108中形成深井114。在一些實施例中，用以形成深井114的佈植能量約為1MeV。形成深井114的佈植能量係大於形成第一井110的佈植能量以使深井114的摻質佈植深度大於第一井110。在一些實施例中，利用一佈植罩幕於磊晶層108中形成深井114。在一些實施例中，利用一光阻層於磊晶層108中形成深井114。在一些實施例中，於磊晶層108中形成深井114的方法相同於形成第三井116、第二井112、第一井110與埋層106的方法。在一些實施例中，於磊晶層108中形成深井114的方法不同於形成第三井116、第二井112、第一井110與埋層106之至少其中之一的方 法。第3D圖繪示本發明一實施例之於磊晶層108中形成深井114之後的結構剖面圖。在一些實施例中，深井114係早於第一井110或第二井112形成。
在步驟216中，於磊晶層108中形成接觸區120a-120g。接觸區120a-120g係電性連接其下方的井。接觸區120b、120c彼此電性接觸。接觸區120e、120f彼此電性接觸。在一些實施例中，利用一佈植製程於磊晶層108中形成接觸區120a-120g。在一些實施例中，利用一佈植罩幕於磊晶層108中形成接觸區120a-120g。在一些實施例中，利用一光阻層於磊晶層108中形成接觸區120a-120g。在一些實施例中，於磊晶層108中形成接觸區120a-120g的方法相同於形成深井114、第三井116、第二井112、第一井110或埋層106的方法。在一些實施例中，於磊晶層108中形成接觸區120a-120g的方法不同於形成深井114、第三井116、第二井112、第一井110或埋層106之至少其中之一的方法。第1圖繪示本發明一實施例之形成接觸區120a-120g之後的一三重井隔離二極體102的側視圖。
本發明一實施例係關於一種三重井隔離二極體，包括：一基板，具有一第一導電類型；一埋層，形成於基板中，其中埋層具有一相反於第一導電類型的第二導電類型；一磊晶層，形成於基板與埋層上；一第一井，形成於磊晶層中，其中第一井具有第二導電類型；一第二井，形成於磊晶層中並圍繞第一井，其中第二井具有第一導電類型；一第三井，形成於磊晶層中並圍繞第二井，其中第三井具有第二導電類型；以及一 深井，形成於磊晶層中，並延伸過第一井的下方以電性連接位於第一井之相對兩側的第二井，其中深井具有第一導電類型。
本發明另一實施例係關於一種升壓轉換器電路，包括：一三重井隔離二極體，包括：一基板，具有一第一導電類型；一埋層，形成於基板中，其中埋層具有一相反於第一導電類型的第二導電類型；一磊晶層，形成於基板與埋層上；一第一井，形成於磊晶層中，其中第一井具有第二導電類型；一第二井，形成於磊晶層中並圍繞第一井，其中第二井具有第一導電類型；一第三井，形成於磊晶層中並圍繞第二井，其中第三井具有第二導電類型；以及一深井，形成於磊晶層中，並延伸過第一井的下方以電性連接位於第一井之相對兩側的第二井，其中深井具有第一導電類型。
本發明一實施例提供一種三重井隔離二極體的製作方法，包括：形成一埋層於一基板中，其中埋層具有一第二導電類型，且基板具有一第一導電類型相反於第二導電類型；形成一磊晶層於基板與埋層上；形成一第一井於磊晶層中，其中第一井具有第二導電類型；形成一第二井於磊晶層中，其中第二井具有第一導電類型並圍繞第一井；形成一第三井於磊晶層中，其中第三井具有第二導電類型並圍繞第二井；以及形成一深井於磊晶層中，其中深井具有第一導電類型並延伸過第一井的下方以電性連接位於第一井之兩側的第二井。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因 此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧升壓轉換器電路
102‧‧‧三重井隔離二極體
104‧‧‧基板
106‧‧‧埋層
108‧‧‧磊晶層
108a‧‧‧(第一)外部
108b‧‧‧第二外部
110‧‧‧第一井
112‧‧‧第二井
114‧‧‧深井
116‧‧‧第三井
118a、118b、118c、118d‧‧‧隔離結構
120a、120b、120c、120d、120e、120f、120g‧‧‧接觸區
130‧‧‧陽極
140‧‧‧陰極
C‧‧‧電容
L‧‧‧電感
N‧‧‧電晶體
VIN‧‧‧輸入電壓源
VG‧‧‧閘極訊號電壓源、閘極訊號電壓
VO‧‧‧輸出電壓

Claims (10)

  1. 一種三重井隔離二極體，包括：一基板，具有一第一導電類型；一埋層，位於該基板中，其中該埋層具有一相反於該第一導電類型的第二導電類型；一磊晶層，位於該基板與該埋層上，其中該磊晶層具有該第一導電類型；一第一井，位於該磊晶層中，其中該第一井具有該第二導電類型；一第二井，位於該磊晶層中並圍繞該第一井的多個側邊，其中該第二井具有該第一導電類型；一第三井，形成於該磊晶層中並圍繞該第二井的多個側邊，其中該第三井具有該第二導電類型；以及一深井，位於該磊晶層中，並延伸過該第一井的下方以電性連接位於該第一井之相對兩側的該第二井，其中該深井具有該第一導電類型。
  2. 如申請專利範圍第1項所述之三重井隔離二極體，更包括：一第一接觸區，於該磊晶層之圍繞該第三井的多個側邊的一區域中電性連接該磊晶層，其中該第一接觸區具有該第一導電類型；以及一第二接觸區，於該磊晶層之圍繞該第三井的該些側邊的該區域中電性連接該磊晶層，其中該第二接觸區具有該第一導電類型，且該第一接觸區與該第二接觸區係電性連接該磊晶層至一地電壓。
  3. 如申請專利範圍第2項所述之三重井隔離二極體，更包括：一第三接觸區，具有該第二導電類型，且該第三接觸區係電性連接該第一井至一輸出電壓。
  4. 如申請專利範圍第3項所述之三重井隔離二極體，更包括：一第四接觸區，電性連接該第三井，其中該第四接觸區具有該第二導電類型；一第五接觸區，電性連接該第三井，其中該第五接觸區具有該第二導電類型，且該第四接觸區與該第五接觸區係電性連接該第三井至一輸入電壓；一第六接觸區，電性連接該第二井，其中該第六接觸區具有該第一導電類型；以及一第七接觸區，電性連接該第二井，其中該第七接觸區具有該第一導電類型，且該第六接觸區與該第七接觸區係電性連接該第二井至該輸入電壓。
  5. 如申請專利範圍第1項所述之三重井隔離二極體，更包括：多個第一隔離結構，形成於該第一井與該第二井之間；以及多個第二隔離結構，形成於該第三井與該磊晶層之間。
  6. 如申請專利範圍第1項所述之三重井隔離二極體，其中該埋層延伸過該第二井的下方且電性連接位於該第二井的兩側的該第三井。
  7. 一種半導體元件，包括：一升壓轉換器電路，包括：一三重井隔離二極體，包括： 一基板，具有一第一導電類型；一埋層，位於該基板中，其中該埋層具有一相反於該第一導電類型的第二導電類型；一磊晶層，位於該基板與該埋層上，其中該磊晶層具有該第一導電類型；一第一井，位於該磊晶層中，其中該第一井具有該第二導電類型；一第二井，位於該磊晶層中並圍繞該第一井的多個側邊，其中該第二井具有該第一導電類型；一第三井，形成於該磊晶層中並圍繞該第二井的多個側邊，其中該第三井具有該第二導電類型；以及一深井，位於該磊晶層中，並延伸過該第一井的下方以電性連接位於該第一井之相對兩側的該第二井，其中該深井具有該第一導電類型。
  8. 如申請專利範圍第7項所述之半導體元件，更包括：一陽極，該第二井與該第三井電性連接至該陽極；一陰極，該第一井係電性連接該陰極；一電感，該電感接收來自一外電源的一輸入電壓以及輸出一電壓訊號至該陽極；以及一電容，該電容的一第一側係電性連接該陽極，該電容的一第二側係電性連接該陰極。
  9. 一種三重井隔離二極體的製作方法，包括：形成一埋層於一基板中，其中該埋層具有一第二導電類型，且該基板具有一第一導電類型相反於該第二導電類型； 形成一磊晶層於該基板與該埋層上，其中該磊晶層具有該第一導電類型；形成一第一井於該磊晶層中，其中該第一井具有該第二導電類型；形成一第二井於該磊晶層中，其中該第二井具有該第一導電類型並圍繞該第一井；形成一第三井於該磊晶層中，其中該第三井具有該第二導電類型並圍繞該第二井；以及形成一深井於該磊晶層中，其中該深井具有該第一導電類型並延伸過該第一井的下方以電性連接位於該第一井之兩側的該第二井。
  10. 如申請專利範圍第9項所述之三重井隔離二極體的製作方法，其中形成該第一井、形成該第二井、或形成該第三井的方法至少其中之一係採用微影製程。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397562B1 (en) 2015-01-13 2016-07-19 Powerchip Technology Corporation Negative reference voltage generating circuit and system thereof
TWI662624B (zh) * 2017-08-31 2019-06-11 美商艾賽斯股份有限公司 封裝的半導體裝置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4117507A (en) * 1976-06-22 1978-09-26 Sgs-Ates Componeti Elettronici S.P.A. Diode formed in integrated-circuit structure
SE427598B (sv) * 1981-08-25 1983-04-18 Ericsson Telefon Ab L M Halvledardiod avsedd att inga i integrerade kretsar
US5414292A (en) * 1993-05-26 1995-05-09 Siliconix Incorporated Junction-isolated floating diode
KR0132022B1 (ko) * 1994-01-12 1998-04-14 배순훈 다이오드 및 그의 제조방법
JP3459532B2 (ja) * 1996-06-28 2003-10-20 三洋電機株式会社 半導体集積回路およびその製造方法
AU2001288448A1 (en) * 2000-08-30 2002-03-13 Pharmacyclics, Inc. Agents for neutron capture therapy
JP4067346B2 (ja) * 2002-06-25 2008-03-26 三洋電機株式会社 半導体集積回路装置
JP2004247400A (ja) * 2003-02-12 2004-09-02 Renesas Technology Corp 半導体装置
DE10351014B4 (de) * 2003-10-31 2008-06-05 Infineon Technologies Ag Diodenstruktur und integrale Leistungsschaltanordnung mit Low-Leakage-Diode
US7095092B2 (en) * 2004-04-30 2006-08-22 Freescale Semiconductor, Inc. Semiconductor device and method of forming the same
JP4845410B2 (ja) * 2005-03-31 2011-12-28 株式会社リコー 半導体装置
JP2009123890A (ja) * 2007-11-14 2009-06-04 Sharp Corp 半導体装置及びその製造方法
US8324705B2 (en) * 2008-05-27 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Schottky diodes having low-voltage and high-concentration rings
US8233298B2 (en) * 2008-06-05 2012-07-31 Delta Electronics, Inc. Power factor correction rectifier that operates efficiently over a range of input voltage conditions
JP5375402B2 (ja) * 2009-07-22 2013-12-25 富士通セミコンダクター株式会社 半導体装置とその製造方法
US8198703B2 (en) * 2010-01-18 2012-06-12 Freescale Semiconductor, Inc. Zener diode with reduced substrate current
US8476736B2 (en) * 2011-02-18 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Low leakage diodes

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397562B1 (en) 2015-01-13 2016-07-19 Powerchip Technology Corporation Negative reference voltage generating circuit and system thereof
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