TW201320248A - 記憶體單元及儲存資訊之方法 - Google Patents

記憶體單元及儲存資訊之方法 Download PDF

Info

Publication number
TW201320248A
TW201320248A TW101125447A TW101125447A TW201320248A TW 201320248 A TW201320248 A TW 201320248A TW 101125447 A TW101125447 A TW 101125447A TW 101125447 A TW101125447 A TW 101125447A TW 201320248 A TW201320248 A TW 201320248A
Authority
TW
Taiwan
Prior art keywords
carrier
memory unit
metal
trapping
memory
Prior art date
Application number
TW101125447A
Other languages
English (en)
Other versions
TWI469271B (zh
Inventor
Gurtej S Sandhu
D V Nirmal Ramaswamy
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of TW201320248A publication Critical patent/TW201320248A/zh
Application granted granted Critical
Publication of TWI469271B publication Critical patent/TWI469271B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

一些實施例包含記憶體單元，該等記憶體單元具有通道支撐材料、該通道支撐材料上方之介電材料、該介電材料上方之載流子捕獲材料及該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料之一導電電極材料；其中該載流子捕獲材料包含鎵、銦、鋅及氧。一些實施例包含儲存資訊之方法。提供一種記憶體單元，該記憶體單元具有一通道支撐材料、該通道支撐材料上方之一介電材料、該介電材料上方之一載流子捕獲材料及該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料之一導電電極材料；其中該載流子捕獲材料包含鎵、銦、鋅及氧。判定是否在該載流子捕獲材料中捕獲載流子以藉此確認該記憶體單元之一記憶體狀態。

Description

記憶體單元及儲存資訊之方法
本發明係關於記憶體單元及儲存資訊之方法。
記憶體係一種類型的積體電路，且在電腦系統中係用於儲存資料(即，資訊)。通常在個別記憶體單元之一或多個陣列中製造積體記憶體。記憶體單元可為揮發性、半揮發性或非揮發性。非揮發性記憶體單元可長期儲存資料，且在一些例項中可在缺少電力之情況下儲存資料。揮發性記憶體會耗散且因此需刷新/重寫以維持資料儲存。
該等記憶體單元係經組態以將記憶體保持或儲存在至少兩種不同可選狀態中。在二進位系統中，該等狀態被視為一「0」或一「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存兩種位準或狀態以上的資訊。
存在發展經改良記憶體之持續目標。例如，使用於記憶體單元中之組件可隨時間劣化，從而可導致降低記憶體單元之性能特性，且最終使該等記憶體單元發生故障。因此，意欲發展穩定性改良之記憶體單元。作為另一實例，意欲減小由個別記憶體單元消耗之面積量以增加保持在一個別晶片上之記憶體量。
意欲發展改良之記憶體及用於使用記憶體儲存資訊之方法。
一些實施例包含一記憶體單元，該記憶體單元包括一通 道支撐材料、該通道支撐材料上方之一介電材料、該介電材料上方之一載流子捕獲材料及該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料之一導電電極材料；其中該載流子捕獲材料包括鎵、銦、鋅及氧。
一些實施例包含一記憶體單元，該記憶體單元包括一通道支撐材料、該通道支撐材料上方之一介電材料、該介電材料上方且直接抵靠於該介電材料之一第一含金屬之材料、該第一含金屬之材料上方且直接抵靠於該第一含金屬之材料之一載流子捕獲材料，及該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料之一第二含金屬之材料；其中該載流子捕獲材料包括鎵、銦、鋅及氧。
一些實施例包含一種儲存資訊之方法。提供一記憶體單元，該記憶體單元包括一通道支撐材料、該通道支撐材料上方之一介電材料、該介電材料上方之一載流子捕獲材料及該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料之一導電電極材料；其中該載流子捕獲材料包括鎵、銦、鋅及氧。判定是否在該載流子捕獲材料中捕獲載流子以藉此確認該記憶體單元之一記憶體狀態。
一些實施例包含一種儲存資訊之方法。提供一記憶體單元，該記憶體單元包括一通道支撐材料、該通道支撐材料上方之一介電材料、該介電材料上方之一載流子捕獲材料及該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料之一導電電極材料；其中該載流子捕獲材料包括鎵、銦、鋅及氧；且其中該載流子捕獲材料與該導電電極材料一起 形成二極體接面。跨該記憶體單元提供一第一電場，其中該第一電場使該二極體接面逆向偏壓以將載流子注入該載流子捕獲材料中且藉此將該記憶體單元置於一第一記憶體狀態中。跨該記憶體單元提供一第二電場，其中該第二電場使該二極體接面正向偏壓且使該等載流子自該載流子捕獲材料去捕獲以藉此將該記憶體單元置於一第二記憶體狀態中。
一些實施例包含一種儲存資訊之方法。提供一記憶體單元，該記憶體單元包括一通道支撐材料、該通道支撐材料上方之一介電材料、該介電材料上方之一第一含金屬之材料、該第一含金屬之材料上方且直接抵靠於該第一含金屬之材料之一載流子捕獲材料，及該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料之一第二含金屬之材料；其中該載流子捕獲材料包括鎵、銦、鋅及氧。判定是否在該第一含金屬之材料中捕獲載流子以藉此確認該記憶體單元之一記憶體狀態。
一些實施例包含一種儲存資訊之方法。提供一記憶體單元，該記憶體單元包括一通道支撐材料、該通道支撐材料上方之一介電材料、該介電材料上方之一第一含金屬之材料、該第一含金屬之材料上方且直接抵靠於該第一含金屬之材料之一載流子捕獲材料，及該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料之一第二含金屬之材料；其中該載流子捕獲材料包括鎵、銦、鋅及氧。跨該記憶體單元提供一第一電場，其中該第一電場導致該等載流子被注 入該第一含金屬之材料中且藉此將該記憶體單元置於一第一記憶體狀態中。跨該記憶體單元提供一第二電場，其中該第二電場導致該等載流子自該第一含金屬之材料去捕獲且藉此將該記憶體單元置於一第二記憶體狀態中。
一些實施例包含使用銦鎵鋅氧化物作為一電荷捕獲材料之新記憶體單元。銦鎵鋅氧化物可被稱為IGZO或GIZO。字母G、I、Z及O之順序並不暗示由此等字母表示之原子成份之相對量；且因此術語IGZO及GIZO彼此完全同義。
使用於本文描述之實施例中之IGZO可包括任何合適化學計算比。例如，在一些實施例中IGZO可被視為包括Ga2O3：In2O3：ZnO之一比率；且此比率可為任何合適比率，包含(例如)1：1：1、2：2：1、3：2：1、4：2：1等等。
圖1中展示一例示性記憶體單元10。此記憶體單元包括一通道支撐材料12及該通道支撐材料上方之一堆疊14。該堆疊14包含一介電材料16、一載流子捕獲材料18及一導電電極材料20。在所示實施例中，該介電材料16係在該通道支撐材料12上方且直接抵靠於該通道支撐材料12；該載流子捕獲材料18係在該介電材料16上方且直接抵靠於該介電材料16；且該導電電極材料20係在該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料。各種材料16、18及20之所示相對厚度圖解說明許多實施例之一者，且實際相對厚度可為任何合適厚度。
記憶體單元亦包括延伸至該通道支撐材料中之一對源 極/汲極區域22及24。
該通道支撐材料12可包括任何合適組份或組份組合；且在一些實施例中可包括石墨烯、IGZO之一或多者及各種半導體材料(例如，矽、鍺等等)之任一者、基本上由其等組成或由其等組成。若該通道支撐材料12包括一半導體材料，則在一些實施例中此半導體材料可為p型背景摻雜。
在一些實施例中通道支撐材料可為一半導體基底(例如，一單晶矽基底)之部分，或可藉由一半導體基底支撐。例如，通道支撐材料可包括石墨烯及/或IGZO、基本上由其等組成或由其等組成，且在一些實施例中可被支撐在單晶矽基底上方。
該介電材料16可包括任何合適組份或組份組合；且在一些實施例中可包括二氧化矽、氮化矽、氧化鉿、氧化鋯等等之一或多者、基本上由其等組成或由其等組成。
該載流子捕獲材料18包括IGZO，且因此可包括包含鎵、銦、鋅及氧之一組合物、基本上由該組合物組成或由該組合物組成。在一些實施例中，載流子捕獲材料可表現為一n型材料。在一些實施例中，載流子捕獲材料可摻雜有一或多種合適摻雜物，包含(例如)氫。
該導電電極材料20可包括任何合適組份或組份組合；且在一些實施例中可包括元素金屬(例如，銀、金等等)、金屬混合物(例如，合金等等)、含金屬之化合物(例如，金屬矽化物、金屬氮化物等等)及/或摻雜導電半導體材料(例如，摻雜導電矽、摻雜導電鍺等等)、基本上由其等組成 或由其等組成。
該載流子捕獲材料18與該導電材料20之間之介面可為二極體接面19。在一些實施例中，該電極材料20包括金屬，且該載流子捕獲材料18與該電極材料20之間之介面係一肖特基(Schottky)型二極體接面。
該通道支撐材料12可支撐形成於介電材料16下方且介於該等源極/汲極區域22與24之間之一通道26。該等源極/汲極區域22及24可為任何合適導電區域。在一些實施例中，源極/汲極區域可對應於形成於一半導體材料12內之摻雜導電區域。在其他實施例中，材料12可包括石墨烯、IGZO或非半導體材料；且源極/汲極區域可對應於形成於延伸至此材料12中之開口內之導電材料(例如，含金屬之材料)。
所圖解說明之堆疊14包括自通道支撐材料12之一上表面延伸至電極材料20之一上表面之垂直側壁15及17。在其他實施例中，該等材料16、18及20之一或多者可經圖案化而不同於其他材料。例如，該介電材料16可經圖案化而不同於材料18及20，使得材料16向外延伸於該等源極/汲極區域22及24上方，而材料18及20如所示般保持圖案化。因此，在一些實施例中該等垂直側壁15及17可為僅沿該等材料18及20，而非沿全部該等材料16、18及20延伸。
所圖解說明之記憶體單元可為同時跨一半導體晶粒製造為一積體電路記憶體陣列之部分之複數個記憶體單元之一者。
將IGZO併入一記憶體單元中之一優點係：可用相對較低溫度處理製造IGZO(例如，可在小於或等於約150℃之溫度下形成IGZO)。此低溫處理較高溫度處理可更容易併入一積體製造序列中之處在於：該低溫處理較不可能損壞積體電路組件。在一些實施例中，此可提供適合用於製造三維堆疊結構中之方法論。
該電荷捕獲材料18之IGZO可被用作具有一低少數載流子濃度之一寬帶隙半導體材料。該記憶體單元10可被視為具有兩種不同的記憶體狀態，其中該等記憶體狀態之一者具有儲存於該電荷捕獲材料18中之一相對較高電荷量，且該等記憶體狀態之另一者具有儲存於此電荷捕獲材料中之一相對較低電荷量。
圖2展示該記憶體單元10之例示性操作模式，其中就帶隙圖圖解說明此等模式。
一初始狀態在圖2之頂部展示為「記憶體狀態1」。與展示為「記憶體狀態2」且下文描述之另一記憶體狀態相比，該記憶體狀態具有儲存於載流子捕獲材料18上之相對較少電荷。
圖2中所示之下一個狀態係一「電子注入」狀態，其中電極材料20之一能階增加使得電子(圖解說明為e-)自材料20注入電荷捕獲材料18上。圖2中之虛線分別展示材料18及20之初始能量狀態，且實線中在位準18a及20a處分別展示此等材料之增加能量狀態。在一些實施例中，可藉由跨該二極體接面19(圖1)提供一電場而增加電極材料20之能 階，使得該電極材料20相對於該通道支撐材料12具有一負電位。
圖2中所示之下一個狀態係「記憶體狀態2」，且係其中電極材料20之能階鬆弛回到初始位準但其中藉由該電荷捕獲材料18儲存電荷(圖解說明為一電子e-)之一狀態。因此，該第二記憶體狀態(記憶體狀態2)具有的藉由該電荷捕獲材料18儲存之電荷量高於該第一記憶體狀態(記憶體狀態1)。將電子捕獲至記憶體狀態2之電荷捕獲材料18上之電位井之能量障壁可為約0.5電子伏特(eV)。
圖2中所示之最後的狀態係一「去捕獲」狀態，其中電極材料20之一能階降低使得電子(圖解說明為e-)轉移離開記憶體單元；且具體言之，自該電荷捕獲材料18去捕獲。圖2中之虛線分別展示材料18及20之初始能量狀態，且實線中分別在位準18b及20b處展示此等材料之降低能量狀態。在一些實施例中，可藉由跨該二極體接面19(圖1)提供一電場而降低電極材料20之能階，使得該電極材料20相對於該通道支撐材料12具有一正電位。
在一些實施例中，「電子注入」狀態期間使用之電場可為使該二極體接面19(圖1)逆向偏壓之一第一電場，且「去捕獲」狀態期間使用之電場可為使此二極體接面正向偏壓之一第二電場。在一些實施例中，針對該第一電場該電極材料20相對於該通道支撐材料12可具有一負電位，且針對該第二電場相對於此通道支撐材料可具有一正電位。在其他實施例中可顛倒該第一電場與該第二電場之相對定向。 該第一電場與該第二電場之相對定向可取決於在記憶體單元之操作期間使用之載流子之本質(電子或電洞)。
在操作中，可藉由在控制條件(圖1中展示區域22、24及20)下確認源極/汲極區域22與24之間之電流(即，跨通道區域20之電流)區分「記憶體狀態1」與「記憶體狀態2」。因此，可藉由將記憶體單元10置於展示為「記憶體狀態1」及「記憶體狀態2」之記憶體狀態之一者中而在該記憶體單元10上儲存並存取資訊，且接著隨後確認該記憶體單元之記憶體狀態。
可快速程式化並去程式化該記憶體單元10，且因此該記憶體單元10可充分適用於使用於動態隨機存取記憶體(DRAM)應用中。進一步言之，該記憶體單元之記憶體狀態可足夠穩定使得可在少量刷新或無刷新下使用該等記憶體單元。例如，該等記憶體單元之記憶體狀態在缺少刷新之情況下可具有若干秒、若干分或甚至若干年之壽命。即使該等記憶體單元可在缺少刷新之情況下長週期穩定，在一些應用中亦可使用刷新以增強資訊儲存之完整性。雖然該記憶體單元10可充分適用於DRAM應用，但是此記憶體單元亦可使用於許多其他應用中。
圖1之記憶體單元具有直接抵靠於介電材料16之電荷捕獲材料18。在其他實施例中，可在該電荷捕獲材料與該介電材料之間提供導電材料。圖3中在該電荷捕獲材料與該介電材料之間具有導電材料之一例示性實施例記憶體單元展示為一記憶體單元50。
記憶體單元50包括一通道支撐材料52及該通道支撐材料上方之一堆疊54。該堆疊54包含一介電材料56、一第一導電材料58、一載流子捕獲材料60及一第二導電材料62。在所示實施例中，該介電材料56係在該通道支撐材料52上方且直接抵靠於該通道支撐材料52；該第一導電材料58係在該介電材料56上方且直接抵靠於該介電材料56；該載流子捕獲材料60係在該第一導電材料58上方且直接抵靠於該第一導電材料58；且該第二導電電極材料62係在該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料。各種材料56、58、60及62之所示相對厚度圖解說明許多實施例之一者，且實際相對厚度可為任何合適厚度。
記憶體單元亦包括延伸至該通道支撐材料中之一對源極/汲極區域64及66。
該通道支撐材料52可包括任何合適組份或組份組合，包含上文相對於圖1論述之通道支撐材料12之各種組份。因此，在一些實施例中該通道支撐材料52可包括石墨烯、IGZO之一或多者及各種半導體材料(例如，矽、鍺等等)之任一者、基本上由其等組成或由其等組成。
在一些實施例中通道支撐材料52可為一半導體基底(例如，一單晶矽基底)之部分，或可藉由一半導體基底支撐。例如，通道支撐材料可包括石墨烯及/或IGZO、基本上由石墨烯及/或IGZO組成或由石墨烯及/或IGZO組成，且在一些實施例中可支撐在單晶矽基底上方。
該介電材料56可包括任何合適組份或組份組合，包含上 文相對於圖1論述之介電材料16之各種組份。因此，在一些實施例中該介電材料56可包括二氧化矽、氮化矽之一者或兩者、基本上由其等組成或由其等組成。
該第一導電電極材料58可包括任何合適組份或組份組合；且在一些實施例中可包括元素金屬(例如，銀、金等等)、金屬混合物(例如，合金等等)、含金屬之化合物(例如，金屬矽化物、金屬氮化物等等)及/或摻雜導電半導體材料(例如，摻雜導電矽、摻雜導電鍺等等)、基本上由其等組成或由其等組成。在一些實施例中，材料58可包括Pt、Rh、Ru及氧化釕之一或多者、基本上由其等組成或由其等組成。
該載流子捕獲材料60包括IGZO，且因此可包括包含鎵、銦、鋅及氧之一組合物、基本上由該組合物組成或由該組合物組成。在一些實施例中，載流子捕獲材料可表現為一n型材料。在一些實施例中，載流子捕獲材料可摻雜有一或多個合適摻雜物，包含(例如)氫。
該第二導電材料62可包括任何合適組份或組份組合，包含上文論述相對於圖1之電極材料20之各種組份。因此，在一些實施例中該第二導電材料62可包括元素金屬(例如，銀、金等等)、金屬混合物(例如，合金等等)、含金屬之化合物(例如，金屬矽化物、金屬氮化物等等)及/或摻雜導電半導體材料(例如，摻雜導電矽、摻雜導電鍺等等)、基本上由其等組成或由其等組成。在一些實施例中，該等導電材料58及62可為彼此相同之組份(例如，兩者可包括 銀或金、基本上由銀或金組成或由銀或金組成)，且在其他實施例中此等導電材料可為彼此相對不同組份。
該載流子捕獲材料60與該第一導電材料58之間之介面可為一第一二極體接面59，且該載流子捕獲材料60與該第二導電材料62之間之介面可為一第二二極體接面61。在一些實施例中，該等導電材料58及62包括金屬，且該等二極體接面59及61係肖特基(Schottky)型二極體接面。
該通道支撐材料52可支撐形成於介電材料56下方且介於該等源極/汲極區域64與66之間之一通道70。該等源極/汲極區域64及66可為任何合適導電區域。在一些實施例中，源極/汲極區域可對應於形成於一半導體材料52內之摻雜導電區域。在其他實施例中，材料52可包括石墨烯、IGZO或非半導體材料；且源極/汲極區域可對應於形成於延伸至此材料52中之開口內之導電材料(例如，含金屬之材料)。
所圖解說明堆疊54包括自通道支撐材料52之一上表面延伸至該第二導電材料62之一上表面之垂直側壁55及57。在其他實施例中，該等材料56、58、60及62之一或多者可經圖案化而不同於其他材料。例如，該介電材料56可經圖案化而不同於材料58、60及62使得材料56向外延伸至該等源極/汲極區域64及66上方，而材料58、60及62如所示般保持圖案化。因此，在一些實施例中，該等垂直側壁55及57可為僅沿該等材料58、60及62，而非沿全部該等材料56、58、60及62延伸。
所圖解說明之記憶體單元可為同時跨一半導體晶粒製造為一積體電路記憶體陣列之部分之複數個記憶體單元之一者。
圖4展示該記憶體單元50之例示性操作模式，其中就帶隙圖圖解說明此等模式。
一初始狀態在圖4之頂部展示為「記憶體狀態1」。與展示為「記憶體狀態2」且下文描述之另一記憶體狀態相比，該記憶體狀態具有儲存於導電材料58內之一能量井中之相對較少電荷。
圖4中所示之下一個狀態係一「電子注入」狀態，其中導電材料62之一能階增加使得電子(圖解說明為e-)自材料62、跨該電荷捕獲材料60且注入至該導電材料58內之能量井中。在一些實施例中，可藉由跨該記憶體單元50提供一電場而增加材料62之能階，使得該材料62相對於該通道支撐材料52具有一負電位。
圖4中所示之下一個狀態係「記憶體狀態2」，且係其中導電材料62之能階鬆弛回到初始位準但其中電荷(圖解說明為電子e-)儲存在導電材料58內之能量井中之一狀態。因此，該第二記憶體狀態(記憶體狀態2)具有的儲存於該能量井內之電荷量高於該第一記憶體狀態(記憶體狀態1)。捕獲材料58內之電位井之能量障壁在材料58之GIZO側(即，相鄰於材料60之側)上可為約0.95 eV，且在材料58之介電側(即，相鄰於材料56之側)上可在自約2 eV至約3 eV之一範圍內。
圖4中所示之最後的狀態係一「去捕獲」狀態，其中導電材料62之一能階降低使得電子(圖解說明為e-)轉移離開記憶體單元；且具體言之，自該導電材料58內之能量井去捕獲。在一些實施例中，可藉由跨該記憶體單元50提供一電場而降低導電材料62之能階，使得該導電材料62相對於該通道支撐材料52具有一正電位。
在操作中，可藉由在控制條件(圖3中展示區域64、66及70)下確認源極/汲極區域64與66之間之電流(即，跨通道區域70之電流)而區分「記憶體狀態1」與「記憶體狀態2」。因此，可藉由將記憶體單元50置於展示為「記憶體狀態1」及「記憶體狀態2」之記憶體狀態之一者中而在該記憶體單元上儲存資訊，且接著隨後藉由確認該記憶體單元之記憶體狀態而存取資訊。
該記憶體單元50可在無刷新(即，可為非揮發性)之情況下長期儲存資訊，且因此可充分適用於使用於NAND應用中。該記憶體單元亦可使用於許多其他應用中。
在一些實施例中，本文描述之記憶體單元可被視為對應於類似於習知DRAM(具有一電晶體及一電容器)之記憶體單元。然而，與習知DRAM不同的是，本文描述之一些實施例之記憶體單元使用一電晶體(或類似於一電晶體之一結構)，且並未使用電容器；且因此可被視為1T0C(即，一電晶體，零電容器)裝置。
本文描述之記憶體單元可併入電子系統中。此等電子系統可使用於(例如)記憶體模組、裝置驅動器、電力模組、 通信模組、處理器模組及特定應用模組中，且可包含多層、多晶片模組。該等電子系統可為廣泛系統之任一者，諸如(例如)時鐘、電視機、蜂巢式電話、個人電腦、汽車、工業控制系統、航空器等等。
該等圖式中之各種實施例之特定定向僅僅係為圖解說明目的，且在一些應用中該等實施例可相對於所示定向旋轉。本文提供之描述及接下來的申請專利範圍係關於具有各種特徵之間之所描述關係之任何結構，無關於該等結構是否係在該等圖式之特定定向中或是否相對於此定向而旋轉。
為簡化該等圖式，隨附圖解說明之橫截面視圖僅展示橫截面之平面內之特徵，且並不展示該等橫截面之平面後面的材料。
當一結構在上文被稱為在另一結構「上」或「抵靠於」另一結構時，其可直接在另一結構上或亦可存在介入結構。相比之下，當一結構被稱為「直接在」在另一結構「上」或「直接抵靠於」另一結構時，不存在介入結構。當一結構被稱為「連接」或「耦合」至另一結構時，其可直接連結或耦合至另一結構，或可存在介入結構。相比之下，當一結構被稱為「直接連接」或「直接耦合」至另一結構時，不存在介入結構。
10‧‧‧記憶體單元
12‧‧‧通道支撐材料/半導體材料
14‧‧‧堆疊
15‧‧‧垂直側壁
16‧‧‧介電材料
17‧‧‧垂直側壁
18‧‧‧載流子捕獲材料/電荷捕獲材料
18a‧‧‧位準
18b‧‧‧位準
19‧‧‧二極體接面
20‧‧‧導電電極材料/通道區域
20a‧‧‧位準
20b‧‧‧位準
22‧‧‧源極/汲極區域
24‧‧‧源極/汲極區域
26‧‧‧通道
50‧‧‧記憶體單元
52‧‧‧通道支撐材料
54‧‧‧堆疊
55‧‧‧垂直側壁
56‧‧‧介電材料
57‧‧‧垂直側壁
58‧‧‧第一導電材料
59‧‧‧第一二極體接面
60‧‧‧載流子捕獲材料/電荷捕獲材料
61‧‧‧第二二極體接面
62‧‧‧第二導電材料
64‧‧‧源極/汲極區域
66‧‧‧源極/汲極區域
70‧‧‧通道區域
圖1係一例示性實施例記憶體單元之一概略橫截面圖。
圖2概略地圖解說明圖1記憶體單元之各種操作模式。
圖3係另一例示性實施例記憶體單元之一概略橫截面圖。
圖4概略地圖解說明圖3記憶體單元之各種操作模式。
50‧‧‧記憶體單元
52‧‧‧通道支撐材料
54‧‧‧堆疊
55‧‧‧垂直側壁
56‧‧‧介電材料
57‧‧‧垂直側壁
58‧‧‧第一導電材料
59‧‧‧第一二極體接面
60‧‧‧載流子捕獲材料/電荷捕獲材料
61‧‧‧第二二極體接面
62‧‧‧第二導電材料
64‧‧‧源極/汲極區域
66‧‧‧源極/汲極區域
70‧‧‧通道區域

Claims (20)

  1. 一種記憶體單元，其包括：一通道支撐材料；一介電材料，其在該通道支撐材料上方；一載流子捕獲材料，其在該介電材料上方；該載流子捕獲材料包括鎵、銦、鋅及氧；及一導電電極材料，其在該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料。
  2. 如請求項1之記憶體單元，其中該導電電極材料包括金屬。
  3. 如請求項1之記憶體單元，其中該載流子捕獲材料係直接抵靠於該介電材料。
  4. 如請求項1之記憶體單元，其中該導電電極材料係一第二導電材料，且該記憶體單元進一步包括介於該載流子捕獲材料與該介電材料之間之一第一導電材料。
  5. 如請求項4之記憶體單元，其中該第一導電材料包括金屬。
  6. 如請求項1之記憶體單元，其中該通道支撐材料包括鎵、銦、鋅及氧。
  7. 如請求項1之記憶體單元，其中該通道支撐材料包括半導體材料。
  8. 如請求項1之記憶體單元，其中該通道支撐材料包括石墨烯。
  9. 一種記憶體單元，其包括： 一通道支撐材料；一介電材料，其在該通道支撐材料上方；一第一含金屬之材料，其在該介電材料上方且直接抵靠於該介電材料；一載流子捕獲材料，其在該第一含金屬之材料上方且直接抵靠於該第一含金屬之材料；該載流子捕獲材料包括鎵、銦、鋅及氧；及一第二含金屬之材料，其在該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料。
  10. 如請求項9之記憶體單元，其中該第一含金屬之材料、該載流子捕獲材料與該第二含金屬之材料一起形成具有實質上垂直側壁之一堆疊，該等實質上垂直側壁自該介電材料之一上表面延伸至該第二含金屬之材料之一上表面。
  11. 如請求項9之記憶體單元，其中該介電材料包括二氧化矽、氮化矽、氧化鉿及氧化鋯之一或多者。
  12. 如請求項9之記憶體單元，其中該載流子捕獲材料摻雜有氫。
  13. 如請求項9之記憶體單元，其中該通道支撐材料包括鎵、銦、鋅及氧。
  14. 一種儲存資訊之方法，其包括：提供一記憶體單元，該記憶體單元包括一通道支撐材料、該通道支撐材料上方之一介電材料、該介電材料上方之一載流子捕獲材料及該載流子捕獲材料上方且直接 抵靠於該載流子捕獲材料之一導電電極材料；其中該載流子捕獲材料包括鎵、銦、鋅及氧；及判定是否在該載流子捕獲材料中捕獲載流子以藉此確認該記憶體單元之一記憶體狀態。
  15. 一種儲存資訊之方法，其包括：提供一記憶體單元，該記憶體單元包括一通道支撐材料、該通道支撐材料上方之一介電材料、該介電材料上方之一載流子捕獲材料及該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料之一導電電極材料；其中該載流子捕獲材料包括鎵、銦、鋅及氧；該載流子捕獲材料與該導電電極材料一起形成一二極體接面；跨該記憶體單元提供一第一電場，該第一電場使該二極體接面逆向偏壓以將載流子注入該載流子捕獲材料中且藉此將該記憶體單元置於一第一記憶體狀態中；及跨該記憶體單元提供一第二電場，該第二電場使該二極體接面正向偏壓且使該等載流子自該載流子捕獲材料去捕獲以藉此將該記憶體單元置於一第二記憶體狀態中。
  16. 如請求項15之方法，其中該導電電極在該第一電場下係帶負電荷。
  17. 一種儲存資訊之方法，其包括：提供一記憶體單元，該記憶體單元包括一通道支撐材料、該通道支撐材料上方之一介電材料、該介電材料上方之一第一含金屬之材料、該第一含金屬之材料上方且 直接抵靠於該第一含金屬之材料之一載流子捕獲材料，及該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料之一第二含金屬之材料；其中該載流子捕獲材料包括鎵、銦、鋅及氧；及判定是否在該第一含金屬之材料中捕獲載流子以藉此確認該記憶體單元之一記憶體狀態。
  18. 一種儲存資訊之方法，其包括：提供一記憶體單元，該記憶體單元包括一通道支撐材料、該通道支撐材料上方之一介電材料、該介電材料上方之一第一含金屬之材料、該第一含金屬之材料上方且直接抵靠於該第一含金屬之材料之一載流子捕獲材料，及該載流子捕獲材料上方且直接抵靠於該載流子捕獲材料之一第二含金屬之材料；其中該載流子捕獲材料包括鎵、銦、鋅及氧；跨該記憶體單元提供一第一電場，該第一電場導致該等載流子被注入該第一含金屬之材料中且藉此將該記憶體單元置於一第一記憶體狀態中；及跨該記憶體單元提供一第二電場，該第二電場導致該等載流子自該第一含金屬之材料去捕獲且藉此將該記憶體單元置於一第二記憶體狀態中。
  19. 如請求項18之方法，其中該第二含金屬之材料在該第一電場下係帶負電荷。
  20. 如請求項18之方法，其中該載流子捕獲材料摻雜有氫。
TW101125447A 2011-07-26 2012-07-13 記憶體單元及儲存資訊之方法 TWI469271B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/190,821 US8514626B2 (en) 2011-07-26 2011-07-26 Memory cells and methods of storing information

Publications (2)

Publication Number Publication Date
TW201320248A true TW201320248A (zh) 2013-05-16
TWI469271B TWI469271B (zh) 2015-01-11

Family

ID=47597097

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101125447A TWI469271B (zh) 2011-07-26 2012-07-13 記憶體單元及儲存資訊之方法

Country Status (6)

Country Link
US (2) US8514626B2 (zh)
EP (1) EP2737529B1 (zh)
KR (1) KR101484898B1 (zh)
CN (1) CN103703564B (zh)
TW (1) TWI469271B (zh)
WO (1) WO2013015934A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9112046B2 (en) 2011-07-26 2015-08-18 Micron Technology, Inc. Memory cells and methods of storing information

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011162104A1 (en) 2010-06-25 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
CN107482014B (zh) * 2017-07-04 2019-04-12 复旦大学 一种多级单元薄膜晶体管存储器及其制备方法
KR20220066173A (ko) 2017-08-31 2022-05-23 마이크론 테크놀로지, 인크 반도체 장치, 하이브리드 트랜지스터 및 관련 방법
KR102333036B1 (ko) 2017-08-31 2021-12-02 마이크론 테크놀로지, 인크 금속 산화물 반도체 디바이스의 접촉을 위한 반도체 디바이스, 트랜지스터, 및 관련된 방법
KR102205405B1 (ko) * 2019-07-19 2021-01-19 충남대학교 산학협력단 플래시 메모리 소자 및 그의 제조 방법
US11985808B2 (en) 2021-07-05 2024-05-14 Changxin Memory Technologies, Inc. Memory and method for manufacturing same
CN113594162B (zh) * 2021-07-05 2024-02-09 长鑫存储技术有限公司 存储器及其制造方法
CN113594163B (zh) * 2021-07-05 2023-12-19 长鑫存储技术有限公司 存储器及其制造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19727436C1 (de) 1997-06-27 1998-10-01 Siemens Ag DRAM-Zellenanordnung mit dynamischen selbstverstärkenden Speicherzellen und Verfahren zu deren Herstellung
JP2000030471A (ja) * 1998-07-14 2000-01-28 Toshiba Microelectronics Corp 不揮発性半導体メモリ
US6903969B2 (en) 2002-08-30 2005-06-07 Micron Technology Inc. One-device non-volatile random access memory cell
US6956278B2 (en) * 2003-06-30 2005-10-18 Matrix Semiconductor, Inc. Low-density, high-resistivity titanium nitride layer for use as a contact for low-leakage dielectric layers
DE102004006505B4 (de) * 2004-02-10 2006-01-26 Infineon Technologies Ag Charge-Trapping-Speicherzelle und Herstellungsverfahren
DE102004010840B4 (de) * 2004-03-05 2006-01-05 Infineon Technologies Ag Verfahren zum Betreiben einer elektrischen beschreib- und löschbaren nicht flüchtigen Speicherzelle und eine Speichereinrichtung zum elektrischen nicht flüchtigen Speichern
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN100550383C (zh) 2005-07-08 2009-10-14 松下电器产业株式会社 半导体装置和电气设备
US7482619B2 (en) * 2005-09-07 2009-01-27 Samsung Electronics Co., Ltd. Charge trap memory device comprising composite of nanoparticles and method of fabricating the charge trap memory device
US7564718B2 (en) * 2006-04-12 2009-07-21 Infineon Technologies Flash Gmbh & Co. Kg Method for programming a block of memory cells, non-volatile memory device and memory card device
US7583530B2 (en) * 2006-10-02 2009-09-01 Mammen Thomas Multi-bit memory technology (MMT) and cells
US7608898B2 (en) 2006-10-31 2009-10-27 Freescale Semiconductor, Inc. One transistor DRAM cell structure
US7652923B2 (en) * 2007-02-02 2010-01-26 Macronix International Co., Ltd. Semiconductor device and memory and method of operating thereof
KR20080088284A (ko) 2007-03-29 2008-10-02 삼성전자주식회사 플래시 메모리 소자
JP2009027134A (ja) 2007-06-21 2009-02-05 Tokyo Electron Ltd Ｍｏｓ型半導体メモリ装置
KR101283539B1 (ko) * 2007-08-29 2013-07-15 삼성전자주식회사 역전 구조의 비휘발성 메모리 소자, 그 스택 모듈 및 그제조 방법
KR101583685B1 (ko) * 2008-09-23 2016-01-08 내셔널 유니버시티 오브 싱가포르 그라핀 메모리 셀 및 그것의 제조 방법
US8067803B2 (en) 2008-10-16 2011-11-29 Micron Technology, Inc. Memory devices, transistor devices and related methods
JP2010153802A (ja) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
CN101777583B (zh) * 2010-02-05 2011-09-14 电子科技大学 一种石墨烯场效应晶体管
US8514626B2 (en) 2011-07-26 2013-08-20 Micron Technology, Inc. Memory cells and methods of storing information
JP6016532B2 (ja) * 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9112046B2 (en) 2011-07-26 2015-08-18 Micron Technology, Inc. Memory cells and methods of storing information

Also Published As

Publication number Publication date
CN103703564B (zh) 2016-08-17
US20130299893A1 (en) 2013-11-14
TWI469271B (zh) 2015-01-11
US20130028016A1 (en) 2013-01-31
US8514626B2 (en) 2013-08-20
CN103703564A (zh) 2014-04-02
EP2737529B1 (en) 2016-07-20
US9112046B2 (en) 2015-08-18
WO2013015934A2 (en) 2013-01-31
WO2013015934A3 (en) 2013-04-18
KR101484898B1 (ko) 2015-01-20
EP2737529A4 (en) 2015-05-20
KR20140051331A (ko) 2014-04-30
EP2737529A2 (en) 2014-06-04

Similar Documents

Publication Publication Date Title
TWI469271B (zh) 記憶體單元及儲存資訊之方法
TWI755446B (zh) 半導體裝置及製造半導體裝置的製造方法
US8519431B2 (en) Thyristors
US20170271411A1 (en) Semiconductor Constructions, Electronic Systems, and Methods of Forming Cross-Point Memory Arrays
US8513773B2 (en) Capacitor and semiconductor device including dielectric and N-type semiconductor
US20080273363A1 (en) Semiconductor Constructions, Electronic Systems, And Methods of Forming Cross-Point Memory Arrays
TW201214710A (en) Field effect transistor and method for manufacturing semiconductor device
CN113016077B (zh) 具有具异质结构有源区的铁电晶体管的集成组合件
JP6105218B2 (ja) 半導体装置
US20220045683A1 (en) Logic circuit formed using unipolar transistor, and semiconductor device
US7598559B2 (en) Semiconductor storage device, manufacturing method therefor, and portable electronic equipment
US20230275150A1 (en) Semiconductor device including ferroelectric material and electronic device including the semiconductor device
US20210312970A1 (en) Semiconductor device, operation method thereof, and electronic device
US20170323979A1 (en) Integrated Structures Having Gallium-Containing Regions
TW200617966A (en) Operation method for non-volatile memory with single gate and multi-bit storage