TW201312563A - 調整操作電壓的記憶體與方法 - Google Patents

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Abstract

在調整記憶體包含之記憶體單元的操作電壓時，根據記憶體單元之待測電容的電容值測量結果來進行調整，可得到準確的操作電壓。電容值測量結果代表待測電容之電容值與參考電容之電容值之間的大小關係，且電容值測量結果是藉由將代表待測電容之電容值的電壓與代表參考電容之電容值的電壓之間的電壓差放大所產生。

Description

調整操作電壓的記憶體與方法
本發明相關於一種用來調整記憶體單元之操作電壓的記憶體與方法，尤指一種根據記憶體單元之閘極長度或閘極介電層厚度來調整記憶體單元的操作電壓之記憶體與方法。
在製造記憶體單元時，記憶體單元的各種元件特性(characteristics)，例如氧化物-氮化物-氧化物層(Oxide-Nitride-Oxide，ONO)厚度(亦即閘極介電層厚度)與閘極長度(亦可以Poly CD稱之)，係為相當重要的因子。記憶體單元在製程中的優劣可以編程/抹消窗口(Program/Erase Window)與資料保持(data retention)的程度來評估。編程/抹消窗口是根據用於偏壓之一編程/抹消電壓是否準確到足以判別一高邏輯電壓與一低邏輯電壓而定。而資料保持的優劣與否亦根據該編程/抹消電壓優化及最適化所決定。
然而，由於在製造記憶體單元時容易產生製程差異或誤差，在同一製程中但不同晶片製造出來的記憶體單元之閘極介電厚度或閘極長度仍然會產生差異，而這樣的現象也會導致原本設定的編程/抹消電壓不適用。再者，若為了克服上述的製程差異來特別調整製程本身，也會浪費大量的時間與成本。
為了克服先前技術在製造記憶體單元時所出現製程差異的狀況，本發明揭露了一種記憶體與調整記憶體單元之操作電壓的方法，以使得即使記憶體單元出現製程差異，記憶體單元仍然可以得到準確的操作電壓來進行運作而避免運作錯誤。
本發明所揭露之記憶體包含一記憶體單元、一電氧化測試電路、及一操作電壓調整模組。該電氧化測試電路用來測量該記憶體單元包含之一待測電容之電容值，以產生一電容值量測結果。該操作電壓調整模組，用來根據該電容值量測結果調整該記憶體單元之一操作電壓。
本發明所揭露決定該記憶體單元之該操作電壓的方法包含量測一待測電容之電容值，以產生一電容值量測結果，其中該待測電容用來表示該記憶體單元之一閘極介電層特徵或一標準成效/輸入輸出(Standard performance/IO，SP/IO)特徵；及根據該電容值量測結果，調整該操作電壓。
為了解決先前技術中在製造記憶體單元時出現的製程差異問題，本發明首先對記憶體單元的閘極介電層厚度提供兩種策略，並對記憶體單元的閘極長度也提供兩種策略，其中上述該些策略是用來當作決定記憶體單元之適當操作電壓時的判斷準則。請注意，該操作電壓可為記憶體單元所使用的編程電壓(Program voltage)或抹消電壓(Erase voltage)。
在考慮閘極介電層厚度時，所使用之一第一策略的目的是得到較優良的資料保持性質，且該第一策略的實施方式是藉由該記憶體單元較小的閘極介電層厚度來提供較低的抹消電壓至該記憶體單元。而在一第二策略中，其目的是得到可行且準確的抹消狀態，且該第二策略的實施方式是藉由該記憶體單元較厚的閘極介電層厚度來提供較高的抹消電壓給該記憶體單元。
在考慮閘極長度時，所使用之一第一策略的目的是得到可接受的編程狀態，且該第一策略的實施方式是藉由該記憶體單元較短的閘極長度來提供較低的編程電壓至該記憶體單元，以避免鄰近之其他記憶體單元帶來的干擾。而在一第二策略中，其實施方式是藉由該記憶體單元較長的閘極長度來提供較高的編程電壓給該記憶體單元。
在本發明之一實施例中，藉由執行上述的四個策略，記憶體單元的操作電壓可對應不同的閘極長度或閘極介電層厚度來進行調整。
在實施上述各策略時，需要事先測量該記憶體單元的可用電容值，此係因該記憶體單元的待測電容值直接與其閘極長度或閘極介電層厚度相關。舉例來說，平整型(Flat)記憶體單元的氧化物-氮化物-氧化物層電容值與平整型(Flat)的標準成效/輸入輸出(Standard performance/IO，SP/IO)氧化層電容值可用來決定氧化物-氮化物-氧化物層的厚度，亦即記憶體單元的閘極介電層厚度(Gate oxide thickness)。手指型(Finger)標準成效/輸入輸出氧化電容值與平整型(Flat)標準成效/輸入輸出氧化層電容值則被用來決定閘極長度。除此以外，較高的電容值係代表較長的閘極長度或較薄的閘極介電層厚度，而較低的電容值係代表較短的閘極長度或較厚的閘極介電層厚度。
本發明首先揭露一種記憶體，該記憶體包含至少一個記憶體單元與一電氧化測試電路，該電氧化測試電路用來量測該至少一個記憶體單元包含之待測電容的電容值。該記憶體接著根據上述量測該待測電容之電容值測量結果調整一操作電壓，其中調整該操作電壓的方式是根據本發明所揭露之一調整方法來進行，且該調整方法使用了上述之四種策略。藉由本發明所揭露之記憶體與調整方法，不僅可準確的量測記憶體單元的電容值，亦可為該記憶體單元估算出對應於該電容值測量結果的操作電壓。
請參閱第1圖，其為根據本發明之一實施例所揭露之一記憶體200的功能方塊示意圖。如第1圖所示，記憶體200包含一記憶體單元210、一電氧化測試電路100、以及一操作電壓調整模組220。請參閱第2圖，其為根據本發明之一實施例所揭露第1圖所示之電氧化測試電路100的電路示意圖。
電氧化測試電路100耦接於記憶體單元210。電氧化測試電路100用來測試記憶體單元210的元件特性(閘極介電層厚度或閘極長度等)。電氧化測試電路100在第2圖所示之節點OUT與ZOUT接收電壓，並根據該些所接收之電壓來產生一電容值測量結果。請注意，位於節點OUT與ZOUT的電壓可各自用來根據上述記憶體單元之電容值與閘極長度或閘極介電層厚度之間的關係，來指出待測電容CONO的電容值與一參考電容Cref的已知電容值，其中待測電容CONO的電容值即為可代表記憶體單元210其閘極長度或閘極介電質厚度的電容值。
請注意，參考電容Cref的電容值可用來當作決定記憶體單元210之元件特性的標準，其中記憶體單元210之元件特性即為與待測電容CONO相關之閘極長度或閘極介電層厚度。
如第2圖所示，電氧化測試電路100包含一差分放大器110、參考電容Cref、一第一初始化電路120、一第一傳輸閘130、一第一放電電路140、一第二初始化電路160、一第二傳輸閘170、以及一第二放電電路180。
在電氧化測試電路100中，若待測電容CONO的電容值與參考電容Cref的電容值因製程或其他因素(如閘極長度或閘極介電質厚度)導致不同，則會引起節點OUT與ZOUT的電壓會不一致。
因為上述因素，待測電容CONO與參考電容Cref儲存的電壓會在電氧化測試電路100中被改變，以使得二儲存電壓中較高者被充電而提升電位，且二電壓中較低者被放電而調降電位。最後，達到穩態後，待測電容CONO與參考電容Cref儲存的電壓之間的電壓差會被差分放大器110放大，使得節點OUT與ZOUT兩者的電壓可更容易且更正確的判別。
如第2圖所示，差分放大器110包含N型金氧半電晶體116、118、119、與P型金氧半電晶體112、114、115。N型金氧半電晶體116之汲極耦接於待測電容CONO。P型金氧半電晶體112之汲極耦接於N型金氧半電晶體116之汲極，且其閘極耦接於N型金氧半電晶體116之閘極。N型金氧半電晶體118之源極耦接於N型金氧半電晶體116之源極，其閘極耦接於N型金氧半電晶體116之汲極，且其汲極耦接於N型金氧半電晶體116之閘極。P型金氧半電晶體114之閘極耦接於N型金氧半電晶體118之閘極，其源極耦接於P型金氧半電晶體112的源極，且其汲極耦接於N型金氧半電晶體118之汲極。N型金氧半電晶體119的汲極耦接於N型金氧半電晶體116之源極，其閘極耦接於一放電訊號SAN，且其源極耦接於一接地端VSSI。P型金氧半電晶體115之汲極耦接於P型金氧半電晶體112的源極，其閘極耦接於一充電訊號ZSAP，且其源極耦接於一電壓源VDDI。
第一初始化電路120用來產生一第一初始化電壓Vcharge1於一節點VC1，並包含一P型金氧半電晶體125與一充電電容Ccharge1。P型金氧半電晶體125之汲極耦接於充電電容Ccharge1，其閘極耦接於一控制訊號ZPRE，且其源極耦接於電壓源VDDI。充電電容Ccharge1之一第一端耦接於P型金氧半電晶體125之汲極，且其一第二端耦接於接地端VSSI，充電電容Ccharge1用來將第一初始化電壓Vcharge1儲存於節點VC1，其中節點VC1位於P型金氧半電晶體125之汲極處。
第一放電電路140用來對待測電容CONO進行放電，並可以一N型金氧半電晶體145來實施，其中N型金氧半電晶體145之源極耦接於接地端VSSI，其閘極耦接於一控制訊號PRE，且其汲極耦接於待測電容CONO。
第一傳輸閘130用來將第一初始化電壓Vcharge1保持於節點VC1(亦即保持於第一初始化電路120)，或將第一初始化電壓Vcharge1由第一初始化電路120傳輸至待測電容CONO。第一傳輸閘130包含一N型金氧半電晶體134與一P型金氧半電晶體132。N型金氧半電晶體134之閘極耦接於一控制訊號CHARGE，其汲極透過節點VC1耦接於第一初始化電路120，且其源極透過節點OUT耦接於差分放大器110，其中節點OUT位於N型金氧半電晶體116的汲極。P型金氧半電晶體132之源極耦接於N型金氧半電晶體134之汲極，其閘極耦接於控制訊號ZCHARGE，且其汲極耦接於N型金氧半電晶體134的源極。
第二初始化電路160基本上與第一初始化電路120的構造組成及功能相同，第一放電電路140與第二放電電路180在構造組成與功能上相同，且第一傳輸閘130與第二傳輸閘170在構造組成與功能上亦相同。
第二初始化電路160用來產生一第二初始化電壓Vcharge2，並包含一充電電容Ccharge2與一P型金氧半電晶體165，其中充電電容Ccharge2的電容值設計與充電電容Ccharge1的理論電容值相同。P型金氧半電晶體165之汲極耦接於充電電容Ccharge2，其閘極耦接於控制訊號ZPRE，且其源極耦接於電壓源VDDI。充電電容Ccharge2的第一端耦接於P型金氧半電晶體165的汲極，且其第二端耦接於接地端VSSI；充電電容Ccharge2用來儲存第二初始化電壓Vcharge2於一節點VC2，其中節點VC2位於P型金氧半電晶體165的汲極。
第二放電電路180用來對參考電容Cref進行放電，並可以一N型金氧半電晶體185來實施，其中N型金氧半電晶體185之源極耦接於接地端VSSI，其閘極耦接於控制訊號PRE，且其汲極耦接參考電容Cref。
第二傳輸閘170用來將第二初始化電壓Vcharge2保持於一節點VC2(亦即將第二初始化電壓Vcharge2保持於第二初始化電路160)，或將第二初始化電壓Vcharge2由第二初始化電路160傳輸至參考電容Cref。第二傳輸閘170包含一N型金氧半電晶體174與一P型金氧半電晶體172。N型金氧半電晶體174之閘極耦接於控制訊號CHARGE，其汲極透過節點VC2耦接於第二初始化電路160，且其源極透過一節點ZOUT耦接於差分放大器110，其中節點ZOUT位於N型金氧半電晶體118的汲極。P型金氧半電晶體172之源極耦接於N型金氧半電晶體174，其閘極耦接於控制訊號ZCHARGE，且其汲極耦接於N型金氧半電晶體174的源極。
請參閱第3圖，其為第2圖所示各訊號之簡單時序圖。第3圖將被用於解釋電氧化測試電路100的運作方式。請注意，控制訊號PRE與控制訊號ZPRE彼此在邏輯上係為相反，且控制訊號CHARGE與控制訊號ZCHARGE彼此在邏輯上亦為相反。除此以外，第3圖所示之節點OUT與ZOUT之波形是在節點OUT之電壓高於節點ZOUT之電壓的前提下所繪製；換言之，當情況轉變成結點ZOUT之電壓高於節點OUT之電壓時，根據本發明之一實施例，節點OUT與ZOUT之波形也會相對於第3圖所示而彼此對調。
在一第一階段中，節點VC1與VC2的電壓會被初始化，因此控制訊號ZPRE會被設定為低電位，而使得P型金氧半電晶體125與165都會被開啟，並使得產生於節點VC1與VC2的第一初始化電壓Vcharge1與第二初始化電壓Vcharge2被各自儲存於第一充電電容Ccharge1與第二充電電容Ccharge2。請注意，由於第一初始化電路120與第二初始化電路160在結構組成與功能上相同，故第一初始化電壓Vcharge1與第二初始化電壓Vcharge2亦應具有相等之電位。此時，由於控制訊號CHARGE被設定為低電位，而控制訊號ZCHAGE被設定為高電位，N型金氧半電晶體134與174及P型金氧半電晶體132與172會被關閉，使得第一初始化電壓Vcharge1被保持在節點VC1，亦即被保持在第一初始化電路120；同理，第二初始化電壓Vcharge2會被保持在節點VC2，亦即保持在第二初始化電路160。另外，由於控制訊號PRE此時被設定為高電位，N型金氧半電晶體145與185會被開啟，而使得節點OUT與ZOUT之電位被放電而各自被調降。
在一第二階段中，控制訊號PRE被設定為低電位，使得N型金氧半電晶體145與185被關閉而停止對節點OUT與ZOUT進行放電；控制訊號ZPRE被設定為高電位，使得P型金氧半電晶體125與165被關閉而停止對第一充電電容Ccharge1與第二充電電容Ccharge2充電；控制訊號CHARGE被設定為高電位，且控制訊號ZCHARGE被設定為低電位，使得N型金氧半電晶體134與174及P型金氧半電晶體132與172被開啟，如此一來，第一初始化電壓Vcharge1會由第一初始化電路120被傳輸至待測電容CONO，且第二初始化電壓Vcharge2會由第二初始化電路160被傳輸至參考電容Cref。
雖然第一初始化電壓Vchafge1與第二初始化電壓Vcharge2的電位相等，但因為參考電容Cref與待測電容CONO的電容值很有可能會因為記憶體單元在製程上的誤差或輕微變化而出現差異，節點OUT與ZOUT的電位也會對應地出現差異，如第3圖之誤差Diff1所示。然而，誤差Diff1可能會因為太過微小而難以確認參考電容Cref與待測電容CONO的電容值之間的大小關係，因此，在一第三階段中，電氧化測試電路100會將誤差Diff1加以放大為第3圖所示之誤差Diff2，以輔助參考電容Cref與待測電容CONO的電容值之間的大小關係可被清楚確認。
在該第三階段之一第一可能狀況中，節點OUT的電位高於節點ZOUT的電位，根據上述的四個策略以及上述揭露中提及節點OUT對應於待測電容CONO之電容值的前提，這現象代表包含有待測電容CONO之記憶體單元210的閘極長度較長或閘極介電層厚度較薄。如第3圖所示，放電訊號SAN會被設定為高電位以開啟N型金氧半電晶體119，且充電訊號ZSAP會被設定為高電位以使P型金氧半電晶體115保持在被關閉的狀態。由於目前的狀況是節點OUT的電位高於節點ZOUT的電位，N型金氧半電晶體118會被閘極至汲極的正偏壓所開啟，且N型金氧半電晶體116會被閘極至汲極的負偏壓所關閉。因此，節點ZOUT的電位會被N型金氧半電晶體119與118所放電而調降。充電訊號ZSAP接著會被設定為低電位以開啟P型金氧半電晶體115。由於此時節點OUT的電位會高於節點ZOUT的電位，P型金氧半電晶體112會被閘極至汲極的負偏壓所開啟，且P型金氧半電晶體114會被閘極至汲極的正偏壓所關閉，因此節點OUT的電位會被P型金氧半電晶體115與112所充電而調升。該調整過程係藉由對節點OUT進行充電並對節點ZOUT進行放電來完成，且在該調整完成之後，節點OUT與ZOUT之間的電位差會被放大，如第3圖所示之電位差Diff2所示。如此一來，第2圖所示之節點OUT與ZOUT的電位可更清楚的表示待測電容CONO的電容值比參考電容Cref的電容值高的狀況，且該電容值量測結果經過操作電壓調整模組220的處理後可更進一步的決定待測電容CONO的電容值與參考電容Cref的電容值之間的電容值差。
請注意，第3圖所示開啟N型金氧半電晶體119以進行放電以及開啟P型金氧半電晶體115以進行充電的順序可互換，換言之，在本發明之另一實施例中，可先開啟P型金氧半電晶體115來進行充電後再開啟N型金氧半電晶體119來進行放電。
在該第三階段之一第二種可能狀況中，節點OUT的電位低於節點ZOUT的電位，同理，這現象代表包含有待測電容CONO之記憶體單元210的閘極長度較短或閘極介電層厚度較厚。同理，放電訊號SAN會被設定為高電位以開啟N型金氧半電晶體119，且充電訊號ZSAP會被設定為高電位以使P型金氧半電晶體115保持在被關閉的狀態。由於目前的狀況是節點OUT的電位低於節點ZOUT的電位，N型金氧半電晶體118會被閘極至汲極的負偏壓所關閉，且N型金氧半電晶體116會被閘極至汲極的正偏壓所開啟。因此，節點OUT的電位會被N型金氧半電晶體119與116所放電而調降。充電訊號ZSAP接著會被設定為低電位以開啟P型金氧半電晶體115。由於此時節點OUT的電位會低於節點ZOUT的電位，P型金氧半電晶體112會被閘極至汲極的正偏壓所關閉，且P型金氧半電晶體114會被閘極至汲極的負偏壓所開啟，因此節點ZOUT的電位會被P型金氧半電晶體115與114所充電而調升。同理，該調整過程係藉由對節點OUT進行放電並對節點ZOUT進行充電來完成，且在該調整過程完成之後，節點OUT與ZOUT之間的電位差會被放大，如第3圖所示之電位差Diff2所示。如此一來，第2圖所示之節點OUT與ZOUT的電位可更清楚的表示待測電容CONO的電容值比參考電容Cref的電容值低的狀況，且該電容值量測結果經過操作電壓調整模組220的處理後可更進一步的決定待測電容CONO的電容值與參考電容Cref的電容值之間的電容值差。
請注意，根據本發明之一實施例，待測電容CONO的電容值與參考電容Cref的電容值之間的電容值差可由電氧化測試電路100根據參考電容Cref之已知電容值及節點OUT與ZOUT之間的電位比例來推導得出。
如上所述，在操作電壓調整模組220由電氧化測試電路100接收到該電容值測試結果後，由於待測電容CONO的電容值與記憶體單元210的閘極長度或閘極介電層厚度之間具有一預定關係，故可根據待測電容CONO被推導出來的電容來決定記憶體單元210的閘極長度或閘極介電層厚度。如此一來，可以推知記憶體單元210的閘極長度或閘極介電層厚度是否長(厚)或短(薄)於參考電容Cref所代表的平均閘極長度或平均閘極介電層厚度。
最後，操作電壓調整模組220可根據記憶體單元210之閘極長度或閘極介電層厚度相較於參考電容Cref代表的平均閘極長度或平均閘極介電層厚度來的長(厚)或短(薄)的比較結果，使用上述之四個策略來決定如何提供適當的對應操作電壓給記憶體單元210。
請參閱第4圖，其為根據本發明之一實施例所揭露以電氧化測試電路100產生的電容值偵測結果來調整記憶體單元之操作電壓的調整方法之流程圖。如第4圖所示，該調整方法包含步驟如下：
步驟302：操作電壓調整模組220由電氧化測試電路100接收電容值測試結果，並決定待測電容CONO之電容值與參考電容Cref之電容值之間的大小關係；當待測電容CONO之電容值高於參考電容Cref之電容值且待測電容CONO之電容值對應於記憶體單元之閘極介電層厚度時，執行步驟304；而當待測電容CONO之電容值低於參考電容Cref之電容值且待測電容CONO之電容值對應於記憶體單元之閘極介電層厚度時，執行步驟306；當待測電容CONO之電容值高於參考電容Cref之電容值且待測電容CONO之電容值對應於記憶體單元之閘極長度時，執行步驟308；且當待測電容CONO之電容值低於參考電容Cref之電容值且待測電容CONO之電容值對應於記憶體單元之閘極長度時，執行步驟310。
步驟304：操作電壓調整模組220決定並提供一操作電壓給記憶體單元210，其中該操作電壓之電位低於記憶體單元210之一參考抹除電壓。
步驟306：操作電壓調整模組220決定並提供一操作電壓給記憶體單元210，其中該操作電壓之電位高於記憶體單元210之該參考抹除電壓。
步驟308：操作電壓調整模組220決定並提供一操作電壓給記憶體單元210，其中該操作電壓之電位高於記憶體單元210之一參考編程電壓。
步驟310：操作電壓調整模組220決定並提供一操作電壓給記憶體單元210，其中該操作電壓之電位低於記憶體單元210之該參考編程電壓。
第4圖所示之步驟是根據上述揭露過之閘極長度或閘極介電層厚度與電容值偵測結果之間的關係所得到，並可用於本發明之至少一實施例。然而，將第4圖所示之步驟施以合理之排列組合或加上上述提及之各種限制條件所衍生之實施例，仍應視為本發明之實施例。
本發明揭露一種記憶體以及用於該記憶體之一調整方法。藉由測試該記憶體中各相關電容並使用上述之調整方法，因為製程誤差或差異所引起記憶體單元的閘極長度或閘極介電層厚度的特徵改變都可根據電容值量測結果所決定，其中電容值量測結果是藉由將待測電容與參考電容之間的電容值差所對應的電壓差放大所決定，如此一來，可以隨時的根據電容值量測結果來調整出用於記憶體單元的適當操作電壓。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．電氧化測試電路
110．．．差分放大器
116、118、119、145、185、174、134．．．N型金氧半電晶體
112、114、115、125、165、172、132．．．P型金氧半電晶體
120．．．第一初始化電路
130．．．第一傳輸閘
140．．．第一放電電路
160．．．第二初始化電路
170．．．第二傳輸閘
180．．．第二放電電路
200．．．記憶體
210．．．記憶體單元
220．．．操作電壓調整模組
302、304、306、308、310．．．步驟
Cref．．．參考電容
Ccharge1、Ccharge2．．．充電電容
VDDI．．．電壓源
PRE、ZPRE、CHARGE、ZCHARGE．．．控制訊號
SAN．．．放電訊號
ZSAP．．．充電訊號
第1圖為根據本發明之一實施例所揭露之一記憶體的功能方塊示意圖。
第2圖為根據本發明之一實施例所揭露第1圖所示之電氧化測試電路的電路示意圖。
第3圖為第2圖所示各訊號之簡單時序圖。
第4圖為根據本發明之一實施例所揭露以第2圖所示之電氧化測試電路產生的電容值偵測結果調整記憶體單元之操作電壓的調整方法流程圖。
100．．．電氧化測試電路
200．．．記憶體
210．．．記憶體單元
220．．．操作電壓調整模組

Claims (13)

  1. 一種記憶體，包含：一記憶體單元；一電氧化測試電路，用來測量該記憶體單元包含之一待測電容之電容值，以產生一電容值量測結果；及一操作電壓調整模組，用來根據該電容值量測結果調整該記憶體單元之一操作電壓。
  2. 如請求項1所述之記憶體，其中該電氧化測試電路包含：一參考電容；及一差分放大器，耦接於該待測電容與該參考電容，用來放大該待測電容所儲存之一第一電壓與該參考電容所儲存之一第二電壓之間的電壓差；其中該第一電壓與該第二電壓用來決定該待測電容之一待測電容值，且該待測電容值的結果係根據該電容值量測結果所決定。
  3. 如請求項2所述之記憶體，其中該電氧化測試電路另包含：一第一初始化電路，用來產生一第一初始化電壓；一第一傳輸閘(Transmission gate)，耦接於該第一初始化電路與該待測電容，用來使該第一初始化電壓保持於該第一初始化電路或用來將該第一初始化電壓由該第一初始化電路傳輸至該待測電容；一第一放電電路，耦接於該待測電容，以對該待測電容進行放電；一第二初始化電路，用來產生一第二初始化電壓；一第二傳輸閘，耦接於該第二初始化電路，用來將該第二初始化電壓保持於該第二初始化電路或用來將該第二初始化電壓由該第二初始化電路傳輸至該參考電容；及一第二放電電路，耦接於該參考電容，用來對該參考電容進行放電。
  4. 如請求項1所述之記憶體，其中該記憶體單元包含之一待測電容的電容值是否高於一參考電容之電容值係根據該電容值量測結果決定。
  5. 如請求項4所述之記憶體，其中該待測電容之電容值代表該記憶體單元之一閘極介電層特徵，藉由該待測電容之電容值與該參考電容之電容值之差異值，由該操作電壓調整模組來調整該操作電壓。
  6. 如請求項4所述之記憶體，其中該待測電容之電容值代表該記憶體單元之一閘極長度(Gate length)，藉由該待測電容之電容值與該參考電容之電容值之差異值，由該操作電壓調整模組係來調整該操作電壓並將已調整之該操作電壓提供至該記憶體單元。
  7. 一種決定一記憶體單元之一操作電壓的方法，包含：量測一待測電容之電容值，以產生一電容值量測結果，其中該待測電容用來表示該記憶體單元之一閘極介電層特徵或一標準成效/輸入輸出(Standard performance/IO，SP/IO)特徵；及根據該電容值量測結果，調整該操作電壓。
  8. 如請求項7所述之方法，其中該閘極介電層特徵係代表該記憶體單元之一閘極介電層厚度。
  9. 如請求項8所述之方法，其中該操作電壓係為該記憶體單元之一抹除電壓。
  10. 如請求項9所述之方法，其中根據該電容值量測結果，調整該操作電壓包含：量測該待測電容與於該參考電容之電容差異值時，根據此差異值將該操作電壓調整，並提供已調整之該操作電壓至該記憶體單元。
  11. 如請求項7所述之方法，其中該標準成效/輸入輸出特徵係代表該記憶體單元之一閘極長度。
  12. 如請求項11所述之方法，其中該操作電壓係為該記憶體單元之一編程電壓。
  13. 如請求項12所述之方法，其中根據該電容值量測結果，調整該操作電壓包含：量測該待測電容與該參考電容之電容差異值時，根據此差異值將該操作電壓調整，並提供已調整之該操作電壓至該記憶體單元。
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