TW201250848A - Method for fabricating a semiconductor power device - Google Patents

Description

201250848 六、發明說明： 【發明所屬之技術領域】 本發明係有關於半導體功率元件㈣作方法，_是有關於一種 可消除微刮痕之半導體功率元件的製作方法。 【先前技術】 功率半導體元件常應用於電源管理的部分，例如，切換式電源 供應器、電腦中心或周邊電源管理IC、背光板電源供應器或馬達控 制等等騎’其種聽含有絕緣較極性f晶體(___ bipolartransistor，IGBT)、金氧半場效電晶體 (metal oxide-semiconductor field effect transistor，M0SFET)與雙載子 接面電晶體(bipolar junction transistor，BJT)等元件。其中，由於 mosfet可節省電能且可提供較快的元件切換速度，因此被廣泛地 應用各領域之中。 已知在功率元件巾，基底的設計為p縣晶層晶層交 替设置，因此在基底中會存在有多個垂直於基底表面的PN接面， 且該些PN接面互相平行，此又稱為超級接面結構。在習知製作該 超級接面結構的技術中，乃先於一第一導電型基材(如：N型基材） 上成長一第一導電型磊晶層(如·· 1^型磊晶層)以及一硬遮罩層，然 後利用一第一遮罩，於第一導電型磊晶層及硬遮罩層蝕刻出複數個 溝渠。接著，於各溝渠内形成一第二導電型磊晶層（如：p 201250848 型磊晶層），並施以研磨製程以及回蝕刻製程，俾使第二導 電型磊晶層之上表面與第一導電型磊晶層之上表面切齊。至 此，各溝渠内已填滿第二導電型磊晶層並且被第一導電型磊晶層 所環繞。而複數個第二導電魏晶層與第—導電型蟲晶層的接觸面 即形成超級接面結構。 然而，上述先前技藝仍有問題需要進一步克服。舉例來說，上 述製程乃透過一研磨製程，俾使第二導電型磊晶層之上表面與 硬遮罩層之表面切齊。已知研磨包含有物理作用力，必然會 手第一導電型蟲晶層之上表面產生微刮痕（micr〇 scratch )， 而該微刮痕會影響金屬導體以及磊晶層接面間之電流傳 輪，因此降低功率元件之電性表現以及製程良率。可知，仍 需-種超級接面之功率半導體元件之製作方法，以製作具有較少微 ^痕之功率半導體元件’進而提升神半導體元件之良率，此乃業 界努力之目標。 【發明内容】 本号X明的主要目的即在於提供一種功率半導體元件之製作方 法，能夠提升功率半導體元件之電性及良率。 根據本發明之較佳實施例，本發明彼露一種半導體功率元件的製 作方法。首先，提供一基底，其上包含有至少〆半導體層以及一塾 層接著，於墊層及半導體層内蝕刻出至少一溝槽，並於該溝槽内 201250848 及塾層上形成一摻質來源層。進行一熱趨入製程，將換質來源層的 摻質擴散，半導體層’並進行一研磨製程，去除塾層上的該推質來 源層。接著熱氧化製程’以消除研磨製程造成的微刮痕。 最後，去除墊層，以曝露出半導體層。 本义月提供-熱氧化製程（QxidatiQn)，用以消 除研磨製程所造成之摻質來源層表面之微刮痕，以利於金屬導體 以及摻質來源層接面間之電流傳輸，進而提升功率半導 良率。 為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較 佳實施方式，並配合所關式，作詳細如下。細如下之較佳 實加方式細式僅供參考與說_，並非用來對本發明加以限制者。 【實施方式】 〇閱第1圖至第n圖，其為依據本發明一較佳實施例所綠示 —製作功率元件之方法示意圖，其中所製作之功較件可包含溝槽 :之功率電阳體’而圖式中相同的元件或部位沿用相同的符號來表 不。需注意的是，圖式係以朗為目的，並未依照原尺寸作圖。 如第1圖所不，首先提供—第一導電型基底U，在本發明之較 佳具體實施例中，第-導電型輕型，其可作為功率電晶體之一沒 極。第-導電型基底12上定義有一晶胞區㈣喻η) Μ、一圍繞 201250848 晶胞區14之週邊耐壓區⑽⑽出⑽regi〇n)i6、以及一設置在晶胞區 14以及週邊财壓區16間之過渡區（terminati〇nregi〇n) 15，其中晶 胞區14係用於設置具有開關功能之電晶體元件，而週邊耐壓區16 係包括用於減緩晶胞區14之高強度電場向外擴散之耐壓結構。接 著，可利用磊晶製程於第一導電型基底12上形成一第一導電型半導 體層18。根據本發明之最佳實施例，+導體層18可以是一 N型蠢 晶層’例如’其可以_—化學氣她積製程或其它合適方法形成， 而半導體層18同時可作為職形狀神元件之飄移層(drift layer)。接著，於半導體層18上形成一墊層2〇，此墊層如可分為 上、下兩部分，上層墊層20a之組成可以為氮化矽(Si3N4)，而下層 墊層20b之組成可以為矽氧層(Si〇2)。 接著，仍如第1圖所示，利用微影及姓刻製程，於墊層2〇以及 半導體層18中形成至少-溝槽24、26,其中，溝槽％位於晶胞區 域14内’而溝槽26位於週邊耐壓區16内，於本發明之較佳實 溝㈣、26之底部位於半導_ 18内，但依據不同製程需求，溝 槽24、26之底部也可位於基底12内。而細％％之形成方式， 舉例來說，可先於墊層2〇上塗佈一光阻層(圖未示），接著利料 =溝槽圖案之光罩作為曝光遮罩對光阻層進行—曝光及顯影製程， 利用圖案化之光阻層作為侧遮罩而對塾層2〇進行一非等向性 餘刻製程，絲罩上的溝_雜移至㈣2g ° 然，上述形成溝槽的方法僅為例示，溝槽24、26亦可以利用其它方 201250848 法形成。本發明之溝槽的形狀、位置、深度、寬度、長度與數量等 特徵不需受到第1圖之溝槽24、26所侷限，而可根據實際之產品設 計需求或製程特性而調整，例如溝槽24、26之佈局可以具有條狀 (strip)、六邊形(hexagonal)或螺旋狀(spiral)等圖案。 如第2圖所示’接著，形成一摻質來源層30於溝槽24、26内以 及於墊層20上’其中摻質來源層30具有一第二導電型，例如p型， 且摻質來源層30之材料包含屋晶石夕、多晶石夕或非晶石夕，但不限於 此。然後，進行一熱趨入製程，將摻質來源層3〇之摻質擴散至半導 體層18 + ’該摻質包含有碟。至此，溝渠24、26周圍以及底部之 半導體層18内已形成具有一第二導電型基體摻質區34，其中第二 導電型基體摻質區34與半導體層18之間形成垂直pN接面，亦即 超級接面。 之後’如第3圖所示，進行一研磨製程，去除該墊層2〇上的摻 質來源層30 ’直至暴露出塾層2〇之上表面，其中，該研磨製程為 一化學機械研磨製程（chemical mechanical p〇lishing ，CMP )。根據 S知技術’由於化學機械研磨同時包含化學侧反應以及物理研 磨作用’此物理研磨作用必料對摻f來源層3G《上表面產 生微刮痕（micro scratch)，而該微刮痕會影響金屬導體以 及摻質來源層30間之電流傳輸，因此降低功率元件之電性表 現以及製程良率。因此’根據本發明之較佳實關，乃提供一熱 (thermal oxidation process) » 201250848 摻夤來源層30表面之微 化層％位於摻質_層接著，進行-絲域程，形成一氧 於800〇C至1200¾。 上半部’其中’該熱氧化製程温度介 接著，如第4圖所示 刻，用以同時去除半導㈣行一侧製程，聽刻可為一酸義 %内部之氧化層上方之墊層2G(圖未示)以及溝槽24、 靜24、26心你（圖未不’暴露出半導體層18之上表面。此時， 面^齊。 4來源層3G之上表面約略與半導體層18之上表 之上1 如’於晶胞區14以及過渡區15内之半導體層18 方步成-ϋ極氧化層48 ’接著於週邊_區16之溝槽26上 琢θ 4〇 ’其中場氧化層40之組成可包含氧石夕化物。 =6圖所示，接著，全面沈積一間極導電層％。根據本發明 較佳實關、，__ W可包含_ __ 『ly S1hc〇n)。並進行一微影製程，形成一光阻圖案其包含複數 :開口广，暴露出部分之_導電層50。該光阻圖案51之用途乃 用以轉移其圖形至問極導電層5〇。 如第7圖所示，進行一银刻製程，經由開口化(圖未示你 分的閘極導電層5〇(圖未示），形成閘極圖案5〇a、50b，其中間極圖 案通位於週邊耐壓區16内之場氧化層40上方。隨後，去除^ 201250848 圖案5U圖未示)。接下來，進行—自對準離子佈植製程，於溝槽μ、 26旁的導體層18中形成—第二導電型離子井&，例如，p型井。 接者，可繼續進行-熱趨人製程，藉以活化第二導電型離子井Μ 内之摻質。 如第8圖所*，進行一微影製程，形成-光阻圖案53，其包括 ^口 53a ’暴露出晶胞區14。再進行另__離子佈植製程，於晶胞 區14内之第二導電㈣子井52内形成—第—導電_極換雜區 54於此離子佈植製程中，由於過渡區ls以及週邊而十壓區Μ受到 光阻圖案53保護’ g此不會產生摻祕。隨後，去除光阻圖案幻。 接著，可繼續進行一熱趨入製程。 如第9圖所示’於晶胞區14、過渡區15以及週邊耐壓區ΐ6之 上表面全面沈積-襯墊層56以及—絕緣層58。根據本發明之較佳 ^施例此絕緣| %之組成可以包含蝴填石夕玻璃(BpsG)。之後， 可以繼續進行-回流(refl〇w)製程以及/或回侧製程，使絕緣層％ 表面平坦化。 θ 如第10圖所示，蚀刻晶胞區14、過渡區15以及週邊耐壓區16 内之部分絕緣層58以及襯塾層56，俾使晶胞區14内之各溝渠24 方形成接觸洞開口 60,暴露出溝渠24内之摻質來源層3〇表面 及部分之第-導電型源極摻雜區Μ。同時，於過渡區U以及週邊 耐壓區16分卿成至少一接觸湖σ 62，以暴露出部分離子井52 201250848 以及部分閘極圖案.之表面。接下來，進行—離子佈植製程，以 於晶胞區14内之摻質來源層3〇表面形成—第二導電型捧雜區砧 並同時於過渡區15内之離子井52表面形成—第二導電型推雜區 66。經由該離子佈植製程，可增加半導體層以於後續製程中與 之導電性。 如第11圖所不’之後’全面形成一導電層(圖未示），導電層可 包含金屬材料，例如鈦、銘等，該導電層覆蓋於絕緣層58上方並且 填入接觸洞開口 60、62内，且在填入金屬材料前，可於接觸洞開口 60、62巾先形成黏合層或/與阻障層。接著，再利用另一道微影餘刻 製程去除週邊耐壓區16内之部分之導電層（圖未示），以形成至少— 閘極導線74a與至少一源極電極74b。其中，問極導線％直接接 觸閘極圖案50b之表面，且源極電極74u接接觸並覆蓋於晶胞區 域14及過渡區15之絕緣層58以及部分半導體層18上。接著，於 過渡區15以及週邊耐壓區16内形成一層保護層％，該保護層％ 覆蓋住閘極導線74a，但曝露出源極電極7物，藉以形成本發明之功 率元件。 H所實補，本發明提供—熱氧化製程 (thermal oxidation process )，用以消除研磨製程所造成之摻質來源 層表面之微到痕’以利於金屬導體以及摻質來源層接面間之電流 傳輸，進而提升功率半導體元件之良率。 11 201250848 以上所述僅為本發明之較佳實施例，凡依本發日种請專利範圍 所做之均等變化與修飾’皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第第11圖所繪示的是根據本發明之較佳實施例之一種半導 率元件之製作方法示意圖。 14 晶胞區 15 過渡區 20 塾層 20b 下層墊層 30 摻質來源層 32 氧化層 40 場氧化層 50a 閘極圖案 51 光阻圖案 53 光阻圖案 54 源極摻雜區 58 絕緣層 62 接觸洞開口 68 接觸插塞 74b 源極電極 【主要元件符號說明】 12 N型摻雜矽基底 16 週邊耐壓區 18 半導體層 20a 上層塾層 24、26 溝槽 34 基體摻質區 48 閘極氧化層 50 閘極導電層 50b 閘極圖案 52 離子井 53a 開口 56 襯墊層 60 接觸洞開口 66 摻雜區 74a 閘極導線 12 201250848 76 保護層

Claims (1)

1. 201250848 七、申請專利範圍： 1. -種半導體功率元件的製作方法，包含有： 提供-基底’其上包含有至少一半導體層以及一塾層； 於該塾層及該半導體層内糊出至少—溝槽；曰’ 於該溝槽内及該塾層上形成一換質來源層； 進^-熱趨人製程’將該摻質來源層的摻質纖至該半導體層； 進行研磨製程’去除該墊層上的該摻質來源層； 進仃-熱氧化製程’以消除該研磨製程造成的微刮痕；及 去除該墊層，以曝露出該半導體層。 ^， 如申請翻顧第！項所述之半導體功率元件的製作方法， 该研磨製程係為化學機械研磨製程。 一 如申料利範圍第丨項所叙半導體功率元件的製作方法复 «玄熱氧化製程的溫度介於至之間。 v中 4.如申請專利範圍第！項所述之半導體功率元件的 該基底及該半導體層具有一第一導電型。 /其中 方法’其中 6. 如申請專利範圍第5項所述之半導體功率元件的製作 方法，其中 201250848 該摻質來源層具有一第二導電型。 7·如申請專_圍第6項所述之半導體功率元件的製作 該第二導電型為P型。 乍 方法，其中 & ’其中 9·如申料利範項所叙半導體功率元件的 該摻質包含有碟。 方法’其中 & ’其中 其中 八、圖式： 15