CN100477257C - 碳化硅半导体装置及其制造方法 - Google Patents

Abstract

本发明公开了一种碳化硅半导体装置，包括：具有碳化硅基片(1，61)、第一半导体层(2)、第二半导体层(3)和第三半导体层(4)的半导体基片；贯穿第二和第三半导体层(3，4)并到达第一半导体层(2)的沟槽(5)；位于沟槽(5)侧壁和底部上的沟道层(6)；沟道层(6)上的氧化物膜(8)；氧化物膜(8)上的栅极(9)；与第三半导体层(4)相连的第一电极(14)；与碳化硅基片(1，61)相连的第二电极(19)。第一半导体层(2)和第二半导体层(3)间的边界位置低于氧化物膜(8)的最低位置。

Description

碳化硅半导体装置及其制造方法

技术领域

本发明涉及一种碳化硅半导体装置以及一种碳化硅半导体装置的制造方法。

背景技术

虽然当前占绝对优势的半导体材料是Si，但SiC是一种借其物理性能和电学性能而优于Si的半导体材料。具体而言，SiC的禁带宽度是Si的三倍，SiC的电介质击穿电压是Si的七倍，SiC的导热率是Si的三倍。因此，在制造下一代高功率和超低能量损失的装置时，SiC是一种期望的半导体材料。

例如在美国专利6,570,185中公开了一种使用SiC的沟槽型竖直功率型金属氧化物半导体场效应晶体管(功率型MOSFET)，图16示出了这种功率型MOSFET的横剖面结构。

如图16所示，在该功率型MOSFET中，N^-型漂移层102形成在N⁺型SiC基片101的表面上。N型区103和P型基区104按此顺序形成于N^-型漂移层102上。N⁺型源区105形成于P型基区104的表面部分上。此外，沟槽106形成为可贯穿N⁺型源区105、P型基区104、和N型区103，并到达N^-型漂移层102。栅极108通过过栅极氧化物膜107形成于沟槽106中。P⁺型层109形成于沟槽106的底部。

在具有上述结构的功率型MOSFET中，因为P⁺型层109形成于沟槽106的底部，在电压被施加到栅极108上时，流经要在P型基区104中形成的沟道的电流流过N型区103。这样，与半导体装置不具有N型区103的情况相比，可以减少功率型MOSFET的导通电阻。这是因为N型区103具有高杂质浓度，即，N型区103具有低电阻。

此外，因为P⁺型层109形成于沟槽106底部上，可防止在沟槽底部和沟槽侧壁之间的拐角部分产生电场集中。这样，就可保护在该部分的栅极氧化物膜107不受到损坏。

但是，当P⁺型层109形成于沟槽106底部时，需要在P⁺型层109和P型基区104之间隔开一定距离(由于其间的电隔离)，或者需要在P型基区104下面形成N型层103，如图16所示。因此，在前一种情况下，沟槽的深度变大，在后一种情况下，需要另外的步骤来形成N型层103。

发明内容

鉴于上述问题，本发明的目的在于提供一种SiC半导体装置及其制造方法。

一种碳化硅半导体装置，包括：半导体基片，其包括第一导电型或第二导电型碳化硅基片、由第一导电型碳化硅制成且其杂质浓度低于碳化硅基片的第一半导体层、由第二导电型碳化硅制成的第二半导体层、由第一导电型碳化硅制成的第三半导体层，它们按此顺序堆栈；沟槽，其位于半导体基片的单元区，并贯穿第二和第三半导体层，到达第一半导体层；沟道层，其为第一导电型，且位于沟槽的侧壁和底部上；氧化物膜，其位于沟槽中的沟道层上，并包括用作栅极氧化物膜的一部分；栅极，其位于沟槽中氧化物膜的表面上；第一电极，其与第三半导体层电连接；以及第二电极，其与碳化硅基片电连接。第一半导体层和第二半导体层间的边界位置低于沟槽中氧化物膜的最低位置。

在上述结构中，位于沟槽两侧的第二半导体层的位置比氧化物膜的最低位置要低。因此，产生一种结结构，其中，第一导电型沟道层在该沟道层的两侧上夹在第二导电型的两个第二半导体层之间。因此，漏极电势被该结结构中断，从而耗尽层很难贯穿到沟道层的上部。

因此，可以防止在沟槽的底部和侧壁之间的拐角处产生电场集中。这样，就可以保护该拐角处的氧化物膜不会断裂。

此外，仅通过在第一半导体层和第二半导体层之间的边界附近开槽出沟槽，就能得到这种结构。因此，沟槽的深度不会变大。另外，不需要在P⁺型基区下面形成N型层。这样，就不需要额外的步骤，从而竖直功率型MOSFE的制造工艺可以得到简化。

这样，在该装置中，基区和位于一个沟槽下面并与基区具有相同导电类型的层彼此电隔离。另外，可以简化该装置的制造过程。

可选地，第二半导体层中第二导电型第二杂质的杂质浓度从位于沟槽底部的氧化物膜的高度位置到第一半导体层和第二半导体层间的边界逐渐减少，沟道层中第一导电型杂质的杂质浓度高于第一半导体层中第一导电型杂质的杂质浓度。在上述结构中，可以提高耐压而保持栅极沟道的阈值。

可选地，该装置还包括第一导电型低电阻层，其形成在沟槽底部的氧化物膜下面。从氧化物膜的最低位置到沟槽底部的长度对应于低电阻层的膜厚和沟道层的膜厚总和。

这样，该装置包括第一导电型低电阻层，该低电阻层形成于沟槽底部上的氧化物膜下面。因此，因为电流流过该低电阻层，减少了该碳化硅半导体装置的导通电阻。另外，在这种结构中，从氧化物膜的最低位置到沟槽底部的长度变为等于低电阻层的膜厚和沟道层的膜厚总和。

此处，沟槽侧壁的平面定向被设为(1-100)(即(

))表面或者(11-20)(即(

))表面，位于沟槽底部上的一部分沟道层的厚度设计成大于位于沟槽侧壁上的一部分沟道层的厚度。

在这种情况下，例如，形成于沟槽底部上的一部分沟道层的厚度为形成于沟槽侧壁上的那部分的1-5倍。另外，在形成于沟槽侧壁上的一部分沟道层中第一导电型杂质的掺杂浓度为形成于沟槽底部上的那部分的一到五倍。

可选地，该装置的结构为，碳化硅基片为第一导电型；多个沟槽形成于该基片中，每个沟槽从碳化硅基片的背面到第一半导体层设置；这些沟槽嵌有第二导电型杂质层；第二电极与碳化硅基片和杂质层接触。

在碳化硅半导体装置为IGBT时，该碳化硅基片为第一导电型，多个沟槽形成于该基片中，每个沟槽嵌有第二导电型杂质层，可以消除PN电势的阈值。

可选地，碳化硅基片为第二导电型，多个沟槽形成于该基片中，该沟槽从碳化硅基片的背面到第一半导体层设置，每个沟槽嵌有第一导电型杂质层。

一种制造碳化硅半导体装置的方法，包括以下步骤：准备一个半导体基片，其包括第一导电型或第二导电型碳化硅基片、由第一导电型碳化硅制成且杂质浓度低于碳化硅基片的第一半导体层、由第二导电型碳化硅制成的第二半导体层、以及由第一导电型碳化硅制成的第三半导体层，它们按此顺序堆栈；在半导体基片单元区内形成沟槽，该沟槽贯穿第二和第三半导体层到达第一半导体层；通过外延生长方法在该沟槽中形成第一导电型第四半导体层，使位于沟槽底部的一部分第四半导体层比位于沟槽侧壁上的那部分的厚度大；通过热氧化方法在沟槽内壁上形成氧化物膜，使该氧化物膜包括用作栅极氧化物膜的一部分，其与第四半导体层接触，从而第四半导体层产生沟道层；在沟槽中氧化物膜的表面上形成栅极；形成与第三半导体层电连接的第一电极；形成与碳化硅基片电连接的第二电极。在形成氧化物膜的步骤中，进行热氧化方法，从而第一半导体层和第二半导体层间的边界的位置低于沟槽中氧化物膜的最低位置。

上述方法产生如下的SiC装置。在该装置中，漏极电势被结结构中断，从而耗尽层很难贯穿到沟道层的上部。这样，可以防止拐角处的氧化物膜断裂。此外，这种结构仅通过在第一半导体层和第二半导体层间的边界附近开槽出沟槽就可产生。另外，不需要在P⁺型基区下面形成N型层。这样，就不需要额外的步骤，从而简化了竖直功率型MOSFET的制造工艺。

附图说明

根据下面参考附图所做的详细说明，本发明的上述和其他目的、特征以及优点将更加明显。在这些附图中，

图1为本发明第一实施例的累积型竖直功率型MOSFET的剖视图；

图2A为沿图1中的线IIA-IIB所截取的N型杂质的掺杂浓度和N^-型沟道层的厚度的分布图，图2B为沿图1中的线IIC-IID所截取的N⁺型低电阻层和氧化物膜的掺杂浓度的分布图；

图3为示出了竖直功率型MOSFET在不导通状态下的等势线的剖视图；

图4为根据第一实施例的竖直功率型MOSFET的制造过程的剖视图；

图5为紧接着图4的竖直功率型MOSFET的制造过程的剖视图；

图6为紧接着图5的竖直功率型MOSFET的制造过程的剖视图；

图7为紧接着图6的竖直功率型MOSFET的制造过程的剖视图；

图8为紧接着图7的竖直功率型MOSFET的制造过程的剖视图；

图9为紧接着图8的竖直功率型MOSFET的制造过程的剖视图；

图10为在第一实施例的竖直功率型MOSFET中N^-型层和N⁺型层的厚度之间的关系的剖视图；

图11A为本发明第二实施例的竖直功率型MOSFET的剖视图；图11B为沿图11A的线XIE-XIF截取的竖直功率型MOSFET中P导电型杂质的掺杂浓度的分布图；

图12A为本发明第三实施例的竖直功率型MOSFET的剖视图；图12B为沿图12A的线XIIG-XIIH截取的竖直功率型MOSFET中P导电型杂质的掺杂浓度的分布图；图12C为沿图12A的线XIII-XIIJ截取的竖直功率型MOSFET中N导电型杂质的掺杂浓度的分布图；

图13为本发明第四实施例的累积型竖直功率型MOSFET的剖视图；

图14为本发明第五实施例的累积型竖直功率型MOSFET的剖视图；

图15为本发明第六实施例的累积型竖直功率型MOSFET的剖视图；

图16为现有技术的竖直功率型MOSFET的剖视图。

具体实施方式

(第一实施例)

图1示出了本发明第一实施例的作为累积型MOSFET的沟槽型竖直功率型MOSFET的单元区的剖视图。下面讲述图1所示的竖直功率型MOSFET的构造。

N^-型漂移层2位于N⁺型基片1上。P⁺型基区3和N⁺型源区4形成于N^-型漂移层2的表面上。在此实施例中，半导体基片由N⁺型基片1、N^-型漂移层2、P⁺型基区3以及N⁺型源区4组成。

沟槽5形成为可贯穿N⁺型源区4和P⁺型基区3，并到达N^-型漂移层2。N^-型沟道层6形成于沟槽5的内壁上。N⁺型低电阻层7形成于位于沟槽5底部上的N^-型沟道层6的表面部分上。

氧化物膜8形成为罩住N^-型沟道层6、N⁺型低电阻层7和一部分N⁺型源区4。位于沟槽5中也即形成于沟槽5侧壁上的一部分氧化物膜8用作栅极氧化物膜。栅极9形成于用作栅极氧化物膜的该部分氧化物膜8的表面上。栅极9由多晶硅或金属制成。沟槽5嵌着该栅极9。

栅极线11通过图1中未示出的层间绝缘膜形成于栅极9上。该栅极线11电连接到栅极9上。

另一用于接触的沟槽12形成于一部分基片上。该部分不同于形成沟槽5的那部分基片。接触沟槽12贯穿N⁺型源区4，并到达P⁺型基区3。用于提供源极的第一电极14形成在用于接触的接触沟槽12上。第一电极14通过未示出的层间绝缘膜和接触沟槽12电连接到P⁺型基区3和N⁺型源区4。

另外，第二电极19形成于N⁺型基片1的背面。第二电极19用作漏极。

此实施例的沟槽型竖直功率型MOSFET按照上述结构来构造。在此结构中，竖直功率型MOSFET中每个部分的杂质浓度和尺寸将如下所述。

N⁺型基片1的掺杂浓度为1×10¹⁹cm^-3，N^-型漂移层的掺杂浓度为5×10¹⁵cm^-3，P⁺型基区3的掺杂浓度为5×10¹⁸cm^-3，N⁺型源区4的掺杂浓度为1×10²⁰cm^-3。

P⁺型基区3和N⁺型源区4的厚度总和稍小于沟槽5在深度方向的尺寸。但是，该总和大体等于沟槽5的尺寸，且它们为例如4-5μm。

N^-型沟道层6、N⁺型低电阻层7以及氧化物膜8将参照图2A和图2B来讲述。图2A和2B示出了分别沿图1中的线IIA-IIB和线IIC-IID截取的N^-型沟道层6、N⁺型低电阻层7以及氧化物膜8的每个中N型杂质的掺杂浓度和膜厚的分布图。

在图1的线IIA-IIB上，N^-型沟道层6的厚度为0.2-0.5μm，且杂质浓度为1×10¹⁶cm^-3到1×10¹⁷cm^-3。例如，如图2A所示，在此实施例中，N^-沟道层6的杂质浓度为2×10¹⁶cm^-3。氧化物膜8的厚度等于或小于0.1μm，杂质浓度等于或大于1×10¹⁷cm^-3。例如，如图2A所示，在此实施例中，氧化物膜8的杂质浓度为1×10¹⁹cm^-3。在图1中的线IIC-IID上，N^-沟道层6的厚度为0.6-1.5μm，杂质浓度为2×10¹⁵cm^-3到2×10¹⁶cm^-3。例如，如图2B所示，在此实施例中，N^-沟道层6的杂质浓度为4×10¹⁵cm^-3。N⁺型低电阻层7的厚度等于或小于0.2μm，杂质浓度等于或大于2×10¹⁶cm^-3。例如，如图2B所示，在此实施例中，N⁺型低电阻层7的杂质浓度为2×10¹⁸cm^-3。氧化物膜8的厚度等于或小于1μm，杂质浓度等于或大于2×10¹⁶cm^-3。例如，如图2B所示，在此实施例中，氧化物膜8的杂质浓度为2×10¹⁸cm^-3。

这样，在此实施例的竖直功率型MOSFET中，从沟槽5中氧化物膜8的最低位置(即，面对沟槽5底部的表面)到沟槽5的底部的长度大于从用作栅极氧化物膜的一部分氧化物膜8到沟槽5的侧壁的长度。具体而言，从氧化物膜8的最低位置到沟槽5的底部的长度等于N^-型沟道层6的厚度和N⁺型低电阻层7的厚度的长度总和。例如，它们为0.8-1.7μm。另外，从用作栅极氧化物膜的一部分氧化物膜8到沟槽5的侧壁的长度等于位于沟槽5侧壁上的N^-型沟道层6的厚度。它们例如为0.2-0.5μm。

在这种具有上述结构的竖直功率型MOSFET中，当电压施加到栅极9上时，在N^-型沟道层6中形成累积型沟道区。电流通过此沟道区在第一电极14和第二电极19之间流动。

在根据此实施例的这种竖直功率型MOSFET中，位于沟槽5两侧上的P⁺型基区3的位置比氧化物膜8的最低位置要低。因此产生结结构。在该结结构中，N^-型沟道层6从沟槽5底部上的该沟道层6的两侧夹在两个P⁺型基区3之间。因此，如图3所示，漏极电势被导通状态下的结结构所中断，从而耗尽层很难贯穿到N^-型沟道层6的上部。

因此，可防止在沟槽5的底部和侧壁之间的拐角处产生电场集中。这样，可以保护该拐角处的氧化物膜8不被断裂。

另外，根据此实施例的结构只需通过在N^-型漂移层2和P⁺型基区3之间的边界附近开槽出沟槽5就可以产生。这样，就不会大大增加沟槽5的深度。另外，不需要像现有技术那样在P⁺型基区3下面形成N型层。因此，不必要采用形成N型层的额外步骤。这样，简化了竖直功率型MOSFET的制造工艺。

接下来，参照图4-9所示的竖直功率型MOSFET的制造过程图来描述根据此实施例的竖直功率型MOSFET的制造方法。

(图4所示的步骤)

首先，准备基片。在该基片中，N^-型漂移层2、P⁺型基区3以及N⁺型源区4外延生长在N⁺型基片1的表面上。该N⁺型基片1具有[1-100](即[1100])偏移表面的主平面。例如，N⁺型基片1的掺杂浓度为1×10¹⁹cm^-3，N^-型漂移层2的掺杂浓度为5×10¹⁵cm^-3，P⁺型基区3的掺杂浓度为5×10¹⁸cm^-3，N⁺型源区4的掺杂浓度为1×10²⁰cm^-3。基片的表面为[1-100]-偏移表面，因为每层占据N⁺型基片1的表面状态。

(图5所示的步骤)

准备一个具有开口的掩模，开口设置在与基片表面上的待形成沟槽的部分相对应的位置上。通过掩模将基片刻蚀约4-5μm。这样，形成沟槽5。此时，例如掩模的布局设置成使沟槽的侧壁与(1-100)-表面或者(11-20)-表面相重合。

(图6所示的步骤)

在将形成沟槽5的步骤中所用的掩模移走之后，通过CVD法形成N^-型层31。接着，形成N⁺型层32。例如，N^-型层31和N⁺型层32在以下条件上形成：温度为1600℃，生长速度为每小时1.0μm、气体C和Si原材料的引入率等于或小于1.0。此时，例如，将氮气引入到气氛中，从而N杂质被引入到N^-型层31和N⁺型层32中。

这样，就在沟槽5内壁上形成具有掺杂浓度例如为1×10¹⁶cm^-3N^-型层31和掺杂浓度为1×10²⁰cm^-3的N⁺型层32。

在这种情况下，对沟槽5而言，形成于沟槽5底部上、形成于沟槽5侧壁上、或形成于基片表面上的N^-型层31和N⁺型层32的厚度和掺杂浓度彼此相同。具体而言，形成于沟槽5侧壁上的每个杂质层的一部分的厚度比形成于沟槽5底部上的厚度要薄，形成于沟槽5侧壁上的每个杂质层的一部分的掺杂浓度比形成于沟槽5底部上的要高。另外，形成于沟槽5底部上的每个杂质层的一部分的厚度比形成于基片表面上的要厚。

之所以设计成上述关系，是因为，很难做到将杂质层沉积在沟槽5的侧壁上面而不沉积在沟槽5的底部上。另外，这是因为杂质层在沟槽5底部上的沉积量变得大于基片表面上的沉积量，因为不沉积在沟槽5侧壁上的一部分杂质层会沉积在沟槽5的底部。

在这种情况下，厚度和掺杂浓度之间的关系就取决于基片表面的平面定向以及沟槽5侧壁的平面定向。在此实施例中，其被限定为具有以下关系。图10为用于解释这种关系的示意图。

对于N^-型层31和N⁺型层32的厚度而言，如图10所示，形成于沟槽5底部上的杂质层的厚度定义为d2，形成于基片表面上的杂质层的厚度定义为d1，以及形成于沟槽5侧壁上的杂质层的厚度定义为d3。那么这些厚度就具有以下关系：

(公式1)d2＝2×d1

(公式2)d2＝3×d3

这里，上述厚度关系可根据沉积条件等而变化。例如，公式2表明厚度d2变为厚度d3的三倍。实际上，厚度d2为厚度d3的1-5倍。因为N^-型层31和N⁺型层32在沟槽5侧壁上的生长速度为例如每小时100nm，它们在沟槽5底部上的生长速度为每小时100nm-500nm，这样，就得到上述关系。

另外，对N^-型层31和N⁺型层32的掺杂浓度而言，形成于沟槽5侧壁上的部分的浓度为形成于沟槽5底部上的部分的浓度的1-5倍。

(图7所示的步骤)

通过进行回蚀步骤，除去形成于基片表面上的一部分N^-型层31和N⁺型层。这样，就露出N⁺型源区4，另外保留在沟槽5中的N^-型层31就构成N^-型沟道层6。

(图8所示的步骤)

如果必要的话，进行牺牲氧化等工艺。在这之后，N⁺型层32在热氧化工艺中被氧化，从而形成掺杂有N型杂质的氧化物膜8。掺杂在氧化物膜8中的N型杂质的浓度通常等于包括在待氧化的N⁺型层32中的N型杂质的浓度。

此时，控制热氧化工艺的工艺时间和工艺温度，使形成于沟槽5侧壁上的那部分N⁺型层32完全氧化。这样，在沟槽的侧壁上，N^-型沟道层6和氧化物膜8就保留下来，而N⁺型层32消失。在沟槽5的底部上，不仅N^-型沟道层6和氧化物膜8，而且N⁺型层32都保留下来。该N⁺型层32提供N⁺型低电阻层7。

(图9所示的步骤)

掺杂有杂质的多晶硅层或金属层形成于氧化物膜8的表面。然后，对多晶硅层或金属层进行回蚀，从而，使一部分多晶硅层或金属层保留，用于嵌入沟槽5。这样，就产生栅极9。

虽然在图中并未示出后面的步骤，但还是要进行层间绝缘膜形成步骤、用于接触层间绝缘膜的接触孔形成步骤、导线形成步骤等。因此，形成用于电连接到栅极9上的栅极线，并形成用于电连接到N⁺型源区4的第一电极14，然后，在N⁺型基片1的背面上形成背面电极19。这样，就完成了图1所示的竖直功率型MOSFET。

如上所述根据此实施例的竖直功率型MOSFET产生，从而可防止在沟槽5底部和侧壁之间的拐角处产生电场集中，且防止了位于该拐角处的氧化膜8断裂。

此外，上述结构仅通过在N^-型漂移层和P⁺型基区3之间的边界附近开槽出沟槽5就可产生。这样，就不必增加沟槽5的深度。另外，也不必要像现有技术那样在P⁺型基区3下面形成N型层。因此，不必要增加额外的步骤来形成N型层，从而简化了该竖直功率型MOSFET的制造过程。

(第二实施例)

下面描述本发明的第二实施例，图11A示出了作为此实施例的碳化硅半导体装置的MOSFET的剖视图，图11B为沿图11A中的线XIE-XIF截取的MOSFET中P导电型杂质的掺杂浓度的分布图。根据此实施例的MOSFET将如下参照图11A和图11B来描述。此实施例的MOSFET的基本结构与第一实施例中的相似，因此，仅描述其中的区别部分。

与第一实施例相似，在本发明第二实施例中，位于沟槽5两侧上的P⁺型基区3布置成位于氧化物膜8最低位置的更低侧上。P⁺型基区3中P型杂质的杂质浓度从对应于N⁺型低电阻层7底部的高度位置到N^-型漂移层2和P⁺型基区3间的边界处逐渐减少，如图11A和11B所示。另外，N^-型沟道层6中N型杂质的杂质浓度低于N⁺型低电阻层7中N型杂质的杂质浓度，并高于N^-型漂移层2中N型杂质的杂质浓度。

这样，上述结构就可以提高耐压而保持第一实施例的MOSFET中栅极沟道的阈值。

(第三实施例)

下面描述本发明的第三实施例，图12A为根据此实施例的作为碳化硅半导体装置的MOSFET的剖视图。图12B为沿图12A中线XIIG-XIIH截取的MOSFET中P导电型杂质的掺杂浓度的分布图。图12C为沿图12A中线XIII-XIIJ截取的MOSFET中N导电型杂质的掺杂浓度的分布图。下面参照图12A-12C描述此实施例的MOSFET。根据此实施例的MOSFET与第一实施例中的相似，因此，仅描述其不同之处。

与第一实施例不同的是，在本发明的第三实施例中，其结构不包括N⁺型低电阻层7。与第一实施例相似的是，位于沟槽5两侧上的P⁺型基区3布置成位于氧化物膜8最低位置的更低侧上。从与沟槽5中氧化物膜8最底部相对应的高度位置到N^-型漂移层2和P⁺型基区3间的边界处，P⁺型基区3中的P型杂质的杂质浓度逐渐减少。另外，N^-型沟道层6中的N型杂质的杂质浓度大于N^-型漂移层2中N型杂质的杂质浓度。

这样，虽然因为此结构不包括N⁺型低电阻层7而使导通电阻变得更高，但上述结构可以提高耐压，而保持根据第一实施例的MOSFET中栅极沟道的阈值。

(第四实施例)

下面描述本发明的第四实施例，图13为根据此实施例的作为碳化硅半导体装置的绝缘栅双极晶体管IGBT的剖视图。

在第一实施例中，碳化硅半导体装置为具有由碳化硅制成的N⁺型基片1的竖直功率型MOSFET。另一方面，如图13所示，该装置包括P⁺型基片61来取代基片1。这样，该装置就为IGBT而不是功率型MOSFET。此处，在这种情况下，在第一实施例中所述的N⁺型源区4就用作N⁺型发射区，第一电极14用作发射电极，第二电极19用作收集电极。

在用此IGBT的情况下，与第一实施例相似，位于沟槽5两侧上的P⁺型基区3的位置低于氧化物膜8的最低位置，从而形成具有N^-型沟道层6的结结构，该N^-型沟道层6从该沟道层6的两侧夹在两个P⁺型基区3之间。这样，漏极电势就被该结结构中断，从而防止耗尽层贯穿N^-型沟道层6的上部。

这样，就防止在沟槽5底部和侧壁之间的拐角处产生电场集中，从而防止在该拐角处的氧化物膜8断裂。这样，第四实施例就具有与第一实施例相同的效果。

(第五实施例)

下面描述本发明的第五实施例，图14为根据本实施例的作为碳化硅半导体装置的IGBT的剖视图。将参照图14描述本实施例的IBGT。根据此实施例的IBGT的基本结构与第四实施例相似，因此，仅描述其间的区别之处。

如图14所示，在根据此实施例的IBGT中，由碳化硅制成的基片1为N⁺导电型。多个沟槽40从N⁺型基片1的背面在垂直方向上形成，从而沟槽到达N^-型漂移层2。P⁺型层41嵌入到每个沟槽40中，上述结构与第四实施例的不同。

每个P⁺型层41，即每个沟槽41的距离和宽度为例如约100μm。该P⁺型41的深度为例如60-300μm。

此结构等同于下面这样一种结构，其中，由多个P⁺型层41组成的收集区包括多个N⁺型区域。因此，基本上，该P⁺型层41用作收集区，从而IGBT被操作。因为收集区包括多个N⁺型区域，在SiC PN结处，即在P⁺型层41和N^-型漂移层2之间的PN电势中产生的阈值电压可以消除。此处，在采用4H-SIC的情况下，该阈值电压为2.9eV。

具有上述结构的IGBT可以这样制造，即，多个P⁺型层41形成于第一实施例的图4所示的N⁺型基片1的背面，然后，进行图5-图9所示的制造步骤。具体而言，具有多个开口的掩模位于该N⁺型基片1的背面，所述开口对应于多个待形成沟槽位置。然后，对N⁺型基片1的背面进行刻蚀，从而形成多个沟槽41。之后除去掩模，然后，将P⁺型膜沉积在该N⁺型基片1的背面。对该P⁺型膜进行回蚀，从而形成P⁺型层41。

(第六实施例)

下面描述本发明的第六实施例，图15为根据此实施例的作为碳化硅半导体装置的IGBT的剖视图，下面参照图15描述此实施例的IGBT。根据此实施例的IGBT的基本结构与第五实施例相似，因此，仅描述其区别之处。

根据此实施例的IGBT包括P⁺导电型碳化硅基片61。多个沟槽50在垂直方向上形成于P⁺型基片61的背面。沟槽50到达N^-型漂移层2。N⁺型层51嵌入每个沟槽50中。上述结构与第三实施例的不同。

每个N⁺型层51，即每个沟槽51，的距离和宽度为例如约100μm。该N⁺型层51的深度为例如60-300μm。

这种结构等效于下面一种结构，其中，由多个P⁺型基片61组成的收集区包括多个N⁺型区51。因此，基本上，P⁺型基片61用作收集区，从而IGBT被操作。因为收集区包括多个N⁺型区域51，在SiC PN结处，即，P⁺型基片61和N^-型漂移层2之间的PN电势中产生的阈值电压可以被消除。

具有上述结构的IGBT可以容易地制造成使P⁺导电型碳化硅基片与第五实施例中的不同，且N⁺型层51嵌入到形成于P⁺型基片61背面的沟槽50中。

(修改例)

在每个实施例中，第一导电型为N型，第二导电型为P型。另外，虽然作为示例描述了具有用于形成N型沟道的N沟道型竖直功率型MOSFET和IGBT，但是，第一导电型也可以为P型，第二导电型也可以为N型，从而产生出具有用于形成P型沟道的P沟道型竖直功率型MOSFET和IGBT。

在每个实施例中，基片包括通过外延生长法形成的P⁺型基区3和N⁺型源区4，但是它们也可以通过离子注入法来形成。

本文中，在表示晶体定向时，通常，条型符号(即，-)应该加到要加的数字的上面。但因为电子提交系统而带来的表述上的限制，在此说明书中，条型符号被加在了要被加的数字之前。

虽然本发明参照优选实施例进行了描述，但是应当理解，本发明并不限于这些优选实施例和结构，本发明意欲涵盖各种修改和等效结构。另外，虽然优选了各种组合和配置，但是，其他组合和配置(包括更多、更少或仅有一个单独部件的结构)都位于本发明的精神和范围之内。

Claims (16)

1.一种碳化硅半导体装置，包括：

半导体基片，其包括第一导电型或第二导电型碳化硅基片(1，61)、由第一导电型碳化硅制成且杂质浓度低于碳化硅基片(1，61)的第一半导体层(2)、由第二导电型碳化硅制成的第二半导体层(3)、由第一导电型碳化硅制成的第三半导体层(4)，它们按此顺序堆栈；

沟槽(5)，其位于半导体基片的单元区域中，并贯穿第二和第三半导体层(3，4)，到达第一半导体层(2)；

沟道层(6)，其为第一导电型，且位于沟槽(5)的侧壁和底部上；

氧化物膜(8)，其位于沟槽(5)中的沟道层(6)上，并包括用作栅极氧化物膜的一部分；

栅极(9)，其位于沟槽(5)中的氧化物膜(8)的表面上；

第一电极(14)，其电连接到第三半导体层(4)；以及

第二电极(19)，其电连接到碳化硅基片(1，61)，其中

第一半导体层(2)和第二半导体层(3)间的边界位置低于沟槽(5)中氧化物膜(8)的最低位置，

所述碳化硅半导体装置进一步包括：

低电阻层(7)，其为第一导电型，且位于沟槽(5)底部上的氧化物膜(8)下面。

2.根据权利要求1所述的碳化硅半导体装置，其特征在于：

从位于沟槽(5)底部的氧化物膜(8)的高度位置到第一半导体层(2)和第二半导体层(3)之间的边界处，第二半导体层(3)中第二导电型杂质的杂质浓度逐渐减少，而且

沟道层(6)中第一导电型杂质的杂质浓度高于第一半导体层(2)中第一导电型杂质的杂质浓度。

3.根据权利要求1所述的碳化硅半导体装置，其特征在于，

从氧化物膜(8)的最低位置到沟槽(5)底部的长度对应于低电阻层(7)的膜厚和沟道层(6)的膜厚的总和。

4.根据权利要求3所述的碳化硅半导体装置，其特征在于：

从对应于低电阻层(7)底部的高度位置到第一半导体层(2)和第二半导体层(3)之间的边界处，第二半导体层(3)中第二导电型杂质的杂质浓度逐渐减少，而且

沟道层(6)中第一导电型杂质的杂质浓度低于低电阻层(7)中第一导电型杂质的杂质浓度，并高于第一半导体层(2)中第一导电型杂质的杂质浓度。

5.根据权利要求1-4中任一项所述的碳化硅半导体装置，其特征在于：

沟槽(5)侧壁的平面定向是(1100)表面或者(1120)表面，以及

位于沟槽(5)底部上的一部分沟道层(6)的厚度大于位于沟槽(5)侧壁上的那部分的厚度。

6.根据权利要求5所述的碳化硅半导体装置，其特征在于：

位于沟槽(5)底部上的那部分沟道层(6)的厚度是形成于沟槽(5)侧壁上的1-5倍。

7.根据权利要求5所述的碳化硅半导体装置，其特征在于：

位于沟槽(5)侧壁上的那部分沟道层(6)中第一导电型杂质的掺杂浓度是位于沟槽(5)底部上的5倍。

8.根据权利要求1-4中任一项所述的碳化硅半导体装置，其特征在于：

所述碳化硅基片(1)为第一导电型，

多个第二沟槽(40)位于该碳化硅基片(1)中，每个第二沟槽(40)从碳化硅基片(1)的背面到第一半导体层(2)设置，

第二沟槽(40)嵌有第二导电型杂质层(41)，且

第二电极(19)接触碳化硅基片(1)和杂质层(41)。

9.根据权利要求1-4中任一项所述的碳化硅半导体装置，其特征在于：

所述碳化硅基片(61)为第二导电型，

多个第二沟槽(50)位于该基片(61)中，每个第二沟槽(50)从碳化硅基片(61)背面到第一半导体层(2)设置，

第二沟槽(50)嵌有第一导电型杂质层，以及

第二电极(19)接触碳化硅基片(61)和杂质层(51)。

10.一种制造碳化硅半导体装置的方法，所述方法包括以下步骤：

准备一个半导体基片，其包括第一导电型或第二导电型碳化硅基片(1，61)、由第一导电型碳化硅制成且其杂质浓度低于碳化硅基片(1，61)的杂质浓度的第一半导体层(2)、由第二导电型碳化硅制成的第二半导体层(3)、以及由第一导电型碳化硅制成的第三半导体层(4)，它们按此顺序堆栈；

在半导体基片的单元区域中形成沟槽(5)，该沟槽(5)贯穿第二和第三半导体层(3，4)并到达第一半导体层(2)；

通过外延生长法在沟槽(5)中形成第一导电型第四半导体层(31)，从而使位于沟槽(5)底部上的那部分第四半导体层(31)厚于位于沟槽(5)侧壁上的部分；

通过热氧化法在沟槽(5)的内壁上形成氧化物膜(8)，从而使该氧化物膜(8)包括用于栅极氧化物膜的一部分，其与第四半导体层(31)接触，从而第四半导体层(31)产生沟道层(6)；

在沟槽(5)中氧化物膜(8)的表面上形成栅极(9)；

形成用于电连接第三半导体层(4)的第一电极(14)；以及

形成用于电连接到碳化硅基片(1，61)的第二电极(19)，其中

在形成氧化物膜(8)的步骤中，热氧化方法被这样进行，即，使得第一半导体层(2)和第二半导体层(3)的边界位置低于沟槽(5)中氧化物膜(8)的最低位置。

11.根据权利要求10所述的制造碳化硅半导体装置的方法，其特征在于，还包括：

在沟槽(5)侧壁和底部上的第四半导体层(31)上形成第五半导体层(32)，该第五半导体层(32)的第一导电型杂质的掺杂浓度高于第四半导体层(31)，其中

在形成氧化物膜(8)的步骤中，进行热氧化方法，直到形成于沟槽(5)侧壁上的一部分第五半导体层(32)被完全氧化，从而形成氧化物膜(8)，且从而第一导电型低电阻层(7)形成于沟槽(5)底部上的氧化物膜(8)下面，同时保持沟槽(5)底部上的一部分第五半导体层(32)不被氧化。

12.根据权利要求10所述的制造碳化硅半导体装置的方法，其特征在于：

在形成沟槽(5)的步骤中，沟槽(5)侧壁的平面定向被设为(1100)表面或者(1120)表面。

13.根据权利要求11所述的制造碳化硅半导体装置的方法，其特征在于：

在形成第四半导体层(31)的步骤中，形成于沟槽(5)底部上的那部分第四半导体层(31)的厚度设为形成于沟槽(5)侧壁上的那部分的1-5倍。

14.根据权利要求11所述的制造碳化硅半导体装置的方法，其特征在于：

在形成第四半导体层(31)的步骤中，形成于沟槽(5)侧壁上的那部分第四半导体层(31)中第一导电型杂质的掺杂浓度设为形成于沟槽(5)底部上的那部分的1-5倍。

15.根据权利要求10-14中任一项所述的制造碳化硅半导体装置的方法，其特征在于：

在碳化硅基片(1)为第一导电型的情况下，准备半导体基片的步骤包括以下步骤：

在该基片(1)的背面形成多个第二沟槽(40)，每个第二沟槽(40)到达第一半导体层(2)；以及

将第二沟槽(40)嵌上第二导电型杂质层(41)。

16.根据权利要求10-14中任一项所述的制造碳化硅半导体装置的方法，其特征在于：

在碳化硅基片(61)为第二导电型的情况下，准备半导体基片的步骤包括以下步骤：

在基片(61)的背面形成多个第二沟槽(50)，每个第二沟槽(50)到达第一半导体层(2)；以及

将第二沟槽(50)嵌上第一导电型杂质层(51)。

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