KR20070033731A - 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

트랜지스터 및 이의 제조 방법에서, 트랜지스터는 소스/드레인 영역들을 포함하는 반도체 기판 중 소스/드레인 영역들 사이에 위치하는 일부로부터 돌출되고 실질적으로 기둥 형상을 갖는 채널 구조물, 채널 구조물의 측벽을 감싸는 게이트 산화막 패턴, 게이트 산화막 패턴의 측벽을 감싸는 게이트 전극 및 채널 구조물, 게이트 산화막 패턴 및 게이트 전극 상에 형성되는 금속 실리사이드막 패턴을 포함한다. 따라서 금속 실리사이드막 패턴이 게이트 마스크로 사용되기 때문에 게이트 마스크의 높이를 효과적으로 줄일 수 있다.

Description

트랜지스터 및 이의 제조 방법{Transistor and Method of manufacturing the same}
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 나타내는 단면도이다.
도 2 내지 13은 도 1에 도시된 트랜지스터를 형성하기 위한 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판 111: 채널 구조물
112: 소스/드레인 영역 310: 금속 실리사이드막 패턴
410: 게이트 산화막 패턴 510: 게이트 전극
610: 스페이서
본 발명은 트랜지스터 및 그 제조 방법에 관한 것이다. 보다 상세하게는 주로 스위칭 소자로 널리 사용되는 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 소자형성영역, 즉 액티브 영역의 크기가 감소하게 되었고, 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 줄어들게 되었다. MOS 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소스 및 드레인의 영향이 현저해지는데 이러한 현상을 단채널 효과(short channel effect)라 한다. 또한, 액티브 영역의 축소에 따라 채널의 폭도 감소하게 되어 문턱 전압(threshold voltage)이 증가하는 협채널 효과(narrow channel effect) 또는 협폭 효과(narrow width effect)가 나타난다.
따라서, 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있다. 그 대표적인 것으로, 핀(fin) 구조, DELTA(fully Depleted Lean-channel Transistor) 구조, GAA(Gate All Around) 구조와 같은 수직형 트랜지스터(vertical transistor) 구조를 들 수 있다.
예를 들면, 미합중국 특허 제6,413,802호에는 평행한 복수개의 얇은 채널 핀(fin)이 소스/드레인 영역 사이에 제공되고 상기 채널의 상면 및 측벽 상으로 게이트 전극이 확장되는 구조의 핀형 MOS 트랜지스터가 개시되어 있다.
일반적으로 핀형 MOS 트랜지스터의 경우 핀형 채널 구조물 및 그 상부에 형성되며 실리콘 질화물을 포함하는 게이트 마스크를 포함한다. 상기 핀형 MOS 트랜지스터는 핀형 채널 구조물을 갖기 때문에 반도체 기판을 식각하여 핀형 채널 구조물을 형성한다. 이 때, 게이트 마스크는 식각 마스크로 사용된다.
또한, 핀형 채널 구조물의 측벽 상에 게이트 전극을 형성하기 위한 식각 공정에서도 게이트 마스크가 식각 마스크의 역할을 하며 그밖에 이온 주입 공정이나 게이트 산화막을 부분적으로 식각하여 게이트 산화막 패턴을 형성하기 위한 공정에 서도 게이트 마스크가 식각 마스크의 역할을 한다.
상기와 같은 게이트 마스크가 핀형 MOS 트랜지스터를 형성하는 공정에서 여러 번 다양한 용도의 마스크로 사용되기 때문에 식각 마스크의 내구성이 뛰어나야 한다. 그러나 실리콘 질화물을 포함하는 식각 마스크의 경우 실리콘 질화물이 내구성 측면에서 뛰어나지 않기 때문에 식각 마스크의 높이를 비교적 높게 형성하여야 하는 문제점이 있었다.
따라서 식각 마스크의 높이가 상대적으로 높기 때문에 MOS 트랜지스터의 사이즈가 증가하는 문제점이 있었다. 이와 더불어 식각 마스크가 기울어지는 리닝 현상이 발생하는 문제점이 있었다.
본 발명의 제1 목적은 상대적으로 낮은 두께의 게이트 마스크를 갖는 트랜지스터를 제공하는 것이다.
본 발명의 제2 목적은 상기 트랜지스터를 제조하는 방법을 제공하는 것이다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 트랜지스터는 반도체 기판, 채널 구조물, 게이트 산화막 패턴, 게이트 전극 및 금속 실리사이드막 패턴을 포함한다. 상기 반도체 기판은 소스/드레인 영역들을 포함한다. 상기 채널 구조물은 소스/드레인 영역들 사이에 위치하는 상기 반도체 기판의 일부로부터 돌출되고 실질적으로 기둥 형상을 갖는다. 상기 게이트 산화막 패턴은 상기 채널 구조물의 측벽을 감싼다. 상기 게이트 전극은 상기 게이트 산화막 패턴의 측벽 을 감싼다. 상기 금속 실리사이드막 패턴은 상기 채널 구조물, 상기 게이트 산화막 패턴 및 상기 게이트 전극 상에 형성된다.
상기 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 반도체 기판의 상부에 부분적으로 매립된 금속 실리사이드막 패턴을 형성한다. 상기 금속 실리사이드막 패턴을 식각 마스크로 사용하여 상기 반도체 기판의 상부를 식각하여 상기 반도체 기판의 하부로부터 돌출되고 실질적으로 기둥 형상을 갖는 예비 채널 구조물을 형성한다. 상기 예비 채널 구조물의 폭을 감소시켜 채널 구조물을 형성한다. 상기 채널 구조물의 측벽 및 상기 반도체 기판의 상기 하부 상에 게이트 산화막을 형성한다. 상기 금속 실리사이드막 패턴의 하부 및 상기 게이트 산화막의 측벽 상에 게이트 전극을 형성한다. 상기 게이트 전극 사이에 노출된 게이트 산화막의 일부를 제거하여 게이트 산화막 패턴을 형성한다. 게이트 산화막 패턴 사이에 부분적으로 노출된 상기 반도체 기판의 상기 하부에 불순물을 주입하여 소스/드레인 영역을 형성한다.
본 발명에 따르면, 상대적으로 낮은 식각율을 갖는 금속 실리사이드막 패턴을 트랜지스터의 게이트 마스크로 사용함으로서 게이트 마스크의 높이를 줄일 수 있다. 또한, 상기 게이트 마스크에 포함되는 금속 실리사이드로 인해 콘택 저항을 효과적으로 감소시킬 수 있다.
이하, 본 발명의 실시예들에 따른 단결정 구조물 형성 방법 및 이를 이용한 반도체 장치의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명하겠지만, 본 발명이 하기의 실시예들에 의하여 제한되는 것은 아니다. 따라서 해당 분야에서 통상의 지식을 가진 당업자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정하거나 변경할 수 있을 것이다. 첨부된 도면들에서 구성 요소들의 크기는 본 발명을 보다 용이하게 설명하기 위하여 실제보다 확대 또는 축소되었을 수 있다. 또한, 동일한 구성 요소에 대해서는 동일한 참조 번호를 사용한다. "제1" 내지 제"N"(N은 2 이상의 자연수이다.)으로 구성 요소들을 수식하는 경우 구성 요소들은 특정한 기능적 또는 구조적 공통성을 가질 수도 있지만 단순히 기능적 또는 구조적 공통성을 지니지 않는 요소들은 구별하기 위하여 사용될 수도 있다. 제1 구성 요소 "상에" 제2 구성 요소가 형성된다고 언급되는 경우 제2 구성 요소가 제1 구성 요소와 접하면서 제1 구성 요소의 위쪽에 형성됨을 의미할 수도 있지만 제1 구성 요소와 제2 구성 요소 사이에 제3 구성 요소가 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(100)은 소스/드레인 영역(112)들을 갖는다. 소스/드레인 영역(112)들 사이에 위치하는 반도체 기판의 일부로부터 돌출되는 채널 구조물(111)이 제공된다. 채널 구조물(111)은 실질적으로 기둥 형상을 갖는다.
채널 구조물(111)의 측벽 상에는 채널 구조물(111)을 감싸는 게이트 산화막 패턴(410)이 제공된다. 또한, 게이트 산화막 패턴(410)의 측벽 상에는 게이트 산화막(410)을 감싸는 게이트 전극(510)이 제공된다.
게이트 전극(510)은 도전성 물질을 포함할 수 있다. 상기 도전성 물질은 금 속, 불순물들로 도핑된 폴리 실리콘 또는 도전성을 갖는 금속 질화물일 수 있다.
채널 구조물(111), 게이트 산화막 패턴(410) 및 게이트 전극(510) 상에 형성되는 금속 실리사이드막 패턴(310)이 제공된다. 금속 실리사이드막 패턴(310)의 높이는 5Å 내지 300Å일 수 있다.
금속 실리사이드막 패턴(310)은 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 백금 실리사이드, 납 실리사이드 또는 이들의 혼합물을 포함할 수 있다.
도 1에 도시한 바와 같이, 금속 실리사이드막 패턴(310)은 단일막 구조를 가질 수 있다. 그러나 이와 다르게, 금속 실리사이드막 패턴(310)은 적어도 둘 이상의 서로 다른 막을 포함하는 다중막 구조를 가질 수 있다.
금속 실리사이드막 패턴(310) 및 게이트 전극(510)의 측벽 상에 스페이서(610)가 제공된다. 스페이서(610)는 소스/드레인 영역(112) 상에 형성될 수 있다.
도 2 내지 13은 도 1에 도시된 트랜지스터를 형성하기 위한 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 마스크막(도시 안됨)을 형성한다. 상기 마스크막을 부분적으로 제거하여 반도체 기판(100)을 부분적으로 노출시키는 마스크막 패턴(210)을 형성한다. 마스크막 패턴(210)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 3을 참조하면, 마스크막 패턴(210)에 의해서 부분적으로 노출된 반도체 기판(100)에 금속을 제공한다. 상기 금속은 코발트(Co), 니켈(Ni), 티타늄(Ti), 백 금(Pt) 또는 납(Pb)일 수 있다. 이들 금속들은 단독 또는 혼합하여 사용할 수 있다.
상기 금속을 제공함과 동시에 반도체 기판(100)에 제1 열처리 공정을 수행한다. 상기 제1 열처리 공정은 급속 열처리 공정(rapid thermal annealing process)일 수 있다.
상기 제1 열처리 공정은 약 200℃ 내지 약 1000℃의 온도에서 수행할 수 있다. 상기 제1 열처리 공정을 수행할 때의 압력은 약 10-6 Torr 내지 약 760 Torr의 압력에서 수행할 수 있다.
상기 제1 열처리 공정은 아르곤(Ar)가스 또는 헬륨(He)가스와 같은 불활성(inert) 가스 분위기 하에서 수행할 수 있다. 이와 다르게 제1 열처리 공정은 질소(N2) 가스 또는 수소(H2) 가스와 같은 비활성(inactive) 가스 분위기 하에서 수행할 수 있다.
따라서 마스크막 패턴(210)에 의해서 노출된 반도체 기판(100)의 일부는 상기 금속들과 반응하여 금속 실리사이드막 패턴(310)을 형성한다. 금속 실리사이드막 패턴(310)은 상기 금속이 추가되어 형성되기 때문에 반도체 기판(100)의 상부면 보다 실질적으로 높은 상부면을 가질 수 있다. 또한, 금속 실리사이드막 패턴(310)의 높이는 약 5Å 내지 약 300Å일 수 있다.
도 3에 도시된 바와 같이 금속 실리사이드막 패턴(310)은 단일막 구조를 갖는다. 그러나 이와 다르게 금속 실리사이드막 패턴(310)은 적어도 둘 이상의 서로 다른 막을 포함하는 다중막 구조를 가질 수 있다.
금속 실리사이드막 패턴(310)이 상기 다중막 구조를 가질 경우, 상기 금속을 제공하는 단계와 상기 제1 열처리하는 단계를 반복적으로 수행함으로서 상기 다중막 구조가 형성될 수 있다.
도 4를 참조하면, 반도체 기판(100)상에 형성된 마스크막 패턴(210)을 제거한다. 반도체 기판(100)의 상부로 금속 실리사이드막 패턴(310)이 노출된다. 금속 실리사이드막 패턴(310)은 반도체 기판(100)의 상부에 부분적으로 함몰된 형상을 가질 수 있다.
금속 실리사이드막 패턴(310)에 제2 열처리 공정을 수행한다. 제2 열처리 공정은 급속 열처리 공정일 수 있다. 상기 제2 열처리 공정은 상기 제1 열처리 공정과 실질적으로 동일한 공정 조건들 하에서 수행될 수 있다.
즉, 상기 제2 열처리 공정은 약 200℃ 내지 약 1000℃의 온도에서 수행할 수 있다. 상기 제2 열처리 공정을 수행할 때의 압력은 약 10-6 Torr 내지 약 760 Torr의 압력에서 수행할 수 있다.
상기 제2 열처리 공정은 아르곤(Ar)가스 또는 헬륨(He)가스와 같은 불활성(inert) 가스 분위기 하에서 수행할 수 있다. 이와 다르게 제2 열처리 공정은 질소(N2) 가스 또는 수소(H2) 가스와 같은 비활성(inactive) 가스 분위기 하에서 수행할 수 있다.
상기 제2 열처리 공정을 통해 금속 실리사이드막 패턴(310)은 보다 치밀한 구조를 가질 수 있으며 마스크막 패턴(210)이 제거됨으로 인해서 노출된 금속 실리사이드막 패턴(310)의 상부를 추가적으로 경화시킬 수 있다.
도 5를 참조하면, 금속 실리사이드막 패턴(310)을 식각 마스크로 사용하여 반도체 기판(100)을 부분적으로 식각한다. 따라서 반도체 기판(100)의 상부에는 예비 채널 구조물(110)이 형성된다.
예비 채널 구조물(110)은 반도체 기판(100)의 하부와 일체로 형성되며 반도체 기판(100)의 하부로부터 돌출된 기둥 형상을 갖는다. 또한, 예비 채널 구조물(110)의 폭은 금속 실리사이드막 패턴(310)의 폭과 실질적으로 동일하다.
도 6을 참조하면, 예비 채널 구조물(110)에 등방성 식각 공정을 수행하여 예비 채널 구조물(100)의 폭을 감소시킨다. 따라서 예비 채널 구조물(110)은 예비 채널 구조물(100)의 폭 보다 적은 폭을 갖는 채널 구조물(111)로 변화한다. 상기 등방성 식각 공정은 습식(Wet) 식각 공정일 수 있다.
도 7을 참조하면, 채널 구조물(111)이 형성된 반도체 기판(100)에 열산화 공정을 수행하여 게이트 산화막(400)을 형성한다. 구체적으로 게이트 산화막(400)은 채널 구조물(111)의 측벽 및 반도체 기판(100)의 하부의 상면 상에 연속적으로 형성된다.
도 8을 참조하면, 게이트 산화막(400) 및 금속 실리사이드막 패턴(310)상에 도전막(500)을 형성한다. 도전막(500)은 금속, 불순물로 도핑된 폴리 실리콘 또는 도전성을 갖는 금속 질화물을 포함할 수 있다.
선택적으로, 도전막(500)에 화학적 기계적 연마 공정과 같은 평탄화 공정을 금속 실리사이드막 패턴(310)이 노출될 때까지 수행하여 도전막(500)의 상면을 평탄화할 수 있다. 도전막(500)의 상면이 평탄화하는 경우 후속하여 수행되는 식각 공정의 마진을 증가시킬 수 있다.
도 9를 참조하면, 금속 실리사이드막 패턴(310)을 식각 마스크로 사용하여 도전막(500)을 식각한다. 따라서 금속 실리사이드막 패턴(310)의 하부 및 채널 영역(111)의 측벽에 형성된 게이트 산화막(400)의 제1 부분 상에는 게이트 전극(510)이 형성된다.
이어서, 게이트 전극(510) 사이로 노출된 게이트 산화막(400)의 제2 부분을 제거한다. 게이트 산화막(400)의 상기 제2 부분은 도전막(500)을 식각할 때 동시에 제거될 수 있다. 이와 다르게 게이트 산화막(400)의 상기 제2 부분은 도전막(500)을 식각하기 위해서 수행되는 식각 공정과는 다른 식각 공정에 의해서 제거될 수 있다.
따라서 게이트 산화막(400)은 채널 구조물(111)의 측벽을 감싸는 게이트 산화막 패턴(410)으로 패터닝된다. 또한, 도전막(500)은 게이트 산화막 패턴(410)을 감싸는 게이트 전극(510)으로 패터닝된다. 즉, 채널 구조물(111), 금속 실리사이드막 패턴(310), 게이트 전극(510) 및 게이트 산화막 패턴(410)을 포함하는 게이트 구조물이 형성된다.
도 10을 참조하면, 게이트 전극(510) 사이에 노출된 반도체 기판(100)의 일부분에 이온 주입 공정을 수행하여 불순물들을 주입한다. 따라서 게이트 전극(510) 사이에 노출된 반도체 기판(100)의 상기 일부분은 소스/드레인 영역(112)으로 형성 된다.
선택적으로, 소스/드레인 영역(112)에 포함된 상기 불순물들을 확산시키기 위해서 추가적인 열처리 공정을 더 수행할 수 있다. 상기 열처리 공정이 수행되는 경우 소스/드레인 영역(112)에 포함된 상기 불순물들이 확산되기 때문에 소스/드레인 영역(112)의 크기는 실질적으로 증가한다.
도 11을 참조하면, 금속 실리사이드막 패턴(310), 게이트 전극(510), 게이트 산화막 패턴(410) 및 소스/드레인 영역(112) 상에 절연막(600)을 형성한다. 절연막(600)은 실리콘 질화물을 포함할 수 있다.
선택적으로, 절연막(600)에 화학적 기계적 연마 공정과 같은 평탄화 공정을 금속 실리사이드막 패턴(310)이 노출될 때까지 수행하여 절연막(600)의 상면을 평탄화할 수 있다. 절연막(600)의 상면이 평탄화하는 경우 후속하여 수행되는 식각 공정의 마진을 증가시킬 수 있다.
도 12를 참조하면, 절연막(600)에 이방성 식각 공정을 수행하여 상기 게이트 구조물의 측면 상에 스페이서(610)를 형성한다. 따라서 소스/드레인 영역(112)은 스페이서(610)에 의해서 부분적으로 노출된다.
도 13을 참조하면, 스페이서(610)에 의해서 노출된 소스/드레인 영역(112)의 일부를 이방성 식각 공정과 같은 식각 공정을 사용하여 제거한다. 따라서 인접하는 트랜지스터와 서로 이격하는 트랜지스터가 완성된다.
본 발명에 따르면, 상대적으로 낮은 식각율을 갖는 금속 실리사이드막 패턴 을 트랜지스터의 게이트 마스크로 사용함으로서 게이트 마스크의 높이를 줄일 수 있다. 또한, 상기 게이트 마스크에 포함되는 금속 실리사이드로 인해 콘택 저항을 효과적으로 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 상부에 소스/드레인 영역들을 포함하는 반도체 기판;
    상기 소스/드레인 영역들 사이에 위치하는 상기 반도체 기판의 일부로부터 돌출되고 실질적으로 기둥 형상을 갖는 채널 구조물;
    상기 채널 구조물의 측벽을 감싸는 게이트 산화막 패턴;
    상기 게이트 산화막 패턴의 측벽을 감싸는 게이트 전극; 및
    상기 채널 구조물, 상기 게이트 산화막 패턴 및 상기 게이트 전극 상에 형성되는 금속 실리사이드막 패턴을 포함하는 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서, 상기 금속 실리사이드막 패턴 및 상기 게이트 전극의 측벽 상에 형성되는 스페이서를 더 포함하는 것을 특징으로 하는 트랜지스터.
  3. 제 1 항에 있어서, 상기 금속 실리사이드막 패턴의 두께는 5Å 내지 300Å인 것을 특징으로 하는 트랜지스터.
  4. 제 1 항에 있어서, 상기 금속 실리사이드막 패턴은 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 백금 실리사이드, 납 실리사이드 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 트랜지스터.
  5. 제 4 항에 있어서, 상기 금속 실리사이드막 패턴은 둘 이상의 서로 다른 막을 포함하는 다중막 구조를 갖는 것을 특징으로 하는 트랜지스터.
  6. 반도체 기판의 상부에 부분적으로 매립된 금속 실리사이드막 패턴을 형성하는 단계;
    상기 금속 실리사이드막 패턴을 식각 마스크로 사용하여 상기 반도체 기판의 상부를 식각하여 상기 반도체 기판의 하부로부터 돌출되고 실질적으로 기둥 형상을 갖는 예비 채널 구조물을 형성하는 단계;
    상기 예비 채널 구조물의 폭을 감소시켜 채널 구조물을 형성하는 단계;
    상기 채널 구조물의 측벽 및 상기 반도체 기판의 상기 하부 상에 게이트 산화막을 형성하는 단계;
    상기 금속 실리사이드막 패턴의 하부 및 상기 게이트 산화막의 측벽 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 사이에 노출된 게이트 산화막의 일부를 제거하여 게이트 산화막 패턴을 형성하는 단계; 및
    게이트 산화막 패턴 사이에 부분적으로 노출된 상기 반도체 기판의 상기 하부에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  7. 제 6 항에 있어서, 상기 금속 실리사이드막 패턴을 형성하는 단계는:
    상기 반도체 기판 상에 상기 반도체 기판의 일부를 노출시키는 마스크막 패턴을 형성하는 단계;
    상기 일부를 금속 실리사이드화하는 단계; 및
    상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  8. 제 7 항에 있어서, 상기 금속 실리사이드화하는 단계는:
    상기 반도체 기판의 상기 일부에 금속을 제공하는 단계; 및
    상기 일부를 제1 열처리하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  9. 제 8 항에 있어서, 상기 금속은 코발트, 니켈, 티타늄, 백금, 납 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 트랜지스터.
  10. 제 8 항에 있어서, 상기 제1 열처리하는 단계는 200℃ 내지 1000℃의 온도 및 10-6 Torr 내지 760 Torr의 압력에서 수행하는 것을 특징으로 하는 트랜지스터 형성 방법.
  11. 제 8 항에 있어서, 상기 마스크막 패턴을 제거한 후, 상기 일부를 제2 열처 리하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  12. 제 11 항에 있어서 상기 제2 열처리하는 단계는 200℃ 내지 1000℃의 온도 및 10-6 Torr 내지 760 Torr의 압력에서 수행하는 것을 특징으로 하는 트랜지스터 형성 방법.
  13. 제 6 항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 게이트 산화막 및 상기 금속 실리사이드막 패턴 상에 도전막을 형성하는 단계; 및
    상기 금속 실리사이드막 패턴을 식각 마스크로 사용하여 도전막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  14. 제 6 항에 있어서, 상기 금속 실리사이드막 패턴, 상기 게이트 전극 및 상기 소스 드레인 영역 상에 절연막을 형성하는 단계; 및
    상기 절연막에 상기 금속 실리사이드막 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 수행하여 금속 실리사이드막 패턴 및 상기 게이트 전극의 측벽들 상에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  15. 제 6 항에 있어서, 상기 금속 실리사이드막 패턴은 둘 이상의 서로 다른 막을 포함하는 다중막 구조를 갖는 것을 특징으로 하는 트랜지스터.
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