KR101145382B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 도전성 스트링거의 발생을 방지하는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 기판에 필라헤드와 필라넥을 포함하는 복수의 필라패턴을 형성하는 단계, 상기 필라넥을 감싸는 게이트 절연막을 형성하는 단계, 성장 공정을 진행하여 필라패턴 사이의 일부를 채우는 도전막을 성장시키는 단계 및 상기 도전막에 대한 전면식각 공정을 진행하여 상기 필라넥을 감싸는 게이트 전극을 형성하는 단계를 포함하여 이루어짐으로써, 게이트 전극과 후속 도전패턴간의 브릿지성 결함을 해결할 수 있다.
도전패턴, 브릿지성 결함, 도전성 스트링거, 실리콘, 성장
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하로 형성되는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 디자인룰(design rule)이 감소함에 따라 소스 및 드레인(source and drain)을 활성영역 내에 상/하로 배치시켜서 채널이 상/하, 예컨대 수직으로 형성되는 반도체 소자가 제안되었다. 그러나, 위와 같은 반도체 소자는 패턴 형성이 복잡하며, 특히, 게이트 전극(gate electrode) 패터닝 공정의 난이도가 높아서, 여러 문제점이 발생하고 있다.
도 1a 및 도 1b는 종래기술에 따라 채널이 상/하로 형성되는 반도체 소자의 게이트 전극 형성 방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11)에 복수의 게이트 하드마스크막(12)을 형성하고, 이를 식각장벽으로 필라헤드(13)를 형성한다. 그리고, 필라헤드(13)의 측벽에 측벽보호막(14)을 형성하고, 이를 식각장벽으로 기판(11)을 식각하여 필라넥(15)을 형성한다. 이하, 필라헤드(13)와 필라넥(15)을 필라패턴이라 통칭한다. 이후, 필라넥(15)을 감싸는 게이트 절연막(16)을 형성하고, 필라패턴 사이를 채우는 도전막(17)을 증착한다.
도 1b에 도시된 바와 같이, 도전막(17)에 대한 전면식각 공정을 진행하여 필라패턴을 감싸는 게이트 전극(17A)을 형성한다.
그러나, 위와 같이 게이트 전극(17A)을 형성하는 전면식각 공정 이후, 측벽보호막(14)의 측벽에 잔존하지 말아야 할 도전막 스트링거(17B, stringer)가 잔류하게 되며, 도전막 스트링거(17B)는 후속 공정에서 다른 도전패턴과 브릿지(bridge)성 결함을 유발한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 도전성 스트링거의 발생을 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판에 필라헤드와 필라넥을 포함하는 복수의 필라패턴을 형성하는 단계, 상기 필라넥을 감싸는 게이트 절연막을 형성하는 단계, 성장 공정을 진행하여 필라패턴 사이의 일부를 채우는 도전막을 성장시키는 단계 및 상기 도전막에 대한 전면식각 공정을 진행하여 상기 필라넥을 감싸는 게이트 전극을 형성하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 게이트 전극을 형성하기 위한 도전막을, 증착이 아닌 성장공정으로 형성하며, 도전막은 필라넥의 측벽 및 표면에는 형성되지 않는다. 이후, 게이트 전극의 패터닝 공정을 진행하여도 필라넥의 측벽에는 도전성 스트링거가 잔류하지 않으며, 게이트 전극과 후속 도전패턴간의 브릿지성 결함을 해결할 수 있다.
따라서, 반도체 소자의 신뢰성 및 안정성을 향상시킬 수 있으며, 나아가 수 율을 증가시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 복수의 게이트 하드마스크막(22)을 형성하고, 이를 식각장벽으로 기판(21)을 식각하여 필라헤드(23)를 형성한다. 게이트 하드마스크막(22)은 질화막, 특히 실리콘질화막으로 형성한다.
이어서, 게이트 하드마스크막(22)과 필라헤드(23)의 측벽에 측벽보호막(24)을 형성한 후, 이를 식각장벽으로 기판(21)을 등방성 식각하여 필라넥(25)을 형성한다.
측벽보호막(24)은 필라헤드(23)가 형성된 기판의 단차를 따라 산화막을 증착한 후, 에치백(etch back) 공정을 진행하여 형성한다.
이하, 필라헤드(23)와 필라넥(25)을 통칭하여 필라패턴이라 표기한다.
이어서, 필라넥(25)을 감싸는 게이트 절연막(26)을 형성한다.
게이트 절연막(26)은 증착 또는 성장 공정을 통해 형성된 후, 필라패턴 사이의 게이트 절연막(26)만을 선택적으로 식각한다. 이로써, 필라넥(25)을 감싸는 형 태를 갖으며, 때문에 필라패턴 사이의 기판(21)이 노출된다. 이후, 건식 세정(dry cleaning) 공정을 진행한다.
건식 세정은 2~200Torr의 공정압력, HCl과 H2가 혼합된 가스 및 700~1000℃의 공정온도에서 0.5~60분간 진행한다.
이어서, 기판(21)에 불순물 도핑 및 분리 공정을 진행하여 베리드 비트라인(buried bit line)을 형성한다.
도 2b에 도시된 바와 같이, 성장 공정을 진행하여 도전막(27)을 형성한다.
도전막(27)은 성장 공정을 통해 형성된 실리콘막으로서, 자세하게는 SPE(Solid Phase Epitaxy) 공정으로 형성된 다결정 실리콘이거나, SEG(Silicon Epitaxy Growth) 공정으로 형성된 단결정 실리콘이다.
도전막(27)은 필라헤드(22)와 필라넥(25)의 경계부분까지 성장되는 것이 바람직하다. 또한, 도전막(27)은 성장공정중 불순물을 주입하여 도핑되거나, 성장 공정 이후에 불순물을 도핑시켜 도전성을 나타낼 수 있다.
도 2c에 도시된 바와 같이, 도전막(27)에 대한 전면식각 공정을 진행하여 필라넥(25)을 감싸는 게이트 전극(27A)을 형성한다. 전면식각은 Cl2 및 BCl3를 포함하는 식각가스로 진행한다.
전술한 바와 같은 본 발명의 실시예는, 기판(21)으로 부터의 성장 공정을 진행하여 도전막(27)을 형성하고, 이를 패터닝하여 게이트 전극(27A)을 형성한다. 이때, 도전막(27)은 필라헤드(22)와 필라넥(25)의 경계부분을 넘지 않는 것이 바람직 하다.
위와 같은 사항들은, 필라헤드(22)의 측벽에 도전막(27)이 형성되지 않음을 의미하며, 이에 따라 게이트 전극(27A)을 형성한 후에도 필라헤드(22)에는 도전막(27)이 잔류하지 않음을 의미한다.
따라서, 도전성 스트링거 발생을 방지할 수 있으며, 이에 따라 게이트 전극(27A)과 다른 도전패턴과 브릿지성 결함을 해결할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래기술에 따라 채널이 상/하로 형성되는 반도체 소자의 게이트 전극 형성 방법을 나타낸 공정단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판 22 : 게이트 하드마스크막
23 : 필라헤드 24 : 측벽보호막
25 : 필라넥 26 : 게이트 절연막
27 : 실리콘막 27A : 게이트 전극
Claims (4)
- 기판에 필라헤드와 필라넥을 포함하는 복수의 필라패턴을 형성하는 단계;상기 필라넥을 감싸는 게이트 절연막을 형성하는 단계;성장 공정을 실시하여 상기 필라헤드와 상기 필라넥의 경계지역까지 상기 필라패턴 사이를 일부 채우는 도전막을 형성하는 단계; 및상기 도전막에 대한 전면식각 공정을 진행하여 상기 필라넥을 감싸는 게이트 전극을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 도전막을 형성하기 이전에건식 세정을 실시하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 도전막은 단결정 또는 다결정 실리콘막인 반도체 소자 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.상기 단결정 실리콘막은 SEG(Silicon Epitaxy Growth) 공정으로 형성되며, 상기 다결정 실리콘막은 SPE(Solid Phase Epitaxy) 공정으로 형성되는 반도체 소자 제조 방법.
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